JPH0537321A - 出力回路 - Google Patents
出力回路Info
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- JPH0537321A JPH0537321A JP3193361A JP19336191A JPH0537321A JP H0537321 A JPH0537321 A JP H0537321A JP 3193361 A JP3193361 A JP 3193361A JP 19336191 A JP19336191 A JP 19336191A JP H0537321 A JPH0537321 A JP H0537321A
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- JP
- Japan
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- output
- output terminal
- signal
- transistor
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Abstract
(57)【要約】
【目的】出力信号のレベルが変化するときの出力信号の
リンキング及び電源配線，接地配線のレベルの変動を低
減し、他の回路の誤動作の防止と動作の高速化をはか
る。 【構成】出力端子ＴＭｏのレベルを、出力信号Ｖｏがレ
ベル変化する直前のタイミングに高レベル，低レベルの
中間レベルにする出力電位制御回路２を設ける。出力電
位制御回路２は負荷容量Ｃｏと同等の容量の容量素子Ｃ
１と、この容量素子Ｃ１と出力端子ＴＭｏとを信号Φ３
により接続制御するトランジスタＱ３と、充放電回路の
抵抗Ｒ１，トランジスタＱ４〜Ｑｎとで構成する。
リンキング及び電源配線，接地配線のレベルの変動を低
減し、他の回路の誤動作の防止と動作の高速化をはか
る。 【構成】出力端子ＴＭｏのレベルを、出力信号Ｖｏがレ
ベル変化する直前のタイミングに高レベル，低レベルの
中間レベルにする出力電位制御回路２を設ける。出力電
位制御回路２は負荷容量Ｃｏと同等の容量の容量素子Ｃ
１と、この容量素子Ｃ１と出力端子ＴＭｏとを信号Φ３
により接続制御するトランジスタＱ３と、充放電回路の
抵抗Ｒ１，トランジスタＱ４〜Ｑｎとで構成する。
Description
【０００１】
【産業上の利用分野】本発明は出力回路に関し、特に半
導体集積回路におけるディジタル出力信号を発生させる
出力回路に関する。
導体集積回路におけるディジタル出力信号を発生させる
出力回路に関する。
【０００２】
【従来の技術】従来、この種の出力回路は、一例として
図３（Ａ），（Ｂ）に示すように、ドレインを電源電圧
Ｖｃｃの第１の電源端子ＴＭｐと接続しソースを出力端
子ＴＭｏと接続しゲートに第１の信号Φ１を入力してオ
ン，オフする第１のトランジスタＱ１と、ソースを第２
の電源端子の接地端子ＴＭｇと接続しドレインを出力端
子ＴＭｏと接続しゲートに第２の信号Φ２を入力してオ
ン，オフする第２のトランジスタＱ２とを備え、第１及
び第２の信号Φ１，Φ２により出力端子ＴＭｏのレベル
（Ｖｏ）を決定する直前に第１及び第２のトランジスタ
Ｑ１，Ｑ２が同時にオフ状態となる出力段回路１を備え
た構成となっている。
図３（Ａ），（Ｂ）に示すように、ドレインを電源電圧
Ｖｃｃの第１の電源端子ＴＭｐと接続しソースを出力端
子ＴＭｏと接続しゲートに第１の信号Φ１を入力してオ
ン，オフする第１のトランジスタＱ１と、ソースを第２
の電源端子の接地端子ＴＭｇと接続しドレインを出力端
子ＴＭｏと接続しゲートに第２の信号Φ２を入力してオ
ン，オフする第２のトランジスタＱ２とを備え、第１及
び第２の信号Φ１，Φ２により出力端子ＴＭｏのレベル
（Ｖｏ）を決定する直前に第１及び第２のトランジスタ
Ｑ１，Ｑ２が同時にオフ状態となる出力段回路１を備え
た構成となっている。
【０００３】出力端子ＴＭｏには負荷回路１０が接続さ
れるが、出力段回路１の出力端から負荷回路の入力端ま
での配線の容量や、トランジスタＱ１，Ｑ２の拡散層容
量、また負荷回路１０自身の入力端の容量を含む負荷容
量Ｃｏが存在する。
れるが、出力段回路１の出力端から負荷回路の入力端ま
での配線の容量や、トランジスタＱ１，Ｑ２の拡散層容
量、また負荷回路１０自身の入力端の容量を含む負荷容
量Ｃｏが存在する。
【０００４】また、電源端子ＴＭｐと出力段回路１の電
源供給端との間、及び接地端子ＴＭｇと出力段回路１の
接地端との間には、それざれの配線によるインダクタン
スＬ１，Ｌ２が存在する。
源供給端との間、及び接地端子ＴＭｇと出力段回路１の
接地端との間には、それざれの配線によるインダクタン
スＬ１，Ｌ２が存在する。
【０００５】次に、この出力回路の動作について説明す
る。
る。
【０００６】まず、出力信号Ｖｏが低レベルであるとす
る。このとき、信号Φ１は低レベル、信号Φ２は高レベ
ルとなっており、トランジスタＱ１はオフ、トランジス
タＱ２はオンとなっている。
る。このとき、信号Φ１は低レベル、信号Φ２は高レベ
ルとなっており、トランジスタＱ１はオフ、トランジス
タＱ２はオンとなっている。
【０００７】次に、出力信号Ｖｏを低レベルから高レベ
ルに変化させるには、信号Φ２を低レベルにしてトラン
ジスタＱ１，Ｑ２ともオフとし、その信号Φ１を高レベ
ルにしてトランジスタＱ１をオンにする。
ルに変化させるには、信号Φ２を低レベルにしてトラン
ジスタＱ１，Ｑ２ともオフとし、その信号Φ１を高レベ
ルにしてトランジスタＱ１をオンにする。
【０００８】また、出力信号Ｖｏを高レベルから低レベ
ルに変化させるには、信号Φ１を低レベルにしてトラン
ジスタＱ１，Ｑ２ともオフとし、その後信号Φ２を高レ
ベルにしてトランジスタＱ２をオンにする。
ルに変化させるには、信号Φ１を低レベルにしてトラン
ジスタＱ１，Ｑ２ともオフとし、その後信号Φ２を高レ
ベルにしてトランジスタＱ２をオンにする。
【０００９】このように、出力信号Ｖｏのレベルを変化
させる前に一旦トランジスタＱ１，Ｑ２を共にオフとす
る理由は、信号Φ１，Φ２を同時に変化させるとトラン
ジスタＱ１，Ｑ２が同時オンとなり貫通電流が流れる
が、これを避けるためであり、また、メモリ回路等にお
いては、アドレスが変化するときに発生しやすいマルチ
セレクト状態による不都合を避けるためなどである。
させる前に一旦トランジスタＱ１，Ｑ２を共にオフとす
る理由は、信号Φ１，Φ２を同時に変化させるとトラン
ジスタＱ１，Ｑ２が同時オンとなり貫通電流が流れる
が、これを避けるためであり、また、メモリ回路等にお
いては、アドレスが変化するときに発生しやすいマルチ
セレクト状態による不都合を避けるためなどである。
【００１０】
【発明が解決しようとする課題】上述した従来の出力回
路は、出力端子ＴＭｏには負荷容量Ｃｏが存在し、電源
端子ＴＭｐと出力段回路１の電源供給端との間の配線、
及び接地端子ＴＭｇと出力段回路１の接地端との間の配
線にはインダクタンスＬ１，Ｌ２が存在するので、出力
信号Ｖｏのレベルが変化するとき、インダクタンスＬ
１，Ｌ２を介して負荷容量Ｃｏ及び負荷回路１０の充放
電が行なわれるため、図３（Ｂ）に示すように、出力信
号Ｖｏにリンキングが発生し、また出力段回路１の電源
供給端の電位Ｖｃｃ１，接地端の電位ＧＮＤ１が変動
し、これらが電源ノイズ、接地線ノイズとして他の回路
に伝播し誤動作を引き起すという問題点があった。
路は、出力端子ＴＭｏには負荷容量Ｃｏが存在し、電源
端子ＴＭｐと出力段回路１の電源供給端との間の配線、
及び接地端子ＴＭｇと出力段回路１の接地端との間の配
線にはインダクタンスＬ１，Ｌ２が存在するので、出力
信号Ｖｏのレベルが変化するとき、インダクタンスＬ
１，Ｌ２を介して負荷容量Ｃｏ及び負荷回路１０の充放
電が行なわれるため、図３（Ｂ）に示すように、出力信
号Ｖｏにリンキングが発生し、また出力段回路１の電源
供給端の電位Ｖｃｃ１，接地端の電位ＧＮＤ１が変動
し、これらが電源ノイズ、接地線ノイズとして他の回路
に伝播し誤動作を引き起すという問題点があった。
【００１１】また、出力信号Ｖｏのリンキングが所定の
レベルにおさまるまでの時間（Ｔ２）が長くなり、動作
速度が低下するという問題点があった。
レベルにおさまるまでの時間（Ｔ２）が長くなり、動作
速度が低下するという問題点があった。
【００１２】本発明の目的は、出力信号Ｖｏのリンキン
グ、及び電源配線，接地配線のレベルの変動を低減して
これらに起因するノイズを低減し、他の回路の誤動作を
防止すると共に、動作の高速化をはかることができる出
力回路を提供することにある。
グ、及び電源配線，接地配線のレベルの変動を低減して
これらに起因するノイズを低減し、他の回路の誤動作を
防止すると共に、動作の高速化をはかることができる出
力回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明の出力回路は、ソ
ース，ドレインの一方を第１の電源端子と接続し他方を
出力端子と接続しゲートに第１の信号を入力してオン，
オフする第１のトランジスタ、及びソース，ドレインの
一方を第２の電源端子と接続し他方を前記出力端子と接
続しゲートに第２の信号を入力してオン，オフする第２
のトランジスタを備え前記第１及び第２の信号により前
記出力端子のレベルを決定する直前に前記第１及び第２
のトランジスタが同時にオフ状態となる出力段回路と、
前記出力端子に接続する負荷容量と同等の容量をもつ容
量素子、この容量素子の一端を前記出力端子のレベルと
は異なる所定のレベルに充放電する充放電回路、並びに
ソース，ドレインを前記容量素子の一端及び出力端子間
に接続しゲートに第３の信号を入力して前記第１及び第
２のトランジスタが同時にオフ状態の期間にオン状態と
なる第３のトランジスタを備えた出力電位制御回路とを
有している。
ース，ドレインの一方を第１の電源端子と接続し他方を
出力端子と接続しゲートに第１の信号を入力してオン，
オフする第１のトランジスタ、及びソース，ドレインの
一方を第２の電源端子と接続し他方を前記出力端子と接
続しゲートに第２の信号を入力してオン，オフする第２
のトランジスタを備え前記第１及び第２の信号により前
記出力端子のレベルを決定する直前に前記第１及び第２
のトランジスタが同時にオフ状態となる出力段回路と、
前記出力端子に接続する負荷容量と同等の容量をもつ容
量素子、この容量素子の一端を前記出力端子のレベルと
は異なる所定のレベルに充放電する充放電回路、並びに
ソース，ドレインを前記容量素子の一端及び出力端子間
に接続しゲートに第３の信号を入力して前記第１及び第
２のトランジスタが同時にオフ状態の期間にオン状態と
なる第３のトランジスタを備えた出力電位制御回路とを
有している。
【００１４】また、充放電回路を、第１の電源端子と容
量素子の一端との間に接続された第１の抵抗素子と、第
２の電源端子と前記容量素子の一端との間に接続された
第２の抵抗素子とを備え、前記容量素子の一端を出力端
子の高レベル，低レベルの中間レベルになるように充放
電する回路とした構成を有している。
量素子の一端との間に接続された第１の抵抗素子と、第
２の電源端子と前記容量素子の一端との間に接続された
第２の抵抗素子とを備え、前記容量素子の一端を出力端
子の高レベル，低レベルの中間レベルになるように充放
電する回路とした構成を有している。
【００１５】また、充放電回路を、入力端を出力端子と
接続し出力端を容量素子の一端と接続し第３の制御信号
により活性化制御されて第３のトランジスタがオフ状態
のときに前記容量素子の一端を前記出力端子のレベルを
反転したレベルに充放電するクロックドインバータによ
り形成した構成を有している。
接続し出力端を容量素子の一端と接続し第３の制御信号
により活性化制御されて第３のトランジスタがオフ状態
のときに前記容量素子の一端を前記出力端子のレベルを
反転したレベルに充放電するクロックドインバータによ
り形成した構成を有している。
【００１６】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１７】図１（Ａ），（Ｂ）は本発明の第１の実施
例を示す回路図及びこの実施例の動作を説明するための
各部信号の波形図である。
例を示す回路図及びこの実施例の動作を説明するための
各部信号の波形図である。
【００１８】この実施例が図３（Ａ）に示された従来の
出力回路と相違る点は一端を接地端子ＴＭｇ（又は接地
配線）と接続し負荷容量Ｃｏと同等の容量をもつ容量素
子Ｃ１と、この容量素子Ｃ１の両端に接続された抵抗Ｒ
１と、電源端子ＴＭｐ（又は電源配線）と容量素子Ｃ１
の他端との間に直列接続されたダイオード接続のトラン
ジスタＱ４〜Ｑｎによる抵抗素子と、ソース，ドレイン
を容量素子Ｃ１と出力端子ＴＭｏとの間に接続し第３の
信号Φ３によりオン，オフする第３のトランジスタＱ３
とを備え、抵抗Ｒ１及びトランジスタＱ４〜Ｑｎにより
容量素子Ｃ１を出力信号Ｖｏの高レベル（電源電圧Ｖｃ
ｃ）と低レベル（ＯＶ）との中間レベルＶｃｃ／２に充
放電し、信号Φ３により、トランジスタＱ１，Ｑ２が同
時にオフとなる期間にトランジスタＱ３をオンにするよ
うにした出力電位制御回路２を設けた点にある。
出力回路と相違る点は一端を接地端子ＴＭｇ（又は接地
配線）と接続し負荷容量Ｃｏと同等の容量をもつ容量素
子Ｃ１と、この容量素子Ｃ１の両端に接続された抵抗Ｒ
１と、電源端子ＴＭｐ（又は電源配線）と容量素子Ｃ１
の他端との間に直列接続されたダイオード接続のトラン
ジスタＱ４〜Ｑｎによる抵抗素子と、ソース，ドレイン
を容量素子Ｃ１と出力端子ＴＭｏとの間に接続し第３の
信号Φ３によりオン，オフする第３のトランジスタＱ３
とを備え、抵抗Ｒ１及びトランジスタＱ４〜Ｑｎにより
容量素子Ｃ１を出力信号Ｖｏの高レベル（電源電圧Ｖｃ
ｃ）と低レベル（ＯＶ）との中間レベルＶｃｃ／２に充
放電し、信号Φ３により、トランジスタＱ１，Ｑ２が同
時にオフとなる期間にトランジスタＱ３をオンにするよ
うにした出力電位制御回路２を設けた点にある。
【００１９】次に、この実施例の動作について説明す
る。
る。
【００２０】出力段回路１の動作は図３に示された従来
例と同様である。
例と同様である。
【００２１】信号Φ３は出力信号Ｖｏをレベル変化させ
る直前の、トランジスタＱ１，Ｑ２が同時にオフとなっ
ている期間に高レベルとなり、トランジスタＱ３をオン
にする。容量素子Ｃ１は、このトランジスタＱ３がオフ
の期間に、抵抗Ｒ１及びトランジスタＱ４〜Ｑｎにより
Ｖｃｃ／２になるように充電または放電される。
る直前の、トランジスタＱ１，Ｑ２が同時にオフとなっ
ている期間に高レベルとなり、トランジスタＱ３をオン
にする。容量素子Ｃ１は、このトランジスタＱ３がオフ
の期間に、抵抗Ｒ１及びトランジスタＱ４〜Ｑｎにより
Ｖｃｃ／２になるように充電または放電される。
【００２２】出力信号Ｖｏを低レベルから高レベルに変
化させる際、信号Φ１，Φ２を共に低レベルにしてトラ
ンジスタＱ１，Ｑ２をオフにすると共に、信号Φ３を高
レベルにしてトランジスタＱ３をオンにする。すると出
力端子ＴＭｏのレベルは、容量素子Ｃ１の電位（節点Ｎ
１の電位）Ｖｃｃ／２が負荷容量Ｃｏとの容量分割によ
り定まるレベル（ほぼＶｃｃ／４）に上昇し更にトラン
ジスタＱ４〜ＱｎによりＶｃｃ／２なる方向に充電され
る。所定の期間後信号Φ３は低レベルとなりトランジス
タＱ３はオフとなる。
化させる際、信号Φ１，Φ２を共に低レベルにしてトラ
ンジスタＱ１，Ｑ２をオフにすると共に、信号Φ３を高
レベルにしてトランジスタＱ３をオンにする。すると出
力端子ＴＭｏのレベルは、容量素子Ｃ１の電位（節点Ｎ
１の電位）Ｖｃｃ／２が負荷容量Ｃｏとの容量分割によ
り定まるレベル（ほぼＶｃｃ／４）に上昇し更にトラン
ジスタＱ４〜ＱｎによりＶｃｃ／２なる方向に充電され
る。所定の期間後信号Φ３は低レベルとなりトランジス
タＱ３はオフとなる。
【００２３】ここで信号Φ１が高レベルとなりトランジ
スタＱ１がオンになると、負荷容量Ｃｏ及び負荷回路１
０はトランジスタＱ１を介して電源電圧Ｖｃｃへと充電
される。この際、出力端子ＴＭｏのレベルはＶｃｃ／２
に近いレベルからＶｃｃレベルへと充電されるので、電
源配線等に流れる電流はＯＶからＶｃｃレベル、又はＶ
ｃｃレベルからＯＶへと変化させる従来例より小さくな
り、従って出力信号Ｖｏのリンキングのレベル、電源配
線のレベル（Ｖｃｃ１）の変動が小さくなり、また出力
信号Ｖｏが静定するまでの時間Ｔ１も短かくなる。
スタＱ１がオンになると、負荷容量Ｃｏ及び負荷回路１
０はトランジスタＱ１を介して電源電圧Ｖｃｃへと充電
される。この際、出力端子ＴＭｏのレベルはＶｃｃ／２
に近いレベルからＶｃｃレベルへと充電されるので、電
源配線等に流れる電流はＯＶからＶｃｃレベル、又はＶ
ｃｃレベルからＯＶへと変化させる従来例より小さくな
り、従って出力信号Ｖｏのリンキングのレベル、電源配
線のレベル（Ｖｃｃ１）の変動が小さくなり、また出力
信号Ｖｏが静定するまでの時間Ｔ１も短かくなる。
【００２４】出力信号Ｖｏを高レベルから低レベルに変
化させる場合も、充電，放電のちがい、電源配線，接地
配線のちがいはあるが、基本的には上述の動作と同様で
あり、同様の効果がある。
化させる場合も、充電，放電のちがい、電源配線，接地
配線のちがいはあるが、基本的には上述の動作と同様で
あり、同様の効果がある。
【００２５】図２は本発明の第２の実施例を示す回路図
である。
である。
【００２６】この実施例は、充放電回路を、入力端を出
力端子ＴＭｏと接続し出力端を容量素子Ｃ１の一端（Ｎ
１）と接続し第３の制御信号Φ３により活性化制御され
て第３のトランジスタＱ３がオフ状態のときに容量素子
Ｃ１の一端を出力端子ＴＭｏのレベルを反転したレベル
に充放電するクロックドインバータＣＩＶ１により形成
したものである。
力端子ＴＭｏと接続し出力端を容量素子Ｃ１の一端（Ｎ
１）と接続し第３の制御信号Φ３により活性化制御され
て第３のトランジスタＱ３がオフ状態のときに容量素子
Ｃ１の一端を出力端子ＴＭｏのレベルを反転したレベル
に充放電するクロックドインバータＣＩＶ１により形成
したものである。
【００２７】この実施例においては、出力信号Ｖｏ（出
力端子ＴＭｏ）が低レベルのとき、容量素子Ｃ１はＶｃ
ｃレベルに充電され、高レベルのとき接地電位に放電さ
れる。従ってトランジスタＱ３がオンとなったとき、出
力端子ＴＭｏのレベルは直ちにＶｃｃ／２レベルとな
る。その他の動作及び効果は基本的には第１の実施例と
同様である。
力端子ＴＭｏ）が低レベルのとき、容量素子Ｃ１はＶｃ
ｃレベルに充電され、高レベルのとき接地電位に放電さ
れる。従ってトランジスタＱ３がオンとなったとき、出
力端子ＴＭｏのレベルは直ちにＶｃｃ／２レベルとな
る。その他の動作及び効果は基本的には第１の実施例と
同様である。
【００２８】
【発明の効果】以上説明したように本発明は、出力端子
（出力信号）のレベルを変化させる前に、この出力端子
のレベルを高レベル，低レベルの中間のレベルに充放電
する出力電位制御回路を設けた構成とすることにより、
出力端子のレベルが高レベル，低レベルの中間レベルか
ら高レベル又は低レベルへと変化するので、低レベルか
ら高レベル又は高レベルから低レベルへと変化させる従
来例に比べ充放電電流が小さくなり、従って出力信号の
リンキング及び電源配線，接地配線の変動のレベルが小
さくなると共に静定するまでの時間が短かくなり、これ
らに起因するノイズが低減して他の回路の誤動作を防止
することができる効果がある。
（出力信号）のレベルを変化させる前に、この出力端子
のレベルを高レベル，低レベルの中間のレベルに充放電
する出力電位制御回路を設けた構成とすることにより、
出力端子のレベルが高レベル，低レベルの中間レベルか
ら高レベル又は低レベルへと変化するので、低レベルか
ら高レベル又は高レベルから低レベルへと変化させる従
来例に比べ充放電電流が小さくなり、従って出力信号の
リンキング及び電源配線，接地配線の変動のレベルが小
さくなると共に静定するまでの時間が短かくなり、これ
らに起因するノイズが低減して他の回路の誤動作を防止
することができる効果がある。
【図１】本発明の第１の実施例を示す回路図及び各部信
号の波形図である。
号の波形図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来の出力回路の一例を示す回路図及び各部信
号の波形図である。
号の波形図である。
１ 出力回路
２，２ａ 出力電位制御回路
１０ 負荷回路
Ｃｏ 負荷容量
Ｃ１ 容量素子
ＣＩＶ１ クロックドインバータ
ＩＶ１ インバータ
Ｑ１〜Ｑｎ トランジスタ
Ｒ１ 抵抗
Claims (3)
- 【請求項１】 ソース，ドレインの一方を第１の電源端
子と接続し他方を出力端子と接続しゲートに第１の信号
を入力してオン，オフする第１のトランジスタ、及びソ
ース，ドレインの一方を第２の電源端子と接続し他方を
前記出力端子と接続しゲートに第２の信号を入力してオ
ン，オフする第２のトランジスタを備え前記第１及び第
２の信号により前記出力端子のレベルを決定する直前に
前記第１及び第２のトランジスタが同時にオフ状態とな
る出力段回路と、前記出力端子に接続する負荷容量と同
等の容量をもつ容量素子、この容量素子の一端を前記出
力端子のレベルとは異なる所定のレベルに充放電する充
放電回路、並びにソース，ドレインを前記容量素子の一
端及び出力端子間に接続しゲートに第３の信号を入力し
て前記第１及び第２のトランジスタが同時にオフ状態の
期間にオン状態となる第３のトランジスタを備えた出力
電位制御回路とを有することを特徴とする出力回路。 - 【請求項２】 充放電回路が、第１の電源端子と容量素
子の一端との間に接続された第１の抵抗素子と、第２の
電源端子と前記容量素子の一端との間に接続された第２
の抵抗素子とを備え、前記容量素子の一端を出力端子の
高レベル，低レベルの中間レベルになるように充放電す
る回路である請求項１記載の出力回路。 - 【請求項３】 充放電回路が、入力端を出力端子と接続
し出力端を容量素子の一端と接続し第３の制御信号によ
り活性化制御されて第３のトランジスタがオフ状態のと
きに前記容量素子の一端を前記出力端子のレベルを反転
したレベルに充放電するクロックドインバータにより形
成された請求項１記載の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193361A JPH0537321A (ja) | 1991-08-02 | 1991-08-02 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193361A JPH0537321A (ja) | 1991-08-02 | 1991-08-02 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537321A true JPH0537321A (ja) | 1993-02-12 |
Family
ID=16306635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3193361A Pending JPH0537321A (ja) | 1991-08-02 | 1991-08-02 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537321A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1122887A1 (en) * | 2000-01-31 | 2001-08-08 | STMicroelectronics S.r.l. | Pre-charging circuit of an output buffer |
| US6489808B2 (en) | 1999-04-08 | 2002-12-03 | Nec Corporation | Buffer circuit capable of carrying out interface with a high speed |
| JP2007147437A (ja) * | 2005-11-28 | 2007-06-14 | Dkk Toa Corp | 浮遊粒子状物質測定装置 |
-
1991
- 1991-08-02 JP JP3193361A patent/JPH0537321A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6489808B2 (en) | 1999-04-08 | 2002-12-03 | Nec Corporation | Buffer circuit capable of carrying out interface with a high speed |
| EP1122887A1 (en) * | 2000-01-31 | 2001-08-08 | STMicroelectronics S.r.l. | Pre-charging circuit of an output buffer |
| JP2007147437A (ja) * | 2005-11-28 | 2007-06-14 | Dkk Toa Corp | 浮遊粒子状物質測定装置 |
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