JPH0537307A - 電圧制御発振回路および位相同期ループ回路 - Google Patents
電圧制御発振回路および位相同期ループ回路Info
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- JPH0537307A JPH0537307A JP3150096A JP15009691A JPH0537307A JP H0537307 A JPH0537307 A JP H0537307A JP 3150096 A JP3150096 A JP 3150096A JP 15009691 A JP15009691 A JP 15009691A JP H0537307 A JPH0537307 A JP H0537307A
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- Japan
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- voltage controlled
- controlled oscillator
- voltage
- power supply
- oscillator circuit
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】本発明は、消費電力低減等の目的で、電源電圧
を下げた回路においても、十分に高い発振周波数が得ら
れる電圧制御発振器を提供することを目的とする。 【構成】図１に示すように、トランジスタ２コで構成さ
れた奇数段の反転増幅器１を次段に接続する際に、外部
から抵抗値を制御することが可能な可変抵抗器２を、挿
入する。発振周波数は、可変抵抗器２の抵抗値と次段の
反転増幅器の入力容量の積で与えられる時定数に依存す
る。 【効果】電源電圧を下げても十分に高い周波数の発振が
得られる。
を下げた回路においても、十分に高い発振周波数が得ら
れる電圧制御発振器を提供することを目的とする。 【構成】図１に示すように、トランジスタ２コで構成さ
れた奇数段の反転増幅器１を次段に接続する際に、外部
から抵抗値を制御することが可能な可変抵抗器２を、挿
入する。発振周波数は、可変抵抗器２の抵抗値と次段の
反転増幅器の入力容量の積で与えられる時定数に依存す
る。 【効果】電源電圧を下げても十分に高い周波数の発振が
得られる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に電源電圧の低い集積回路に適する。
し、特に電源電圧の低い集積回路に適する。
【０００２】
【従来の技術】従来、電圧制御発振回路は特公昭60−25
922 号（特願昭52−40282 号，特開昭52−123851号）公
報に示された回路で実現されていた。図２に上記従来回
路の代表的な使用例を示す。トランジスタＭＰ１からＭ
Ｐ５とＭＮ１からＭＮ５は発振器の５段の反転増幅器１
を構成するトランジスタ、トランジスタＭＰ６からMP10
とＭＮ６からＭＮ１０は上記反転増幅器１に供給する電
流を制限する定電流源を構成するトランジスタである。
発振周波数は、定電流源を構成するトランジスタＭＰ６
からＭＰ１０とＭＮ６からＭＮ１０の各々のゲートに印
加された電圧で電源から供給する電流値を増減すること
によって、制御する。
922 号（特願昭52−40282 号，特開昭52−123851号）公
報に示された回路で実現されていた。図２に上記従来回
路の代表的な使用例を示す。トランジスタＭＰ１からＭ
Ｐ５とＭＮ１からＭＮ５は発振器の５段の反転増幅器１
を構成するトランジスタ、トランジスタＭＰ６からMP10
とＭＮ６からＭＮ１０は上記反転増幅器１に供給する電
流を制限する定電流源を構成するトランジスタである。
発振周波数は、定電流源を構成するトランジスタＭＰ６
からＭＰ１０とＭＮ６からＭＮ１０の各々のゲートに印
加された電圧で電源から供給する電流値を増減すること
によって、制御する。
【０００３】
【発明が解決しようとする課題】上記従来回路は、消費
電力低減等のために電源電圧を下げた回路等に適用する
場合には、以下のような問題が生ずることがわかった。
電力低減等のために電源電圧を下げた回路等に適用する
場合には、以下のような問題が生ずることがわかった。
【０００４】図２に示す発振器の５段の反転増幅器１を
構成するトランジスタＭＰ１からＭＰ５とＭＮ１からＭ
Ｎ５は、それぞれＶｂｓｐ，Ｖｂｓｎなる基板バイアス
電圧が印加されていることになる。このため、閾電圧の
絶対値｜Ｖｔｈｐ｜及び｜Ｖｔｈｎ｜が上昇している。
閾電圧の上昇により５段の反転増幅器１の伝播遅延時間
が増大し、発振周波数を低下させる。消費電力低減等の
ために、電源電圧を下げた場合には、発振周波数が著し
く低下し、また、電源電圧の変動に対して基板バイアス
電圧が変動するため、周波数変動が大きくなるという問
題が生じることがわかった。
構成するトランジスタＭＰ１からＭＰ５とＭＮ１からＭ
Ｎ５は、それぞれＶｂｓｐ，Ｖｂｓｎなる基板バイアス
電圧が印加されていることになる。このため、閾電圧の
絶対値｜Ｖｔｈｐ｜及び｜Ｖｔｈｎ｜が上昇している。
閾電圧の上昇により５段の反転増幅器１の伝播遅延時間
が増大し、発振周波数を低下させる。消費電力低減等の
ために、電源電圧を下げた場合には、発振周波数が著し
く低下し、また、電源電圧の変動に対して基板バイアス
電圧が変動するため、周波数変動が大きくなるという問
題が生じることがわかった。
【０００５】
【課題を解決するための手段】図１に示すように、発振
周波数を制御するために、供給する電流を制御する代わ
りに、トランジスタ２コで構成された反転増幅器１を次
段に接続する際に、外部から抵抗値を制御することが可
能な可変抵抗器２を、挿入することによって解決され
る。
周波数を制御するために、供給する電流を制御する代わ
りに、トランジスタ２コで構成された反転増幅器１を次
段に接続する際に、外部から抵抗値を制御することが可
能な可変抵抗器２を、挿入することによって解決され
る。
【０００６】
【作用】図１の回路の動作は、次のとおりである。トラ
ンジスタ２コで構成される反転増幅器１が次段を駆動す
る際、出力の応答は主に次段の入力容量とそれに直列の
抵抗により決まる。この抵抗は、反転増幅器自体の出力
抵抗と段間に設けられた可変抵抗器２よりなる。したが
って、可変抵抗器２の抵抗値を制御端子３に加える電圧
により制御することにより、次段への信号伝搬時間を制
御できる。ゆえに、奇数段の反転増幅器１をリング状に
接続した本発振回路は、電圧制御発振回路として動作す
る。
ンジスタ２コで構成される反転増幅器１が次段を駆動す
る際、出力の応答は主に次段の入力容量とそれに直列の
抵抗により決まる。この抵抗は、反転増幅器自体の出力
抵抗と段間に設けられた可変抵抗器２よりなる。したが
って、可変抵抗器２の抵抗値を制御端子３に加える電圧
により制御することにより、次段への信号伝搬時間を制
御できる。ゆえに、奇数段の反転増幅器１をリング状に
接続した本発振回路は、電圧制御発振回路として動作す
る。
【０００７】トランジスタ２コで構成された反転増幅器
１は、ＰｃｈＭＯＳ，ＮｃｈＭＯＳともにソース電極が
電源端子ＶＤＤ，ＶＳＳに接続されているため、基板バ
イアス電圧は印加されない。このため閾電圧の変動が抑
制され、発振周波数の著しい低下が抑えられる。また、
電源電圧の変動に対しても、基板バイアスが変動するこ
とがなく、動作余裕が小さくなることがない。
１は、ＰｃｈＭＯＳ，ＮｃｈＭＯＳともにソース電極が
電源端子ＶＤＤ，ＶＳＳに接続されているため、基板バ
イアス電圧は印加されない。このため閾電圧の変動が抑
制され、発振周波数の著しい低下が抑えられる。また、
電源電圧の変動に対しても、基板バイアスが変動するこ
とがなく、動作余裕が小さくなることがない。
【０００８】
【実施例】本発明の一実施例を図３に示す。電圧で値が
制御できる抵抗をＣＭＯＳトランジスタで構成した例で
ある。制御電圧ＶＣｕ，ＶＣｄを相補的に入力すること
により、抵抗値を変化させ、発振周波数を制御する。
制御できる抵抗をＣＭＯＳトランジスタで構成した例で
ある。制御電圧ＶＣｕ，ＶＣｄを相補的に入力すること
により、抵抗値を変化させ、発振周波数を制御する。
【０００９】本発明の他の実施例を図４に示す。電圧で
値が制御できる抵抗をＮＭＯＳのみで構成した例であ
る。制御電圧ＶＣにより、その抵抗値を変化させ、発振
周波数を制御する。図２に示した従来の回路の３／４の
素子数で構成できる上、相補的な制御電圧を印加する必
要がないため、制御回路の回路規模も削減される。
値が制御できる抵抗をＮＭＯＳのみで構成した例であ
る。制御電圧ＶＣにより、その抵抗値を変化させ、発振
周波数を制御する。図２に示した従来の回路の３／４の
素子数で構成できる上、相補的な制御電圧を印加する必
要がないため、制御回路の回路規模も削減される。
【００１０】本発明の他の実施例を図５に示す。電圧で
値が制御できる抵抗をＰＭＯＳのみで構成した例であ
る。制御電圧ＶＣにより、その抵抗値を変化させ、発振
周波数を制御する。本実施例も図４に示した実施例と同
様に、図２に示した従来の回路の３／４の素子数で構成
できる上、相補的な制御電圧を印加する必要がないた
め、御回路の回路規模も削減される。
値が制御できる抵抗をＰＭＯＳのみで構成した例であ
る。制御電圧ＶＣにより、その抵抗値を変化させ、発振
周波数を制御する。本実施例も図４に示した実施例と同
様に、図２に示した従来の回路の３／４の素子数で構成
できる上、相補的な制御電圧を印加する必要がないた
め、御回路の回路規模も削減される。
【００１１】上記のＣＭＯＳ，ＮＭＯＳ，ＰＭＯＳで構
成した可変抵抗器２は、反転増幅器１の全ての段に接続
する必要はなく、少なくとも一段あればよい。但しこの
数が少ない場合には、制御できる周波数の範囲が狭ま
る。
成した可変抵抗器２は、反転増幅器１の全ての段に接続
する必要はなく、少なくとも一段あればよい。但しこの
数が少ない場合には、制御できる周波数の範囲が狭ま
る。
【００１２】本発明の他の実施例を図６に示す。図３に
示した実施例の電圧制御発振器（ＶＣＯ）を利用して位
相同期発振器（ＰＬＬ）を構成した例である。入力され
た参照クロックの４倍の周波数に同期して発振する。
示した実施例の電圧制御発振器（ＶＣＯ）を利用して位
相同期発振器（ＰＬＬ）を構成した例である。入力され
た参照クロックの４倍の周波数に同期して発振する。
【００１３】ＶＣＯの出力ＯＵＴは分周器８によって４
分周されて位相比較回路５に入力され、参照クロックＲ
ＥＦの位相と比較される。位相比較回路５は、参照クロ
ックとＶＣＯの出力を４分周したクロックとの位相の差
に応じて、発振周波数を制御する信号を発生する。チャ
ージ・ポンプ６は、この制御信号に応じて容量Ｃを充放
電してノードＣＰ２の電位を制御する。カレント・ミラ
ー回路７は、ノードＣＰ２の電位から相補的な発振制御
電位ＶＣｕ，ＶＣｄを生成する。
分周されて位相比較回路５に入力され、参照クロックＲ
ＥＦの位相と比較される。位相比較回路５は、参照クロ
ックとＶＣＯの出力を４分周したクロックとの位相の差
に応じて、発振周波数を制御する信号を発生する。チャ
ージ・ポンプ６は、この制御信号に応じて容量Ｃを充放
電してノードＣＰ２の電位を制御する。カレント・ミラ
ー回路７は、ノードＣＰ２の電位から相補的な発振制御
電位ＶＣｕ，ＶＣｄを生成する。
【００１４】この回路の発振周波数は、ノードＣＰ２の
電位変動の影響を強く受けるため、電源雑音の影響を抑
える必要がある。ノードＣＰ２と電源Ｖｄｄとの間のイ
ンピーダンスは低いので、電源Ｖｄｄの雑音を小さくす
る必要がある。このためには、電源Ｖｄｄをウェルの電
源として用い、雑音の多い基板と分離する方法がよい。
また、ＧＮＤと可変抵抗用ｐＭＯＳトランジスタのゲー
ト電極の間のインピーダンスは低いので、ＧＮＤの変動
も小さくする必要がある。そこで、本実施例の回路で
は、ＶＣＯに供給するＰＬＬ−Ｖｄｄ，ＰＬＬ−ＧＮＤ
の端子をディジタル回路の電源Ｄ−Ｖｄｄ，Ｄ−ＧＮＤ
と分離するとともに、ＶＣＯの基板接地端子Ｓｕｂ−Ｇ
ＮＤも上記各々の電源端子とは分離した。
電位変動の影響を強く受けるため、電源雑音の影響を抑
える必要がある。ノードＣＰ２と電源Ｖｄｄとの間のイ
ンピーダンスは低いので、電源Ｖｄｄの雑音を小さくす
る必要がある。このためには、電源Ｖｄｄをウェルの電
源として用い、雑音の多い基板と分離する方法がよい。
また、ＧＮＤと可変抵抗用ｐＭＯＳトランジスタのゲー
ト電極の間のインピーダンスは低いので、ＧＮＤの変動
も小さくする必要がある。そこで、本実施例の回路で
は、ＶＣＯに供給するＰＬＬ−Ｖｄｄ，ＰＬＬ−ＧＮＤ
の端子をディジタル回路の電源Ｄ−Ｖｄｄ，Ｄ−ＧＮＤ
と分離するとともに、ＶＣＯの基板接地端子Ｓｕｂ−Ｇ
ＮＤも上記各々の電源端子とは分離した。
【００１５】本実施例は、参照クロックＲＥＦの４倍の
周波数の出力を得るように設計したものであるが、分周
器の分周数を１／ｎにすることにより、任意のｎ倍の発
振出力を得ることができる。
周波数の出力を得るように設計したものであるが、分周
器の分周数を１／ｎにすることにより、任意のｎ倍の発
振出力を得ることができる。
【００１６】雑音対策のための電源分離は、ｐ形基板上
にＣＭＯＳトランジスタを構成することを前提としたも
のである。ｎ形基板上にＣＭＯＳトランジスタを構成す
る場合には、上記基板接地端子をｗｅｌｌ接地端子とす
れば良い。また、本実施例では、チャージ・ポンプの容
量ＣはＰＬＬ−Ｖｄｄに接続したが、図７に示すように
ＰＬＬ−ＧＮＤに接地しても良い。この場合は、本実施
例とは逆に、Ｖｄｄの電位変動が発振周波数に対して顕
著に影響するため、ｐＭＯＳトランジスタのバック端子
に供給する電源Ｖｄｄを他の電源と分離する。図８に相
補的な制御電圧ＶＣｕ，ＶＣｄを供給する回路の別の実
施例を示す。図６に示した実施例では、カレント・ミラ
ー回路を採用したが、図８に示す差動増幅器を用いるこ
とができる。差動増幅器を用いることにより、電源電圧
変動に対する耐性が高まる。以上の雑音対策は、図１，
図３，図４，図５の各実施例にも同様に適用できる。
にＣＭＯＳトランジスタを構成することを前提としたも
のである。ｎ形基板上にＣＭＯＳトランジスタを構成す
る場合には、上記基板接地端子をｗｅｌｌ接地端子とす
れば良い。また、本実施例では、チャージ・ポンプの容
量ＣはＰＬＬ−Ｖｄｄに接続したが、図７に示すように
ＰＬＬ−ＧＮＤに接地しても良い。この場合は、本実施
例とは逆に、Ｖｄｄの電位変動が発振周波数に対して顕
著に影響するため、ｐＭＯＳトランジスタのバック端子
に供給する電源Ｖｄｄを他の電源と分離する。図８に相
補的な制御電圧ＶＣｕ，ＶＣｄを供給する回路の別の実
施例を示す。図６に示した実施例では、カレント・ミラ
ー回路を採用したが、図８に示す差動増幅器を用いるこ
とができる。差動増幅器を用いることにより、電源電圧
変動に対する耐性が高まる。以上の雑音対策は、図１，
図３，図４，図５の各実施例にも同様に適用できる。
【００１７】
【発明の効果】本発明によれば、閾電圧の変動が抑制さ
れ、発振周波数の著しい低下が抑えられる。また、電源
電圧の変動に対しても、基板バイアスが変動することが
なく、動作余裕が小さくなることがない。
れ、発振周波数の著しい低下が抑えられる。また、電源
電圧の変動に対しても、基板バイアスが変動することが
なく、動作余裕が小さくなることがない。
【図１】本発明の第１の実施例。
【図２】従来例。
【図３】本発明の第２の実施例。
【図４】本発明の第３の実施例。
【図５】本発明の第４の実施例。
【図６】本発明の第２の実施例の応用例。
【図７】本発明の図６の実施例の一部の回路の別の実施
例。
例。
【図８】本発明の図６の実施例の一部の回路の別の実施
例。
例。
１…反転増幅器、２…可変抵抗器、２１，２２，２３…
ＣＭＯＳ，ＮＭＯＳ，ＰＭＯＳで構成した可変抵抗器、
３…制御端子、４…電流制限用トランジスタ、５…位相
比較器、６…チャージ・ポンプ、７…カレント・ミラー
回路、８…分周器。
ＣＭＯＳ，ＮＭＯＳ，ＰＭＯＳで構成した可変抵抗器、
３…制御端子、４…電流制限用トランジスタ、５…位相
比較器、６…チャージ・ポンプ、７…カレント・ミラー
回路、８…分周器。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 田中 聡
東京都国分寺市東恋ケ窪１丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 角 成生
千葉県茂原市早野3681番地 日立デバイス
エンジニアリング株式会社内
(72)発明者 花村 昭次
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体設計開発センタ内
Claims (6)
- 【請求項１】制御端子若しくは制御端子群に印加する電
圧によって、発振周波数を制御する事のできる電圧制御
発振回路において、奇数段の反転増幅器群と、上記反転
増幅器の出力端子と次段の反転増幅器の入力端子の間に
挿入され、上記制御端子若しくは制御端子群に印加する
電圧に応じて抵抗値を変化させる上記反転増幅器と同数
か若しくはそれ以下の可変抵抗器群よりなり、最終段の
上記反転増幅器に接続された可変抵抗器の別の端子が初
段の上記反転増幅器の入力端子に接続されていることを
特徴とする電圧制御発振回路。 - 【請求項２】上記特許請求の範囲第１項記載の可変抵抗
器を、相補的ＭＯＳトランジスタで構成し、上記ＭＯＳ
トランジスタのＰチャネルＭＯＳトランジスタとＮチャ
ネルＭＯＳトランジスタの各々のゲート端子に相補的制
御電圧をそれぞれ印加することを特徴とする電圧制御発
振回路。 - 【請求項３】上記特許請求の範囲第１項記載の可変抵抗
器を、Ｐチャネル若しくはＮチャネルＭＯＳトランジス
タで構成し、上記Ｐチャネル若しくはＮチャネルＭＯＳ
トランジスタのゲート端子に制御電圧を印加することを
特徴とする電圧制御発振回路。 - 【請求項４】上記特許請求の範囲第１項記載の電圧制御
発振回路と、チャージポンプ回路と、位相比較器を備え
たことを特徴とする位相同期ループ回路。 - 【請求項５】上記特許請求の範囲第４項記載の電圧制御
発振回路に供給する電源を他の回路の電源と分離したこ
とを特徴とする位相同期ループ回路。 - 【請求項６】上記特許請求の範囲第４項記載の電圧制御
発振回路を構成するＭＯＳトランジスタのソース電極に
供給する電源をバック電極に供給する電源と分離したこ
とを特徴とする位相同期ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15009691A JP3468532B2 (ja) | 1991-06-21 | 1991-06-21 | 位相同期ループ回路および複合回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15009691A JP3468532B2 (ja) | 1991-06-21 | 1991-06-21 | 位相同期ループ回路および複合回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0537307A true JPH0537307A (ja) | 1993-02-12 |
| JP3468532B2 JP3468532B2 (ja) | 2003-11-17 |
Family
ID=15489428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15009691A Expired - Fee Related JP3468532B2 (ja) | 1991-06-21 | 1991-06-21 | 位相同期ループ回路および複合回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3468532B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0420655A2 (en) * | 1989-09-29 | 1991-04-03 | Sumitomo Chemical Company, Limited | Colored prepreg and colored fiber-reinforced resin molded article |
| JP2007235800A (ja) * | 2006-03-03 | 2007-09-13 | Matsushita Electric Ind Co Ltd | リング発振回路とこれを用いたｐｌｌ発振回路とこのｐｌｌ発振回路を用いた高周波受信装置 |
| JP2008312212A (ja) * | 2007-06-15 | 2008-12-25 | Toshiba Corp | 範囲の広いインターポレイティブ電圧制御発振器 |
| JP2011135349A (ja) * | 2009-12-24 | 2011-07-07 | Fujitsu Semiconductor Ltd | 発振装置 |
| US8089319B2 (en) | 2009-11-24 | 2012-01-03 | Kabushiki Kaisha Toshiba | Wide range interpolative voltage controlled oscillator |
| US8604885B2 (en) | 2011-07-12 | 2013-12-10 | Kunihiko Kouyama | Differential ring oscillator-type voltage control oscillator |
| JP2015181228A (ja) * | 2014-03-06 | 2015-10-15 | 株式会社半導体エネルギー研究所 | 電圧制御発振器、半導体装置、および電子機器 |
| CN107204756A (zh) * | 2016-03-18 | 2017-09-26 | 精工半导体有限公司 | 振荡电路、升压电路及半导体装置 |
-
1991
- 1991-06-21 JP JP15009691A patent/JP3468532B2/ja not_active Expired - Fee Related
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| CN107204756A (zh) * | 2016-03-18 | 2017-09-26 | 精工半导体有限公司 | 振荡电路、升压电路及半导体装置 |
| KR20170108875A (ko) * | 2016-03-18 | 2017-09-27 | 에스아이아이 세미컨덕터 가부시키가이샤 | 발진 회로, 승압 회로 및 반도체 장치 |
| TWI698087B (zh) * | 2016-03-18 | 2020-07-01 | 日商艾普凌科有限公司 | 振盪電路、升壓電路以及半導體裝置 |
| CN107204756B (zh) * | 2016-03-18 | 2021-08-24 | 艾普凌科有限公司 | 振荡电路、升压电路及半导体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3468532B2 (ja) | 2003-11-17 |
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