JPH0536942A - Nonvolatile semiconductor storage device - Google Patents

Abstract

PURPOSE:To provide a nonvolatile semiconductor storage device which can realize absolutely great improvement of high integration density without increase of memory transistor not sticking only to microminiaturization of gate length of memory transistor. CONSTITUTION:A memory cell group is formed by connecting in series a plurality of memory cells and each memory cell is formed by parallel connection of a memory transistor of FAMOS structure and a selected transistor of MOS structure. A memory transistor has impurity regions 2b, 2c, a floating gate electrode 6 and a control gate electrode 7 on a semiconductor substrate 1, and a first selected transistor is formed by a source/drain region formed on polycrystalline Si films 13a to 13b provided at the upper part of the memory transistor and a gate electrode 15. The one of memory cell can be set to the write condition by turning off the selected transistor of the selected memory cell and turning on the selected transistors of the other cells. Therefore, data writing can be realized with two kinds of voltages, namely, high and low voltages, without functioning the memory transistor of the non-selected memory cells as the transfer gates. The number of selected transistors increases, but the occupied area on the substrate does not increase owing to the laminated structure.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はメモリトランジスタに記
憶されたデータを電気的に消去して新たなデータを書き
込むことができる電気的消去可能型プログラマブルロム
（以下、ＥＥＰＲＯＭと称す）等の不揮発性半導体記憶
装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile memory such as an electrically erasable programmable ROM (hereinafter referred to as an EEPROM) capable of electrically erasing data stored in a memory transistor and writing new data. The present invention relates to a semiconductor memory device.

【０００２】[0002]

【従来の技術】従来より電源を切っても書き込まれたデ
ータが消失しない不揮発性半導体記憶装置が種々研究開
発されている。そして近年その中でＥＥＰＲＯＭの開発
が急速に進み、各種の製品が実用化されている。ＥＥＰ
ＲＯＭには種々の構造のものがあり、近年メモリトラン
ジスタを直列に接続して構成されてものが提案されてい
る（Ｒ．Ｓｈｉｒｏｔａ他，Ｔｅｃｈｎｉｃａｌ ｄｉ
ｇｅｓｔ ｏｆ １９８８ ｓｙｍｐｏｓｉｕｍ ｏｎ
ＶＬＳＩ ｔｅｃｈｎｏｌｏｇｙＰ．３３〜３４）。2. Description of the Related Art Conventionally, various researches and developments have been carried out on a nonvolatile semiconductor memory device in which written data is not lost even when the power is turned off. In recent years, the development of EEPROM has progressed rapidly and various products have been put to practical use. EEP
There are various types of ROMs, and in recent years, it has been proposed that memory transistors are connected in series (R. Shirota et al., Technical di).
best of 1988 symposium on
VLSI technology P.V. 33-34).

【０００３】図２４はこの種ＥＥＰＲＯＭの等価回路図
である。同図において、Ｑ^si,j（i＝１，２、j＝１〜４
は選択用トランジスタであり、Ｑ^Mi,j（i＝１，２、j＝
１〜６）は浮遊ゲート電極を有するメモリトランジス
タ、Ｙ1，Ｙ2はビット線、Ｓはソース線、Ｘ1〜Ｘ6はワ
ード線、Ｚ1，Ｚ3は第１の選択線、Ｚ2，Ｚ4は第２の選
択線である。メモリトランジスタの制御ゲート電極はワ
ード線Ｘi（i＝１〜６）に接続され、また、選択トラン
ジスタのうちビット線に接続されている第１の選択トラ
ンジスタＱ^s1,1、Ｑ^s2,1、Ｑ^s1,3、Ｑ^s2,3のゲート電極
はそれぞれ第１の選択線Ｚ1，Ｚ3に、ソース線に接続さ
れている第２の選択トランジスタＱ^s1,2、Ｑ^s2,2、Ｑ
^s1,4、Ｑ^s2,4のゲート電極はそれぞれ第２の選択線Ｚ
2，Ｚ4に接続されている。そして第１の選択トランジス
タ、３つのメモリトランジスタおよび第２の選択トラン
ジスタはビット線Ｙ1またはＹ2とソース線Ｓとの間に直
列に接続されている。図２５は、この記憶装置のビット
線−ソース線間に直列接続されたトランジスタ群の平面
図であり、図２６は、図２５のＡ−Ａ’線断面図であ
る。同図において、２１はｐ型半導体基板、２２ａは第
１の選択トランジスタのドレイン領域となる不純物拡散
層、２２ｂは第２の選択トランジスタのソース領域とな
る不純物拡散層、２２ｃは各トランジスタのソース・ド
レイン領域を構成し、これらのトランジスタを直列に接
続する不純物拡散層、２３は第１，第２の選択トランジ
スタのゲート絶縁膜、２４はメモリトランジスタの第１
のゲート絶縁膜、２５はメモリトランジスタの第２のゲ
ート絶縁膜、２６は浮遊ゲート電極、２７は制御ゲート
電極、２８は選択トランジスタのゲート電極、２９は層
間絶縁膜、３０はコンタクト孔、３１はビット線となる
金属配線である。この半導体記憶装置の構造的特徴は、
電気的書き込み、消去を行えるようにメモリトランジス
タの第１のゲート絶縁膜が例えば９０オングストローム
と薄くなされており、浮遊ゲート電極−基板間の電子ト
ンネリングが容易に起きるようになされていることであ
る。このＥＥＰＲＯＭの動作原理を、図２４のＱ^s1,1、
Ｑ^M1,1、Ｑ^M1,2、Ｑ^M1,3、Ｑ^s1,2の直列トランジスタ群
で説明する。この場合のデータ消去、書き込みおよび読
み出しの各モードにおけるビット線、第１，第２の選択
線およびワード線の電位を下記表１に示す。但し、表中
数値の単位はいずれもボルト（Ｖ）である。FIG. 24 is an equivalent circuit diagram of this type of EEPROM. In the figure, Q ^s i, j (i = 1, 2, j = 1-4
Is a selection transistor, and Q ^M i, j (i = 1, 2, j =
1 to 6) are memory transistors having floating gate electrodes, Y1 and Y2 are bit lines, S is a source line, X1 to X6 are word lines, Z1 and Z3 are first selection lines, and Z2 and Z4 are second selection lines. It is a line. The control gate electrode of the memory transistor is connected to the word line Xi (i = 1 to 6), and the first select transistor Q ^s 1,1 and Q ^s 2,1 connected to the bit line of the select transistors. , Q ^s 1,3, and Q ^s 2,3 are connected to the first select lines Z 1 and Z 3, respectively, and the second select transistors Q ^s 1,2 and Q ^s 2,2 are connected to the source lines. , Q
The gate electrodes of ^s 1,4 and Q ^s 2,4 are the second select lines Z, respectively.
2, connected to Z4. The first selection transistor, the three memory transistors and the second selection transistor are connected in series between the bit line Y1 or Y2 and the source line S. 25 is a plan view of a transistor group connected in series between a bit line and a source line of this memory device, and FIG. 26 is a sectional view taken along the line AA ′ of FIG. In the figure, 21 is a p-type semiconductor substrate, 22a is an impurity diffusion layer that will be the drain region of the first selection transistor, 22b is an impurity diffusion layer that will be the source region of the second selection transistor, and 22c is the source / source of each transistor. An impurity diffusion layer that constitutes a drain region and connects these transistors in series, 23 is a gate insulating film of the first and second selection transistors, and 24 is a first of the memory transistor.
Gate insulating film, 25 is a second gate insulating film of a memory transistor, 26 is a floating gate electrode, 27 is a control gate electrode, 28 is a gate electrode of a selection transistor, 29 is an interlayer insulating film, 30 is a contact hole, and 31 is It is a metal wiring that becomes a bit line. The structural characteristics of this semiconductor memory device are
The first gate insulating film of the memory transistor is made thin, for example, 90 angstrom so that the electric writing and erasing can be performed, and the electron tunneling between the floating gate electrode and the substrate is easily caused. The operation principle of this EEPROM is as follows: Q ^s 1,1,
The series transistor group of Q ^M 1,1, Q ^M 1,2, Q ^M 1,3 and Q ^s 1,2 will be described. The potentials of the bit line, the first and second selection lines and the word line in each mode of data erasing, writing and reading in this case are shown in Table 1 below. However, all the units of the numerical values in the table are volts (V).

【０００４】[0004]

【表１】 [Table 1]

【０００５】尚、ここではデータの消去は浮遊ゲート電
極へ電子が注入された状態を、また、データの書き込み
は浮遊ゲート電極から電子が放出された状態を意味して
いる。データを消去する場合は、ワード線Ｘ1，Ｘ2およ
びＸ3を正電位側とし、ビット線Ｙ1およびソース線Ｓを
接地電位側として高電圧（１７Ｖ）を印加する。第１，
第２の選択線には５Ｖが印加されているため、この状態
でチャネルおよびソース・ドレイン領域の電位は０Ｖに
固定され、各メモリトランジスタＱ^M1,1、Ｑ^M1,2、Ｑ
^M1,3の第１のゲート絶縁膜２４中の電界が強くなり、フ
ァウラー・ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅ
ｉｍ：以下、Ｆ−Ｎと称す）電子トンネル現象が発生し
て半導体基板および不純物拡散層２２ｃから第１のゲー
ト絶縁膜２４を介して浮遊ゲート電極２６に電子が注入
され、各メモリトランジスタＱ^M1,1、Ｑ^M1,2、Ｑ^M1,3の
しきい値電圧が上昇する。この状態が、データが消去さ
れた状態である。この消去モードにおいては、メモリト
ランジスタの選択性がないため、全メモリに記憶されて
いたデータは同時に消去されることになる。一方、メモ
リトランジスタＱ^M1,1、Ｑ^M1,2またはＱ^M1,3にデータを
書き込むときには、ビット線Ｙ1と第１の選択線Ｚ1およ
び書き込むべきメモリトランジスタＱ^M1,1、Ｑ^M1,2また
はＱ^M1,3よりもビット線側に接続されているメモリトラ
ンジスタのワード線とを高電位（２０Ｖ）にするととも
に、第２の選択線Ｚ2、書き込みべきメモリトランジス
タＱ^M1,1、Ｑ^M1,2、Ｑ^M1,3およびそれよりソース線側に
接続されているメモリトランジスタのワード線を接地電
位にする。このように定されると書き込まれるメモリト
ランジスタの第１のゲート絶縁膜２４中の電界が強くな
り、Ｆ−Ｎ電子トンネル現象により、浮遊ゲート電極２
６から不純物拡散層２２ｃに向けて電子が放出される。
このとき制御ゲート電極２７とドレイン電極に高電圧が
印加されたメモリトランジスタはトランスファーゲート
としてのみ働き、その第１のゲート絶縁膜２４の電界は
低く、そこではＦ−Ｎ電子トンネル現象は起きない。さ
らに書き込みメモリトランジスタよりもソース側に接続
されたメモリトランジスタでは制御ゲート２７の電位は
接地電位になるが、ドレイン電極電位は書き込みトラン
ジスタがカットオフされるため高くならず、その結果第
１のゲート絶縁膜中の電界は低くＦ−Ｎ電子トンネル現
象は生じない。書き込みを行うべきメモリトランジスタ
が複数ある場合には、１個の選択トランジスタＱ^s1,1に
接続されている複数個のメモリトランジスタに対し、上
述の方法で順次ソース側のメモリトランジスタより書き
込みを行う。このようにするのは、すでに書き込みが行
われた他のビット線に接続されたメモリトランジスタの
しきい値が変動するのを防止するためである。尚、この
データ書き込み時には第２の選択トランジスタのゲート
電極に接続されている第２の選択線Ｚ2は０Ｖに保持さ
れるが、これは、書き込み済みのトランジスタの場合、
メモリトランジスタの制御ゲート電極電位が０Ｖであっ
てもチャネル電流が流れてしまうことから、このチャネ
ル電流を遮断するために必要なことである。メモリトラ
ンジスタに記憶されたデータを読み出す場合は、ビット
線Ｙ1を１Ｖに、第１の選択線Ｚ1および第２の選択線Ｚ
2を５Ｖに固定し読み出すべきメモリトランジスタに接
続されたワード線Ｘ1，Ｘ2またはＸ3のみを接地電位
に、他をすべて５Ｖに接続する。この条件の下では、選
択されたメモリトランジスタが消去状態の場合、しきい
値電圧が正であるためビット線からソース線へ電流は流
れないが、選択されたメモリトランジスタが書き込み状
態であれば、しきい値電圧が負であるため電流が流れ
る。このとき、他のメモリトランジスタはすべてトラン
スファーゲートとして働くが、そのためには、各メモリ
トランジスタのしきい値は制御ゲート電圧（例えば５
Ｖ）以下に制御されていなければならない。このこと
は、メモリトランジスタについて過消去に留意しなけれ
ばならないことを意味する。次に、図２４に示された４
つの直列接続トランジスタ群から、メモリトランジスタ
Ｑ^M1,3、Ｑ^M2,3、Ｑ^M1,6、Ｑ^M2,6を代表させて、書き込
みモードにおける４つの群のバイアス状態について説明
する。このときの各ワード線、第１，第２の選択線およ
びビット線の電位を表２に示す。Here, erasing data means a state where electrons are injected into the floating gate electrode, and writing data means a state where electrons are emitted from the floating gate electrode. When erasing data, a high voltage (17V) is applied with the word lines X1, X2 and X3 on the positive potential side and the bit line Y1 and the source line S on the ground potential side. First,
Since 5V is applied to the second select line, the potentials of the channel and the source / drain regions are fixed at 0V in this state, and the memory transistors Q ^M 1,1, Q ^M 1,2, Q
The electric field in the first gate insulating film 24 of ^M 1,3 becomes strong, and Fowler-Nordheim (Fowler-Nordhe
im: hereinafter referred to as F-N) An electron tunnel phenomenon occurs and electrons are injected from the semiconductor substrate and the impurity diffusion layer 22c into the floating gate electrode 26 through the first gate insulating film 24, and each memory transistor Q ^M. The threshold voltages of 1,1, Q ^M 1,2 and Q ^M 1,3 increase. This is the state in which the data has been erased. In this erase mode, since the memory transistors have no selectivity, the data stored in all the memories are erased at the same time. On the other hand, when writing data to the memory transistors Q ^M 1,1, Q ^M 1,2 or Q ^M 1,3, the bit line Y 1, the first selection line Z 1, and the memory transistors Q ^M 1,1, Q ^{M to} be written. 1, 2 or the word line of the memory transistor connected to the bit line side with respect to Q ^M 1,3 is set to a high potential (20 V), the second select line Z 2, and the memory transistor Q ^M 1, to be written. The word lines of 1, Q ^M 1,2, Q ^M 1,3 and the memory transistor connected to the source line side thereof are set to the ground potential. When determined in this way, the electric field in the first gate insulating film 24 of the memory transistor to be written becomes strong, and the FN electron tunnel phenomenon causes the floating gate electrode 2
Electrons are emitted from 6 toward the impurity diffusion layer 22c.
At this time, the memory transistor in which a high voltage is applied to the control gate electrode 27 and the drain electrode functions only as a transfer gate, the electric field of the first gate insulating film 24 is low, and the FN electron tunnel phenomenon does not occur there. Further, in the memory transistor connected to the source side of the write memory transistor, the potential of the control gate 27 becomes the ground potential, but the drain electrode potential does not become high because the write transistor is cut off, resulting in the first gate insulation. The electric field in the film is low and the FN electron tunnel phenomenon does not occur. When there are a plurality of memory transistors to be written, the source side memory transistors are sequentially written to the plurality of memory transistors connected to one selection transistor Q ^s 1,1 by the above method. . This is done in order to prevent the threshold value of the memory transistor connected to another bit line which has already been written from changing. Incidentally, the second selection line Z2 connected to the gate electrode of the second selection transistor is held at 0V at the time of writing this data.
Since the channel current will flow even if the control gate electrode potential of the memory transistor is 0 V, it is necessary to cut off this channel current. When reading the data stored in the memory transistor, the bit line Y1 is set to 1 V, the first selection line Z1 and the second selection line Z are set.
Only 2 is fixed to 5V and only the word line X1, X2 or X3 connected to the memory transistor to be read is connected to the ground potential, and all the others are connected to 5V. Under this condition, when the selected memory transistor is in the erased state, current does not flow from the bit line to the source line because the threshold voltage is positive, but if the selected memory transistor is in the written state, A current flows because the threshold voltage is negative. At this time, all the other memory transistors function as transfer gates, but for that purpose, the threshold value of each memory transistor is set to the control gate voltage (for example, 5
V) Must be controlled below. This means that it is necessary to pay attention to overerasure for the memory transistor. Next, as shown in FIG.
The bias states of the four groups in the write mode will be described by typifying the memory transistors Q ^M 1,3, Q ^M 2,3, Q ^M 1,6, and Q ^M 2,6 from one series-connected transistor group. Table 2 shows the potentials of the word lines, the first and second selection lines, and the bit line at this time.

【０００６】[0006]

【表２】 [Table 2]

【０００７】Ｑ^M1,3とＱ^M2,3は同一のワード線Ｘ3で、
またＱ^M1,6、Ｑ^M2,6は同一のワード線Ｘ6で制御ゲート
電極電位が制御される。このためＱ^M1,3とＱ^M2,3および
Ｑ^M1,6とＱ^M2,6の選択性はビット線Ｙ1，Ｙ2の選択によ
って実現される。例えば、Ｑ^M1,3に書き込みかつＱ^M2,3
に書き込まない場合、ビット線Ｙ1は２０Ｖの高電位、
ビット線Ｙ2は１０Ｖの中間電位に保たれる。この結
果、Ｑ^M2,3のバイアス状態は制御ゲート電極に０Ｖ、ド
レイン領域１０Ｖが印加された状態となり、このトラン
ジスタの第１のゲート絶縁膜に加わる電界はＱ^M1,3に比
べて弱くＦ−Ｎ電位トンネリングを起こすに至らない。
またこのときメモリトランジスタＱ^M2,1、Ｑ^M2,2は、制
御ゲートに２０Ｖ、ドレイン領域に１０Ｖが印加される
バイアス状態になる。この状態も上述の場合と同様にＦ
−Ｎ電子トンネリングを起こすには至らないので、これ
らのトランジスタに書き込みが行われることはない。メ
モリトランジスタＱ^M1,6、Ｑ^M2,6についてはワード線Ｘ
6が０Ｖにバイアスされ、かつドレインが第１の選択ト
ランジスタＱ^s1,3、Ｑ^s2,3によりビット線Ｙ1，Ｙ2より
切り離されるため、電圧ストレスは加わらず誤消去、誤
書き込みは起きない。上述したように、非選択のビット
線を中間電位に保持するのは、書き込みモードにおいて
非書き込みビット線上の非選択メモリトランジスタの消
去が進行して過消去状態となるのを防ぐために必要なこ
とである。Q ^M 1,3 and Q ^M 2,3 are the same word line X3,
The control gate electrode potentials of Q ^M 1,6 and Q ^M 2,6 are controlled by the same word line X6. Therefore, the selectivity between Q ^M 1,3 and Q ^M 2,3 and between Q ^M 1,6 and Q ^M 2,6 is realized by selecting the bit lines Y1 and Y2. For example, write to Q ^M 1,3 and Q ^M 2,3
If not written to, the bit line Y1 has a high potential of 20V,
The bit line Y2 is kept at the intermediate potential of 10V. As a result, the bias state of Q ^M 2,3 is such that 0 V is applied to the control gate electrode and the drain region 10 V is applied, and the electric field applied to the first gate insulating film of this transistor is weaker than that of Q ^M 1,3. FN potential tunneling does not occur.
At this time, the memory transistors Q ^M 2,1 and Q ^M 2,2 are in a bias state in which 20 V is applied to the control gate and 10 V is applied to the drain region. This state is also F as in the case described above.
Since no N-electron tunneling is caused, writing is not performed in these transistors. Word line X for memory transistors Q ^M 1,6 and Q ^M 2,6
Since 6 is biased to 0V and the drain is separated from the bit lines Y1 and Y2 by the first selection transistors Q ^s 1,3 and Q ^s 2,3, no voltage stress is applied and erroneous erasing and erroneous writing do not occur. . As described above, holding the unselected bit lines at the intermediate potential is necessary to prevent the unselected memory transistors on the unwritten bit lines from being erased and in the overerased state in the write mode. is there.

【０００８】上記Ｓｈｉｒｏｔａ他により提案された不
揮発性半導体記憶装置は、複数のメモリトランジスタを
直列に接続し、その複数のメモリトランジスタの他にビ
ット線とソース線の間に選択トランジスタを２個直列に
接続されて構成されており、消去・書き込み時ともにＦ
−Ｎ電子トンネリング現象を利用し、書き込み時に非選
択トランジスタの非意図的な消去を防ぐために、ビット
線のバイアスを高・中・低の３つの電圧を用いるなどの
特徴を有している。しかしながら、この従来の不揮発性
半導体記憶装置は上述した特徴を有しているが、３つの
電圧の設定範囲が狭く制御が困難である構造上過消去の
問題が残されている。Ｆ−Ｎトンネリングを利用して消
去・書き込みを行っているために両モードともに高電圧
を要し、このためメモリセルの第１ゲート絶縁膜は例え
ば１００オングストローム以下の薄い絶縁膜しか利用で
きない、書き込みがソース線側からシリアルにしかでき
ない等の問題があった。The non-volatile semiconductor memory device proposed by Shirota et al. Has a plurality of memory transistors connected in series, and two selection transistors connected in series between the bit line and the source line in addition to the plurality of memory transistors. It is connected and configured, and F is used for both erasing and writing.
It utilizes the −N electron tunneling phenomenon and has the feature of using three voltages of high, medium, and low as the bias of the bit line in order to prevent unintentional erasure of the non-selected transistor at the time of writing. However, although this conventional non-volatile semiconductor memory device has the above-mentioned characteristics, there still remains a problem of over-erasing due to the structure that the setting range of the three voltages is narrow and control is difficult. Since erasing / writing is performed by using FN tunneling, a high voltage is required for both modes, and therefore the first gate insulating film of the memory cell can use only a thin insulating film of 100 angstroms or less. However, there was a problem that it could only be serialized from the source line side.

【０００９】これら以上の問題的に鑑みてなされた発明
が、平成２年特許願第３４０１００号に本発明者により
提案されている。An invention made in view of the above problems is proposed by the present inventor in Japanese Patent Application No. 340100 in 1990.

【００１０】図２７は上記特許願に添付された明細書で
開示されている記憶装置の等価回路図、図２８はこの記
憶装置の実施例の一例を示す平面図、図２９は図２８の
Ａ−Ａ’面に沿った断面図、図３０は図２９の変形例を
示す断面図である。FIG. 27 is an equivalent circuit diagram of the memory device disclosed in the specification attached to the above patent application, FIG. 28 is a plan view showing an example of an embodiment of this memory device, and FIG. 29 is A of FIG. FIG. 30 is a cross-sectional view showing a modification of FIG. 29 along the −A ′ plane.

【００１１】まず図２７を用いて回路構成を説明する。
符号Ｑ^si,j（j＝１〜２，j＝１〜６）は第１の選択用ト
ランジスタ、符号Ｑ^Mi,j（i＝１〜２，j＝１〜６）はメ
モリトランジスタを示している。メモリトランジスタＱ
^Mi,jと第１の選択用トランジスタＱ^si,jはそれぞれ対を
なし、これらの対が３対直列に接続されていてトランジ
スタ群を構成しており、そのトランジスタ群の端部に第
２の選択用トランジスタＱ^Ci（i＝１〜４）が１つ直列
に接続されてメモリセルアレイ構成群を形成している。
メモリセルアレイはこの群を行列状に配置して得られ
る。ただし図２８の平面図ではソース拡散層配線および
ビット線コンタクトを２つの群で共有するように折り返
しにレイアウト配置したようになっている。First, the circuit configuration will be described with reference to FIG.
Reference sign Q ^s i, j (j = 1 to 2, j = 1 to 6) is a first selection transistor, and reference sign Q ^M i, j (i = 1 to 2, j = 1 to 6) is a memory transistor. Shows. Memory transistor Q
^M i, j and the first selection transistor Q ^s i, j form a pair, and these pairs are connected in series in three pairs to form a transistor group, and a transistor group is formed at the end of the transistor group. Two selection transistors Q ^C i (i = 1 to 4) are connected in series to form a memory cell array configuration group.
The memory cell array is obtained by arranging this group in a matrix. However, in the plan view of FIG. 28, the source diffusion layer wiring and the bit line contact are arranged in a folded layout so as to be shared by the two groups.

【００１２】図２８〜図３０において、１は半導体基板
であり、半導体基板には第１の不純物拡散層２ａ〜２ｃ
が形成されている。第１の不純物拡散層２ａ〜２ｃ間上
には、第１の選択用トランジスタのゲート絶縁膜２８と
第２の選択用トランジスタのゲート絶縁膜７が成長され
ており、これらのゲート絶縁膜２８，７上には第１の選
択用トランジスタのゲート電極２９と第２の選択用トラ
ンジスタのゲート電極８が設けられている。これらのゲ
ート電極２９，８は第１の層間絶縁膜９で被われてお
り、この第１の層間絶縁膜９上に、メモリトランジスタ
用の不純物拡散層３０ａとメモリトランジスタ用のチャ
ネル領域３０ｂが交互に形成されると共に不純物拡散層
２ｃと接合している。チャネル領域３０ｂ上にはメモリ
トランジスタの第１ゲート絶縁膜３１が形成されてお
り、第１ゲート絶縁膜３１上には浮遊ゲート電極３２が
設けられている。浮遊ゲート電極３２上にはメモリトラ
ンジスタの第２のゲート絶縁膜３３が形成されており、
第２のゲート絶縁膜３３上には制御ゲート電極３４が設
けられている。層間絶縁膜２４にはコンタクト孔３５が
設けられており、金属配線２６がコンタクト孔３５を通
って不純物拡散層２ａに接触している。図３０において
３６ａ，３６ｂは図２９の３０ａ，３０ｂに相当する。28 to 30, reference numeral 1 denotes a semiconductor substrate, and the semiconductor substrate has first impurity diffusion layers 2a to 2c.
Are formed. A gate insulating film 28 of the first selecting transistor and a gate insulating film 7 of the second selecting transistor are grown on the first impurity diffusion layers 2a to 2c. A gate electrode 29 of the first selecting transistor and a gate electrode 8 of the second selecting transistor are provided on the gate electrode 7. These gate electrodes 29 and 8 are covered with a first interlayer insulating film 9, and on this first interlayer insulating film 9, an impurity diffusion layer 30a for a memory transistor and a channel region 30b for a memory transistor are alternately arranged. And is joined to the impurity diffusion layer 2c. A first gate insulating film 31 of the memory transistor is formed on the channel region 30b, and a floating gate electrode 32 is provided on the first gate insulating film 31. A second gate insulating film 33 of the memory transistor is formed on the floating gate electrode 32,
A control gate electrode 34 is provided on the second gate insulating film 33. A contact hole 35 is provided in the interlayer insulating film 24, and the metal wiring 26 is in contact with the impurity diffusion layer 2 a through the contact hole 35. In FIG. 30, reference numerals 36a and 36b correspond to 30a and 30b in FIG.

【００１３】メモリセルトランジスタＱ^Mi,jの制御ゲー
ト電極は各行毎に第１のワード線Ｘi（i＝１〜６）に、
また第１の選択用トランジスタＱ^si,jのゲート電極は各
行毎に第２のワード線Ｚi（i＝１〜６）に接続されてい
る。直列に接続されたトランジスタ群のドレイン電極は
列毎にビット線Ｙi（i＝１〜２）に接続されており、一
方、ソース電極は共通にソース線Ｓに接続されている。
更に第２の選択用トランジスタＱ^Ci（i＝１〜4）のゲー
ト電極は行毎に接続されていて選択線Ｃi（i＝１〜２）
を構成している。The control gate electrode of the memory cell transistor Q ^M i, j is connected to the first word line X i (i = 1 to 6) for each row.
The gate electrode of the first selection transistor Q ^s i, j is connected to the second word line Z i (i = 1 to 6) for each row. The drain electrodes of the transistor groups connected in series are connected to the bit lines Yi (i = 1 to 2) column by column, while the source electrodes are commonly connected to the source line S.
Further, the gate electrodes of the second selection transistors Q ^C i (i = 1 to 4) are connected to each row to select lines Ci (i = 1 to 2).
Are configured.

【００１４】図２９の断面図からも明らかなように、メ
モリトランジスタが第１の選択用トランジスタ上部に積
層して設けられている。ただし図３０の断面図では、第
１の選択用トランジスタがメモリトランジスタ上部に積
層して設けられているが、回路構成上では何ら問題にな
らない。As is clear from the sectional view of FIG. 29, the memory transistor is provided in a stacked manner on the first selection transistor. However, in the cross-sectional view of FIG. 30, the first selection transistor is laminated and provided on the memory transistor, but this does not cause any problem in terms of circuit configuration.

【００１５】尚、この不揮発性半導体記憶装置の詳しい
駆動法や機能は、平成２年特許願第３４０１００号に添
付した明細書に詳しく述べてＲのでここでは触れない。
以上説明したように、図２７に示した従来の不揮発性半
導体記憶装置は、メモリトランジスタと第１の選択用ト
ランジスタが並列に接続されて１つの対を構成し、更に
この対が複数直列に接続されていて、かつこのメモリト
ランジスタおよび第１の選択用トランジスタの対とビッ
ト線間に第２の選択用トランジスタが設けられている。
更にメモリトランジスタが第１の選択用トランジスタ上
部に積層して設けられていることを特徴としている。The detailed driving method and functions of this non-volatile semiconductor memory device are described in detail in the specification attached to the Japanese Patent Application No. 340100 in 1990 and will not be described here because they are R.
As described above, in the conventional nonvolatile semiconductor memory device shown in FIG. 27, the memory transistor and the first selection transistor are connected in parallel to form one pair, and the pair are connected in series. A second selection transistor is provided between the bit line and the pair of the memory transistor and the first selection transistor.
Further, it is characterized in that the memory transistor is laminated and provided on the upper part of the first selecting transistor.

【００１６】[0016]

【発明が解決しようとする課題】しかしながら従来の不
揮発性半導体記憶装置では、メモリセルアレイが半導体
基板上の所定領域のみに平面状にしか構成されていな
い。更に集積度を上げるためにはトランジスタ群の直列
に接続されているメモリトランジスタのゲート長を微細
化し、その接続数を増すことしか方法がなかった。しか
しながらゲート長の微細化はＰＲ工程におけるレジスト
やステッパー等の能力限界までしか期待できない。また
接続するメモリトランジスタ数を増すことはチップ面積
の増大につながる。これより、飛躍的に集積度を上げる
には限界があるという問題点があった。本発明は以上の
問題点に鑑みてなされたものであり、トランジスタ群直
列接続されるメモリトランジスタを増加させず、かつメ
モリトランジスタのゲート長の微細化のみにとらわれな
いで飛躍的な高集積化を可能とする不可揮発性半導体記
憶装置を提供することを目的とする。However, in the conventional nonvolatile semiconductor memory device, the memory cell array is formed only in a predetermined region on the semiconductor substrate in a planar shape. In order to further increase the degree of integration, the only method is to miniaturize the gate length of memory transistors connected in series in the transistor group and increase the number of connections. However, miniaturization of the gate length can be expected only up to the capacity limit of the resist and stepper in the PR process. In addition, increasing the number of memory transistors connected leads to an increase in chip area. Therefore, there is a problem that there is a limit to the dramatic increase in the degree of integration. The present invention has been made in view of the above problems, and does not increase the number of memory transistors connected in series in a transistor group, and achieves a dramatic increase in integration without being limited only by the miniaturization of the gate length of the memory transistors. It is an object of the present invention to provide a non-volatile semiconductor memory device that can be realized.

【００１７】[0017]

【課題を解決するための手段】本願第１の発明の要旨は
複数のビット線と、ソース線と、各ビット線とソース線
との間に接続された、第１のワード線に接続された制御
ゲート電極及び浮遊ゲート電極を有するメモリ用ＭＯＳ
トランジスタと第２のワード線に接続されたゲート電極
を有する選択用ＭＯＳトランジスタとの並列接続体を複
数個直列接続してなるメモリセル列と、を具備するであ
る。The first aspect of the present invention relates to a plurality of bit lines, a source line, and a first word line connected between each bit line and the source line. Memory MOS having control gate electrode and floating gate electrode
A memory cell column formed by serially connecting a plurality of parallel connection bodies of a transistor and a selection MOS transistor having a gate electrode connected to the second word line.

【００１８】本願第２の発明の要旨は上記第１の発明の
構成中、前記選択用ＭＯＳトランジスタはこれと対とな
るメモリ用ＭＯＳトランジスタの上に薄膜トランジスタ
として形成されていることである。The gist of the second invention of the present application is that, in the configuration of the first invention, the selection MOS transistor is formed as a thin film transistor on the memory MOS transistor which forms a pair therewith.

【００１９】本願第３の発明の要旨はキャリアを蓄積可
能な浮遊ゲート電極と第１のワード線に接続された制御
ゲート電極とを備えたメモリトランジスタと該メモリト
ランジスタに並列に接続され第２のワード線に接続され
たゲート電極を備えた第１の選択用トランジスタとで構
成されたメモリセルを複数個直列接続したメモリセル群
と、該メモリセル群と直列に接続され選択線に接続され
たゲート電極を備えた第２の選択用トランジスタと、上
記メモリセル群に電気的に接続可能なビット線とを有す
る不揮発性半導体記憶装置において、一のメモリセル群
を構成する複数のメモリセルは半導体基板に形成された
上記メモリセルトランジスタと該メモリセルトランジス
タ上に積層された対応する第１の選択用トランジスタと
を有し、他のメモリセル群は上記一のメモリセル群を被
う層間絶縁膜上に形成されていることである。A third aspect of the present invention is a memory transistor having a floating gate electrode capable of accumulating carriers and a control gate electrode connected to a first word line, and a second memory transistor connected in parallel to the memory transistor. A memory cell group in which a plurality of memory cells each including a first selection transistor having a gate electrode connected to a word line are connected in series, and the memory cell group is connected in series and connected to a selection line. In a nonvolatile semiconductor memory device having a second selection transistor having a gate electrode and a bit line electrically connectable to the memory cell group, a plurality of memory cells forming one memory cell group are semiconductors. Another memory having the memory cell transistor formed on the substrate and the corresponding first selection transistor stacked on the memory cell transistor. Cell groups is that are formed on the interlayer insulating film covering the memory cell group of the one.

【００２０】[0020]

【発明の作用】上記第１の発明に係る不揮発性半導体記
憶装置は、浮遊ゲート電極にキャリアを充放電する際、
該キャリアの充放電の対象となるメモリトランジスタと
対をなす第１の選択トランジスタをオフし、同じメモリ
セル群に属する他のメモリセルの第１の選択トランジス
タはオンさせる。したがって、メモリトランジスタをト
ランスファーゲートとして機能させる必要がなく、中間
電位を必要としない。In the nonvolatile semiconductor memory device according to the first aspect of the present invention, when the floating gate electrode is charged and discharged with carriers,
The first selection transistor paired with the memory transistor to be charged / discharged by the carrier is turned off, and the first selection transistors of the other memory cells belonging to the same memory cell group are turned on. Therefore, it is not necessary for the memory transistor to function as a transfer gate, and no intermediate potential is required.

【００２１】上記第１の発明に係る不揮発性半導体記憶
装置は、メモリトランジスタと第１の選択トランジスタ
とでメモリセルを構成するので、従来例に比べメモリセ
ル群の構成トランジスタが多くなるものの、本願第２の
発明のように第１の選択トランジスタをメモリトランジ
スタ上に積層することにより、各メモリセルの占める半
導体基板上の面積は増加しない。In the non-volatile semiconductor memory device according to the first aspect of the present invention, since the memory cell is composed of the memory transistor and the first selection transistor, the number of transistors constituting the memory cell group is larger than that of the conventional example. By stacking the first select transistor on the memory transistor as in the second invention, the area occupied by each memory cell on the semiconductor substrate does not increase.

【００２２】上記第３の発明に係る不揮発性半導体記憶
装置では、一のメモリセル群の上方に他のメモリセル群
が積層されており、従来例に比べて少ない半導体基板の
面積で同等のメモリセル数を実現できる。In the non-volatile semiconductor memory device according to the third aspect of the invention, the other memory cell group is stacked above the one memory cell group, and the same memory area is obtained with a smaller semiconductor substrate area than the conventional example. The number of cells can be realized.

【００２３】[0023]

【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１実施例を示す平面図、図
２〜図７は、それぞれ図１のＡ−Ａ’線ないしＦ−Ｆ’
線の断面図である。図１〜図７において、１は比抵抗が
１３Ωcm程度のｐ型半導体基板、２ａ，２ｂ，２ｃはＡ
S等のｎ型不純物がドープされた不純物拡散層、３は膜
厚が約３００オングストロームの酸化シリコン（以下、
ＳiＯ₂と称す）からなる第２の選択トランジスタのゲー
ト絶縁膜、４は膜厚約１２０オングストロームのＳiＯ₂
からなるメモリトランジスタの第１のゲート絶縁膜、５
は膜厚約３００オングストロームのＳiＯ₂からなるメモ
リトランジスタの第２のゲート絶縁膜、６はＰ等の不純
物を含む多結晶シリコンからなる厚さ２０００オングス
トロームの浮遊ゲート電極、７はＰ等の不純物を含む膜
厚３０００オングストロームの多結晶シリコンからな
り、第１のワード線を構成する制御ゲート電極、８はＰ
等の不純物を含む膜厚３０００オングストロームの多結
晶シリコンからなり、選択線を構成する第２の選択トラ
ンジスタのゲート電極、９は金属配線と各部の絶縁を行
う厚さ約１．０μmのＢＰＳＧからなる層間絶縁膜、１
０はコンタクト孔、１１はビット線を構成する厚さ１．
０μmのＡlからなる金属配線、１２は厚さ３０００オン
グストロームのＳiＯ₂からなる層間絶縁膜、１３ａは第
１の選択トランジスタのソースドレイン領域を構成する
ＡS等を高濃度に含む厚さ５００オングストロームのｎ
型多結晶シリコン膜、１３ｂは第１の選択トランジスタ
のチャネル領域を構成するＢを３×１０¹⁶cm^-3程度の濃
度に含む厚さ５００オングストロームのｐ型多結晶シリ
コン膜、１４は膜厚３００オングストロームのＳiＯ₂か
らなる第１の選択トランジスタのゲート絶縁膜、１５は
Ｐなどの不純物を含む厚さ３０００オングストロームの
多結晶シリコンからなり、第２のワード線を構成する第
１の選択トランジスタのゲート電極、１６は各トランジ
スタを列毎に分離するための、厚さ６０００オングスト
ロームのＳiＯ₂からなるフィールド絶縁膜である。図８
は、本実施例の不揮発性半導体記憶装置の等価回路図で
ある。同図において、Ｑ^Mi,j（i＝１，２、j＝１〜６）
はメモリトランジスタ、Ｑ^Ci,j（i＝１，２、j＝１〜
６）は第１の選択トランジスタＱ^CK（K＝１〜４）は第
２の選択トランジスタ、Ｙ1，Ｙ2はビット線、Ｃ1，Ｃ2
は選択線、Ｘ1〜Ｘ6は第１のワード線、Ｚ1〜Ｚ6は第２
のワード線である。メモリトランジスタＱ^Mi，jと第１
の選択トランジスタＱ^Ci,jはそれぞれ対をなし、これら
の対が３対直列に接続され、更にこの直列接続体に第２
の選択トランジスタＱ^CKが直列に接続されて１つの群を
構成する。メモリセルアレイは、この群を行列状に配置
して得られる。Embodiments of the present invention will now be described with reference to the drawings. FIG. 1 is a plan view showing a first embodiment of the present invention, and FIGS. 2 to 7 are respectively AA ′ line to FF ′ of FIG.
It is sectional drawing of a line. 1 to 7, 1 is a p-type semiconductor substrate having a specific resistance of about 13 Ωcm, 2a, 2b and 2c are A.
An impurity diffusion layer 3 doped with an n-type impurity such as S has a thickness of about 300 angstroms (hereinafter, referred to as silicon oxide).
(Referred to as SiO ₂ ), the gate insulating film 4 of the second select transistor is formed of SiO _{2 having a} film thickness of about 120 Å.
A first gate insulating film of a memory transistor composed of 5
Is a second gate insulating film of a memory transistor made of SiO ₂ having a film thickness of about 300 Å, 6 is a floating gate electrode having a thickness of 2000 Å made of polycrystalline silicon containing impurities such as P, and 7 is an impurity such as P. Control gate electrode which is made of polycrystalline silicon having a film thickness of 3000 angstroms and which constitutes the first word line, and 8 is P
Made of polycrystalline silicon having a film thickness of 3000 angstroms including impurities such as Al, and the gate electrode of the second selection transistor constituting the selection line, and 9 made of BPSG having a thickness of about 1.0 μm for insulating the metal wiring and each part. Interlayer insulation film, 1
0 is a contact hole, 11 is the thickness of the bit line.
A metal wiring made of Al having a thickness of 0 μm, 12 is an interlayer insulating film made of SiO ₂ having a thickness of 3000 angstrom, and 13a is an n layer having a thickness of 500 angstrom including AS and the like forming the source / drain region of the first selection transistor in a high concentration.
Type polycrystalline silicon film, 13b is a p-type polycrystalline silicon film having a thickness of 500 angstrom and containing B constituting the channel region of the first select transistor in a concentration of about 3 × 10 ¹⁶ cm ^-3 , and 14 is a film thickness of 300. A gate insulating film of the first select transistor made of angstrom SiO ₂ and 15 made of polycrystalline silicon having a thickness of 3000 angstrom containing impurities such as P, and a gate of the first select transistor forming a second word line. The electrode 16 is a field insulating film made of SiO _{2 having} a thickness of 6000 angstroms for separating each transistor in each column. Figure 8
FIG. 4 is an equivalent circuit diagram of the nonvolatile semiconductor memory device of this embodiment. In the figure, Q ^M i, j (i = 1, 2, j = 1-6)
Is a memory transistor, and Q ^C i, j (i = 1, 2, j = 1 to 1
6) is the first selection transistor Q ^C K (K = 1 to 4) is the second selection transistor, Y1 and Y2 are bit lines, and C1 and C2
Is a select line, X1 to X6 are first word lines, and Z1 to Z6 are second lines.
Is the word line. Memory transistor Q ^M i, j and first
Selection transistors Q ^C i, j are paired, and these pairs are connected in series in three pairs, and a second connection is made to this series connection body.
Selection transistors Q ^C K are connected in series to form one group. The memory cell array is obtained by arranging this group in a matrix.

【００２４】図１に示す本実施例では、ソース拡散層
（拡散層２ｂ）およびビット線用コンタクト孔１０とそ
れに連なる拡散層２ａを縦方向に２群で共有するように
折り返しのレイアウト配置になされている。メモリトラ
ンジスタの制御ゲート電極７は行方向に接続されて第１
のワード線Ｘi（i＝１〜６）を、第１の選択トランジス
タのゲート電極１５は行方向に接続されて第２のワード
線Ｚi（i＝１〜６）を、また第２の選択トランジスタの
ゲート電極８は行方向に接続されて選択線Ｃn（n＝１，
２）を構成している。また、第２の選択トランジスタＱ
^CK（K＝１〜４）のドレイン領域（不純物拡散層２ａ）
は列毎にビット線Ｙi（i＝１，２）に接続されており、
一方メモリトランジスタＱ^Mn,3、Ｑ^Mn,6（n＝１，２）
のソース領域（不純物拡散層２ｂ）は共通にソース線に
接続されている。図９〜図１０は、本実施例によるメモ
リトランジスタの書き込み、消去モードにおけるしきい
値の変化を示す図である。本発明では、書き込みとは浮
遊ゲート電極に電子が注入された状態を意味し、「消
去」は浮遊ゲート電極から電子が放出された状態を意味
するものとする。したがって、書き込みが行われた場
合、図９に示すように、しきい値が上昇し、制御ゲート
電極に０Ｖが印加された状態では電流が流れない。逆に
消去が行われた場合は、しきい値が低下し制御ゲート電
極に０Ｖが印加された状態で電流が流れるようになる。
図１０は各モード時におけるメモリトランジスタのしき
い値の時間に対する変化を示す図である。In this embodiment shown in FIG. 1, the source diffusion layer (diffusion layer 2b), the bit line contact hole 10 and the diffusion layer 2a connected to the bit diffusion hole 2a are arranged in a folded layout so as to be shared by two groups in the vertical direction. ing. The control gate electrode 7 of the memory transistor is connected in the row direction
Of the word lines Xi (i = 1 to 6) of the first selection transistor and the gate electrode 15 of the first selection transistor are connected in the row direction to form the second word line Zi (i = 1 to 6). Gate electrodes 8 are connected in the row direction to select lines Cn (n = 1,
2) is composed. Also, the second selection transistor Q
^C K (K = 1 to 4) drain region (impurity diffusion layer 2a)
Is connected to the bit line Yi (i = 1, 2) for each column,
On the other hand, memory transistors Q ^M n, 3, Q ^M n, 6 (n = 1, 2)
The source region (impurity diffusion layer 2b) is commonly connected to the source line. 9 to 10 are diagrams showing changes in the threshold value in the write and erase modes of the memory transistor according to the present embodiment. In the present invention, writing means a state in which electrons are injected into the floating gate electrode, and “erasing” means a state in which electrons are emitted from the floating gate electrode. Therefore, when writing is performed, as shown in FIG. 9, the threshold value rises and no current flows in the state where 0V is applied to the control gate electrode. On the contrary, when erasing is performed, the threshold value is lowered and the current flows in the state where 0V is applied to the control gate electrode.
FIG. 10 is a diagram showing changes in the threshold value of the memory transistor with respect to time in each mode.

【００２５】[0025]

【表３】 [Table 3]

【００２６】次に本実施例装置の動作について説明す
る。表３は、書き込みモードにおいて代表的に示された
メモリトランジスタを選択した場合の各ワード線、ビッ
ト線、選択線、ソース線に印加される電圧値［単位はボ
ルト（Ｖ）］の例である。この例での書き込みはチャネ
ル電流によるホットエレクトロン注入を利用している。
例えばメモリトランジスタＱ^M1,1に書き込みを行う場
合、このトランジスタのドレイン電極にはビット線Ｙ1
より第２の選択トランジスタＱ^C1を介して６Ｖ、制御ゲ
ート電極には第１のワード線Ｘ1より１０Ｖが供給され
る。一方、このメモリトランジスタと対をなす並列に接
続された第１の選択トランジスタＱ^C1,1のゲート電極に
は第２のワード線Ｚ1により０Ｖが供給され、このトラ
ンジスタはオフしている。また、このメモリトランジス
タが属する群の他のメモリトランジスタＱ^M1,2、Ｑ^M1,3
の制御ゲート電極は第１のワード線Ｘ2，Ｘ3によりすべ
て０Ｖに固定されてオフ状態となり、また、他の第１の
選択トランジスタＱ^C1,2、Ｑ^C1,3はそのゲート電極に第
２のワード線Ｚ2，Ｚ3より１０Ｖが供給されオン状態に
なる。したがって、選択されたメモリトランジスタＱ
^M1,1のソース領域は選択トランジスタＱ^C1,2、Ｑ^C1,3を
介して接地電位のソース線に接続される。このときビッ
ト線Ｙ1よりソース線にメモリトランジスタＱ^M1,1を介
して電流が流れ、Ｑ^M1,1のチャネル中にホットエレクト
ロンが発生し浮遊ゲート電極に電子が注入される。選択
された同一群内のメモリトランジスタＱ^M1,2、Ｑ^M1,3は
制御ゲート電極電圧が０Ｖと低くかつソース・ドレイン
電極間に生じる電位差が低いため書き込みを行われな
い。同様に、メモリトランジスタＱ^M1,2に書き込みを行
うときも、第２の選択トランジスタＱ^C1のゲート電極に
１０Ｖを、メモリトランジスタＱ^M1,2の制御ゲート電極
に１０Ｖを印加し、またこのメモリトランジスタと対と
なった第１の選択トランジスタＱ^C1,2のゲート電極に０
Ｖを印加すると共に、同一群内の他のメモリトランジス
タの制御ゲート電極に０Ｖを印加し、他の第１の選択ト
ランジスタのゲート電極に１０Ｖを印加する。メモリト
ランジスタＱ^M1,1、Ｑ^M1,2に書き込みを行う場合、同一
ビット線に接続されている他のメモリトランジスタＱ
^M1,4〜Ｑ^M1,6への誤書き込み、誤消去を防止するため
に、これらのトランジスタおよび第１の選択トランジス
タＱ^C1,4〜Ｑ^C1,6に接続されている第１のワード線Ｘ4
〜Ｘ6、第２のワード線Ｚ4〜Ｚ6および選択線Ｃ2はすべ
て０Ｖに固定される。同一ワード線に接続されているメ
モリトランジスタ、例えばＱ^M1,1とＱ^M2,1とへの選択的
書き込みは、ビット線電圧を選択することによって実現
される。すなわち、Ｑ^M2,1の書き込み時は、ビット線Ｙ
1が０Ｖに固定されてソース・ドレイン間電位差が０Ｖ
となり、書き込みが禁止される。またビット線Ｙ1を開
放状態にすることでもチャネル電流は流れず書き込みは
行われない。次に、消去について説明する。表４に消去
モード時に各ワード線、ビット線、選択線、ソース線に
印加される電圧の例を示す。Next, the operation of the apparatus of this embodiment will be described. Table 3 is an example of the voltage value [unit is volt (V)] applied to each word line, bit line, selection line, and source line when the memory transistor typically shown in the write mode is selected. . The writing in this example uses hot electron injection by channel current.
For example, when writing to the memory transistor Q ^M 1,1, the bit line Y 1 is applied to the drain electrode of this transistor.
Further, 6V is supplied via the second selection transistor Q ^C 1 and 10V is supplied to the control gate electrode from the first word line X 1. On the other hand, 0V is supplied by the second word line Z1 to the gate electrode of the first select transistor Q ^C 1,1 which is connected in parallel with the memory transistor and the transistor is off. Also, the other memory transistors Q ^M 1,2, Q ^M 1,3 of the group to which this memory transistor belongs
Control gate electrodes are all fixed to 0 V by the first word lines X2 and X3 and turned off, and the other first select transistors Q ^C 1,2 and Q ^C 1,3 are connected to their gate electrodes by the first word lines X2 and X3. 10V is supplied from the second word lines Z2 and Z3 to turn on. Therefore, the selected memory transistor Q
A source region of the ^M 1, 1 is selected transistor Q ^C 1, 2, is connected to a source line of ground potential through a Q ^C 1, 3. At this time, a current flows from the bit line Y1 to the source line through the memory transistor Q ^M 1,1, hot electrons are generated in the channel of Q ^M 1,1 and electrons are injected into the floating gate electrode. The selected memory transistors Q ^M 1,2 and Q ^M 1,3 in the same group are not written because the control gate electrode voltage is as low as 0 V and the potential difference between the source and drain electrodes is low. Similarly, when writing to the memory transistor Q ^M 1, 2, the 10V to the second gate electrode of the select transistor Q ^C 1, applied to 10V to the control gate electrode of the memory transistor Q ^M 1, 2, also 0 is applied to the gate electrode of the first selection transistor Q ^C 1,2 paired with this memory transistor.
In addition to applying V, 0V is applied to the control gate electrodes of the other memory transistors in the same group, and 10V is applied to the gate electrodes of the other first select transistors. When writing to the memory transistors Q ^M 1,1 and Q ^M 1,2, other memory transistors Q connected to the same bit line
Erroneous writing to ^{M 1,4~Q M} 1,6, in order to prevent erroneous erasure, the are connected to these transistors and the first select transistor Q ^C 1,4~Q ^C 1,6 1 Word line X4
.About.X6, second word lines Z4 to Z6 and select line C2 are all fixed at 0V. Selective writing to the memory transistors connected to the same word line, for example, Q ^M 1,1 and Q ^M 2,1 is realized by selecting the bit line voltage. That is, when writing to Q ^M 2,1, the bit line Y
1 is fixed to 0V and the potential difference between the source and drain is 0V
Therefore, writing is prohibited. Further, even if the bit line Y1 is opened, the channel current does not flow and writing is not performed. Next, erasing will be described. Table 4 shows examples of voltages applied to each word line, bit line, select line, and source line in the erase mode.

【００２７】[0027]

【表４】 [Table 4]

【００２８】[0028]

【表５】 [Table 5]

【００２９】この例での消去はＦ−Ｎ電子トンネリング
を利用している。すなわち、メモリトランジスタのソー
ス・ドレイン領域の両方またはいずれか一方に２０Ｖの
高電圧を、制御ゲート電極に０Ｖの低電圧を印加して浮
遊ゲート電極からソースまたはドレイン領域に向かう第
１のゲート絶縁膜中の電界を強め、この絶縁膜を介して
のＦ−Ｎトンネリングを生じさせて消去（電子の放出）
を行う。消去は表４，５に示すごとくビット線側からも
ソース線側からも可能である。まず最初にソース側から
消去を行う場合について説明する。一括消去の場合は、
全ての第１のワード線Ｘ1〜Ｘ6に０Ｖ、全ての第２のワ
ード線Ｚ1〜Ｚ6に２０Ｖ、そして選択線Ｃ1，Ｃ2に０Ｖ
を印加する。この結果、全てのメモリトランジスタのソ
ース・ドレイン領域を構成する不純物拡散層は高電位に
保持され、また、その制御ゲート電極は低電位に保持さ
れるので、Ｆ−Ｎトンネリングによる消去が可能にな
る。ワード線を選択して消去をする場合は、選択した第
１のワード線及び選択線Ｃ1，Ｃ2に０Ｖを、他の全ての
第１のワード線及び全ての第２のワード線に２０Ｖを印
加する。この条件の下では選択されたワード線に接続さ
れたメモリトランジスタの浮遊ゲート電極−ソース・ド
レイン領域間の電界は強くなりＦ−Ｎ電子トンネリング
が起きるが、他のメモリトランジスタでは浮遊ゲート電
極部分に強電界が発生することはない。したがって、選
択された第１のワード線に接続されたメモリトランジス
タのデータのみが消去される。ビット線側から消去する
場合は、ソース線を開放状態とし、ビット線Ｙ1、Ｙ2お
よび消去されるトランジスタが接続されている選択線Ｃ
1，Ｃ2に高電圧（２０Ｖ）印加する点を除いて上述の場
合と同様である。次に読み出し時の動作の説明を表６を
参照して行う。選択したメモリトランジスタの制御ゲー
ト電極と、このトランジスタと対をなす第１の選択トラ
ンジスタのゲート電極に０Ｖを印加し、第１の選択トラ
ンジスタのチャネルをオフとして選択したメモリトラン
ジスタのチャネル部のみが電流径路となるようにする。Erasing in this example utilizes FN electron tunneling. That is, a high voltage of 20 V is applied to both or one of the source / drain regions of the memory transistor, and a low voltage of 0 V is applied to the control gate electrode, so that the first gate insulating film extending from the floating gate electrode toward the source or drain region is formed. Erasing (emission of electrons) by strengthening the electric field inside and causing F-N tunneling through this insulating film
I do. Erasing can be performed from the bit line side or the source line side as shown in Tables 4 and 5. First, the case of erasing from the source side will be described. If you want to erase all at once,
0V to all the first word lines X1 to X6, 20V to all the second word lines Z1 to Z6, and 0V to the select lines C1 and C2.
Is applied. As a result, the impurity diffusion layers forming the source / drain regions of all memory transistors are held at a high potential, and the control gate electrodes thereof are held at a low potential, so that erasing by F-N tunneling is possible. . When a word line is selected and erased, 0V is applied to the selected first word line and the selected lines C1 and C2, and 20V is applied to all the other first word lines and all the second word lines. To do. Under this condition, the electric field between the floating gate electrode and the source / drain region of the memory transistor connected to the selected word line becomes strong and FN electron tunneling occurs, but in other memory transistors, the floating gate electrode part No strong electric field is generated. Therefore, only the data in the memory transistor connected to the selected first word line is erased. When erasing from the bit line side, the source line is opened and the select line C to which the bit lines Y1 and Y2 and the transistor to be erased are connected.
The same as the above case except that a high voltage (20 V) is applied to C1 and C2. Next, the read operation will be described with reference to Table 6. 0 V is applied to the control gate electrode of the selected memory transistor and the gate electrode of the first selection transistor that forms a pair with this transistor, and the channel of the first selection transistor is turned off so that only the channel portion of the selected memory transistor has a current. Make it a path.

【００３０】[0030]

【表６】 [Table 6]

【００３１】この選択したメモリトランジスタが属する
群の他の第１の選択トランジスタのゲート電極にはすべ
て５Ｖを印加して、これらのトランジスタがトランスフ
ァーゲートとして、ビット線から選択されたメモリトラ
ンジスタのドレイン領域までの電流径路および選択され
たメモリトランジスタのソース領域からソース線までの
電流径路を形成するようにする。この結果、選択された
メモリトランジスタが書き込み状態であれば、このメモ
リトランジスタによりビット線からソース線への電流径
路は遮断されビット線からソース線への電流流出は起こ
らない。逆に、選択されたメモリトランジスタが消去状
態であれば、このメモリトランジスタは導通しビット線
からの流出電流が現れる。このように選択したメモリト
ランジスタの“書き込み”もしくは“消去”状態がビッ
ト線からの電流の“無”、“有”に対応しているので、
この電流をビット線に接続したセンスアンプで検出して
データの読み出しを行う。尚、非選択メモリトランジス
タの制御ゲート電極には０Ｖないし５Ｖのいずれの電圧
が印加されてもよい。このメモリトランジスタは対にな
っている第１の選択トランジスタの存在により、これら
のメモリトランジスタがトランスファーゲートとして動
作とする必要がなくなっているからである。同様の意味
から本発明によれば、読み出し時において、非選択メモ
リトランジスタが従来例のようにしきい値が高くなりす
ぎた（従来例では過消去状態）ために、誤読み出しの原
因となることがなくなる。選択したメモリトランジスタ
が属している群への第１のワード線、第２のワード線お
よび選択線を除いて他の全てのワード線、選択線は０Ｖ
に固定される。このためビット線からこれらの群を通る
電流径路は遮断される。同一の第１ワード線についての
選択はビット線に印加される電圧の有無によってなされ
るが、これらのトランジスタを並列に読み出す場合、例
えばメモリトランジスタＱ^M1,1、Ｑ^M2,1のデータを同時
に読み出す場合、ビット線Ｙ1とビット線Ｙ2の双方に電
圧を印加し、そしてこれらのビット線のそれぞれに接続
されているセンスアンプにより、それぞれのビット線の
流出電流を検出する。選択線の存在は次のような効果を
与える。第１に、書き込み時に非選択メモリトランジス
タを通じて流れる寄生リーク電流が第２の選択トランジ
スタにより遮断できるので、効率的な書き込みが可能と
なり、書き込みと消去間のしきい値変動幅を広くとるこ
とができるようになる。第２に、ビット線に接続される
拡散層を各トランジスタ群の第２の選択トランジスタの
ドレイン拡散層のみとすることができるため、ビット線
容量を小さくすることができる。尚、上記実施例では、
消去をＦ−Ｎトンネリングによる電子の放出によって行
っていたが本発明における消去方法はこれに限定される
ものではなく、アバランシェブレークダウンや紫外線等
を利用することもできる。図１１は本発明の第２実施例
を示す断面図である。これは図２と同等の断面における
断面図である。本実施例の先の実施例と相違する点は、
第１の選択トランジスタのゲート電極１５がこのトラン
ジスタのソース・ドレイン領域となるｎ型多結晶シリコ
ン膜１３ａとチャネル領域となるｐ型多結晶シリコン膜
１３ｂの下に配置されている点である。この構成によれ
ば、メモリトランジスタの制御ゲート電気欲７からの電
界はゲート電極１５によりシールドされるため第１の選
択トランジスタのチャネル電位が安定に制御されるよう
になる。図１２は本発明の不揮発性半導体記憶装置の第
３実施例を示す平面図、図１３〜図１４はその構造を示
す断面図であり、それぞれ図１２の縦方向断面Ａ−
Ａ’，Ｂ−Ｂ’面に沿って切断された断面としている。
さらに図１５，図１６，図１７，図１８，図１９も同様
に構造を示す断面図で、それぞれ図１２の横方向断面Ｃ
−Ｃ’，Ｄ−Ｄ’，Ｅ−Ｅ’，Ｆ−Ｆ’，Ｇ−Ｇ’面に
沿って切断された断面図である。5V is applied to all the gate electrodes of the other first selection transistors of the group to which the selected memory transistor belongs, and these transistors serve as transfer gates, and the drain region of the memory transistor selected from the bit line is used. And a current path from the source region of the selected memory transistor to the source line. As a result, if the selected memory transistor is in the write state, the current path from the bit line to the source line is blocked by this memory transistor, and the current does not flow from the bit line to the source line. On the contrary, if the selected memory transistor is in the erased state, this memory transistor becomes conductive and the outflow current from the bit line appears. Since the "write" or "erase" state of the memory transistor selected in this way corresponds to "absence" or "presence" of the current from the bit line,
This current is detected by the sense amplifier connected to the bit line to read the data. Any voltage of 0V to 5V may be applied to the control gate electrode of the non-selected memory transistor. This memory transistor does not need to operate as a transfer gate because of the presence of the paired first selection transistor. According to the present invention, from the same meaning, the threshold value of the non-selected memory transistor becomes too high at the time of reading as in the conventional example (overerased state in the conventional example), which may cause erroneous reading. Disappear. All word lines except the first word line, the second word line, and the select line to the group to which the selected memory transistor belongs belong to 0V.
Fixed to. This cuts off the current path from the bit line through these groups. The same first word line is selected depending on the presence / absence of a voltage applied to the bit line, but when these transistors are read in parallel, for example, the data of the memory transistors Q ^M 1,1 and Q ^M 2,1 are read. When reading simultaneously, a voltage is applied to both the bit line Y1 and the bit line Y2, and the outflow current of each bit line is detected by the sense amplifier connected to each of these bit lines. The presence of the selection line has the following effects. First, since the parasitic leakage current flowing through the non-selected memory transistor at the time of writing can be blocked by the second selection transistor, efficient writing can be performed and the threshold variation width between writing and erasing can be widened. Like Second, since the diffusion layer connected to the bit line can be only the drain diffusion layer of the second selection transistor of each transistor group, the bit line capacitance can be reduced. In the above embodiment,
Although erasing was performed by emitting electrons by F-N tunneling, the erasing method in the present invention is not limited to this, and avalanche breakdown, ultraviolet rays, or the like can be used. FIG. 11 is a sectional view showing the second embodiment of the present invention. This is a sectional view in a section equivalent to that of FIG. The difference between this embodiment and the previous embodiment is that
This is that the gate electrode 15 of the first selection transistor is arranged below the n-type polycrystalline silicon film 13a which becomes the source / drain region of this transistor and the p-type polycrystalline silicon film 13b which becomes the channel region. According to this structure, the electric field from the control gate electric power 7 of the memory transistor is shielded by the gate electrode 15, so that the channel potential of the first selection transistor can be stably controlled. 12 is a plan view showing a third embodiment of the non-volatile semiconductor memory device of the present invention, and FIGS. 13 to 14 are sectional views showing the structure thereof.
The cross section is taken along the planes A ′ and BB ′.
Further, FIG. 15, FIG. 16, FIG. 17, FIG. 18, and FIG.
It is sectional drawing cut | disconnected along the -C ', DD', EE ', FF', and GG 'plane.

【００３２】図１２〜図１９において、１は例えば１３
ΩcmのＰ型半導体基板、２ａ，２ｂ，２ｃ，２ｄは例え
ばＡS等のＮ型不純物からなる第１の不純物拡散層、３
は例えば厚さ１５０オングストロームのシリコン酸化膜
からなる第１のメモリトランジスタの第１ゲート絶縁
膜、４は例えばＰ等の不純物を含む多結晶シリコンから
なる厚さ２０００オングストロームの第１のメモリトラ
ンジスタの浮遊ゲート電極、５は例えば厚さ２００オン
グストロームのシリコン酸化膜からなる第１のメモリト
ランジスタの第２ゲート絶縁膜、６は例えばＰ等の不純
物を含む多結晶シリコンからなる厚さ３０００オングス
トロームの第１のメモリトランジスタの制御ゲート電
極、７は例えば厚さ２００オングストロームのシリコン
酸化膜からなる第２の選択用トランジスタのゲート絶縁
膜、８は例えばＰ等の不純物を含む多結晶シリコンから
なる厚さ３０００オングストロームの第２の選択用トラ
ンジスタのゲート電極、９は例えば化学的気相成長法に
よって形成された厚さ２０００オングストロームのシリ
コン酸化膜からなる第１の層間絶縁膜、１０ａは例えば
ＡS等を高濃度に含むＮ型多結晶シリコンからなる厚さ
５００オングストロームの第１のメモリトランジスタ用
の第１の選択用トランジスタの不純物拡散層、１０ｂは
例えばＢ等を高濃度に含むＰ型多結晶シリコンからなる
厚さ５００オングストロームの第１のメモリトランジス
タ用の第１の選択用トランジスタのチャネル領域、１１
は例えば化学的気相成長法によって形成された厚さ２０
０オングストロームのシリコン酸化膜からなる第１のメ
モリトランジスタ用の第１の選択用トランジスタのゲー
ト絶縁膜、１２は例えばＰ等の不純物を含む多結晶シリ
コンからなる厚さ３０００オングストロームの第１のメ
モリトランジスタ用の第１の選択用トランジスタのゲー
ト電極、１３は第１のメモリトランジスタ用の第１の選
択用トランジスタと第２のメモリトランジスタとの絶縁
を行う例えば厚さ５０００オングストロームのＢＰＳＧ
等からなる第２の層間絶縁膜、１４は第２のメモリトラ
ンジスタおよび第２のメモリトランジスタ用の第１の選
択用トランジスタと第２の選択用トランジスタを接続す
る第１のコンタクト孔、１５ａ，１５ｃは例えばＡS等
を高濃度に含むＮ型多結晶シリコンからなる厚さ５００
オングストロームの第２のメモリトランジスタの不純物
拡散層、１５ｂは例えばＢ等を高濃度に含むＰ型多結晶
シリコンからなる厚さ５００オングストロームの第２の
メモリトランジスタのチャネル領域、１６は例えば化学
的気相成長法によって形成された厚さ１５０オングスト
ロームのシリコン酸化膜からなる第２のメモリトランジ
スタの第１ゲート絶縁膜、１７は例えばＰ等の不純物を
含む多結晶シリコンからなる厚さ２０００オングストロ
ームの第２のメモリトランジスタの浮遊ゲート電極、１
８は例えば厚さ２００オングストロームのシリコン酸化
膜からなる第２のメモリトランジスタの第２ゲート絶縁
膜、１９は例えばＰ等の不純物を含む多結晶シリコンか
らなる厚さ３０００オングストロームの第２のメモリト
ランジスタの制御ゲート電極、２０は例えば化学的気相
成長法によって形成された厚さ２０００オングストロー
ムのシリコン酸化膜からなる第３の層間絶縁膜、２１ａ
は例えばＡS等を高濃度に含むＮ型他結晶シリコンから
なる厚さ５００オングストロームの第２のメモリトラン
ジスタ用の第１の選択用トランジスタの不純物拡散層、
２１ｂは例えばＢ等を高濃度に含むＰ型多結晶シリコン
からなる厚さ５００オングストロームの第２のメモリト
ランジスタ用の第１の選択用トランジスタのチャネル領
域、２２は例えば化学的気相成長法によって形成された
厚さ２００オングストロームのシリコン酸化膜からなる
第２のメモリトランジスタ用の第１の選択用トランジス
タの第１の選択用トランジスタのゲート絶縁膜、２３は
例えばＰ等の不純物を含む多結晶シリコンからなる厚さ
３０００オングストロームの第２のメモリトランジスタ
用の第１の選択用トランジスタのゲート電極、２４は金
属配線と各部の絶縁を行う例えば厚さ５０００オングス
トロームのＢＰＳＧ等からなる金属配線層間絶縁膜、２
５はビット線と第２の選択用トランジスタとの接続を行
う第２のコンタクト孔、２６は例えば厚さ１μmのＡl等
からなる金属配線、２７は例えば厚さ７５００オングス
トロームのシリコン酸化膜からなるフィールド絶縁膜で
ある。第２の選択用トランジスタのゲート電極を８は、
セルアレイ内では図１２に示すように各行毎に接続され
ていて選択線となる。また第１のメモリトランジスタの
制御ゲート電極１２と第２のメモリトランジスタの制御
ゲート電極１９はセルアレイ内では図１２に示すように
各行毎に接続されていてそれぞれ電気的に独立した第１
のワード線となる。更に第１のメモリトランジスタ用の
第１の選択用トランジスタのゲート電極１２と第２のメ
モリトランジスタ用の第１の選択用トランジスタのゲー
ト電極２３はセルアレイ内では図１２に示すように各行
毎に接続されていてそれぞれ電気的に独立した第２のワ
ード線となる。またフィールド絶縁膜２７は第１のメモ
リトランジスタの不純物拡散層２ａ，２ｃ，２ｄを列毎
に分離している。12 to 19, 1 is 13 for example.
Ωcm P-type semiconductor substrates, 2a, 2b, 2c and 2d are first impurity diffusion layers made of N-type impurities such as AS, 3
Is a first gate insulating film of the first memory transistor made of, for example, a silicon oxide film having a thickness of 150 angstroms, and 4 is a floating of the first memory transistor having a thickness of 2000 angstroms made of polycrystalline silicon containing impurities such as P. The gate electrode 5 is a second gate insulating film of the first memory transistor made of, for example, a silicon oxide film having a thickness of 200 angstroms, and 6 is the first gate insulating film made of polycrystalline silicon containing impurities such as P and having a thickness of 3000 angstroms. A control gate electrode of the memory transistor, 7 is a gate insulating film of the second selection transistor made of, for example, a silicon oxide film having a thickness of 200 angstroms, and 8 is a film of 3000 angstroms made of polycrystalline silicon containing impurities such as P. Gate electrode of second selection transistor Reference numeral 9 denotes a first interlayer insulating film made of, for example, a silicon oxide film having a thickness of 2000 angstroms formed by chemical vapor deposition, and 10a has a thickness of 500 made of N-type polycrystalline silicon containing, for example, AS in a high concentration. The impurity diffusion layer 10b of the first selection transistor for the first memory transistor of angstrom is formed of P-type polycrystalline silicon containing B or the like in a high concentration, and the impurity diffusion layer for the first memory transistor of 500 angstrom is used. 1 select transistor channel region, 11
Has a thickness of 20 formed by chemical vapor deposition, for example.
The gate insulating film of the first selection transistor for the first memory transistor, which is made of a silicon oxide film of 0 angstrom, 12 is the first memory transistor of a thickness of 3000 angstrom, which is made of polycrystalline silicon containing impurities such as P. And a gate electrode 13 of a first selection transistor for the memory cell, and 13 for insulating the first selection transistor for the first memory transistor from the second memory transistor, for example, a BPSG having a thickness of 5000 angstrom.
And the like, a second interlayer insulating film 14 and the like, 14 is a second memory transistor and a first contact hole for connecting the first selection transistor for the second memory transistor and the second selection transistor, 15a, 15c Is, for example, a thickness of N-type polycrystalline silicon containing AS in a high concentration of 500
An impurity diffusion layer of the second memory transistor of angstrom, 15b is a channel region of the second memory transistor of 500 angstrom in thickness, which is made of P-type polycrystalline silicon containing B in a high concentration, and 16 is a chemical vapor phase, for example. The first gate insulating film of the second memory transistor made of a silicon oxide film having a thickness of 150 angstroms formed by the growth method, and 17 denotes the second gate insulating film made of polycrystalline silicon containing impurities such as P and having a thickness of 2000 angstroms. Floating gate electrode of memory transistor, 1
Reference numeral 8 denotes, for example, a second gate insulating film of the second memory transistor made of a silicon oxide film having a thickness of 200 angstroms, and 19 denotes a second memory transistor having a thickness of 3000 angstroms made of polycrystalline silicon containing impurities such as P. The control gate electrode 20 is a third interlayer insulating film 21a made of, for example, a 2000 Å thick silicon oxide film formed by chemical vapor deposition.
Is an impurity diffusion layer of the first selection transistor for the second memory transistor having a thickness of 500 angstroms, which is made of N-type other crystalline silicon containing high concentration of AS or the like,
Reference numeral 21b denotes a channel region of the first selection transistor for the second memory transistor having a thickness of 500 angstroms, which is made of P-type polycrystalline silicon containing B in a high concentration, and 22 is formed by, for example, a chemical vapor deposition method. The gate insulating film of the first selecting transistor of the first selecting transistor for the second memory transistor, which is made of a silicon oxide film having a thickness of 200 angstroms, is formed of polycrystalline silicon containing impurities such as P. The gate electrode of the first selection transistor for the second memory transistor having a thickness of 3000 angstroms, 24 is a metal wiring interlayer insulating film made of BPSG or the like having a thickness of 5000 angstroms for insulating the metal wiring from each part.
Reference numeral 5 is a second contact hole for connecting the bit line to the second selection transistor, 26 is a metal wiring made of, for example, Al having a thickness of 1 μm, and 27 is a field made of, for example, a silicon oxide film having a thickness of 7500 Å. It is an insulating film. The gate electrode 8 of the second selection transistor is
In the cell array, as shown in FIG. 12, each row is connected and serves as a selection line. The control gate electrode 12 of the first memory transistor and the control gate electrode 19 of the second memory transistor are connected to each row in the cell array as shown in FIG. 12, and are electrically independent of each other.
It becomes the word line of. Further, the gate electrode 12 of the first selection transistor for the first memory transistor and the gate electrode 23 of the first selection transistor for the second memory transistor are connected to each row in the cell array as shown in FIG. And are electrically isolated second word lines. The field insulating film 27 separates the impurity diffusion layers 2a, 2c, 2d of the first memory transistor for each column.

【００３３】本実施例は半導体基板１上に設けられた第
２の選択用トランジスタと、メモリトランジスタとそれ
と並列に接続された第１の選択用トランジスタを複数直
列に接続して構成されるトランジスタ群を複数並列に接
続している。しかも平面的なセル占有面積の増加を防ぐ
ために、第１の選択用トランジスタをメモリトランジス
タの上部に積層して設けられ、かつ複数並列に接続され
たトランジスタ群を２層に積層して設けていることが特
徴である。そのために第１のメモリトランジスタ用の第
１の選択用トランジスタと第２のメモリトランジスタ用
の第１の選択用トランジスタは本実施例では、例えば絶
縁膜上の多結晶シリコンによるソース・ドレイン電極、
チャネル領域およびその上部のゲート絶縁膜１１および
２２、ゲート電極１２および２３から構成されている。
また、それぞれのソース・ドレイン領域、チャネル領域
は列毎に絶縁分離されている。このメモリトランジスタ
とそれと対をなしている第１の選択用トランジスタが複
数直列に接続されたトランジスタ群と第２の選択用トラ
ンジスタとの間には第１のコンタクト孔１４が開孔され
ていて、第２の選択用トランジスタと複数のトランジス
タ群を並列に接続している。更に第２の選択用トランジ
スタと複数のトランジスタ群を並列に接続して構成され
るメモリセルアレイ構成群のドレイン電極には、第２の
コンタクト孔２５が開孔されていて、ビット線となる金
属配線２６が接続されている。また、このメモリセルア
レイ構成群のソース電極は各群で共通に接続されてい
て、ソース拡散層配線２ｂを構成している。This embodiment is a transistor group formed by connecting in series a plurality of second selection transistors provided on the semiconductor substrate 1, a memory transistor and a first selection transistor connected in parallel with the memory transistor. Are connected in parallel. In addition, in order to prevent an increase in the planar cell occupation area, the first selection transistor is provided in a stacked manner on the memory transistor, and a plurality of transistor groups connected in parallel are provided in a stacked manner in two layers. It is a feature. Therefore, in the present embodiment, the first selection transistor for the first memory transistor and the first selection transistor for the second memory transistor are, for example, source / drain electrodes made of polycrystalline silicon on the insulating film,
The channel region and the gate insulating films 11 and 22 above the channel region and the gate electrodes 12 and 23 are formed.
In addition, each source / drain region and channel region are insulated and separated for each column. A first contact hole 14 is formed between the memory transistor and a transistor group in which a plurality of first selection transistors paired with the memory transistor are connected in series, and a second selection transistor. The second selection transistor and a plurality of transistor groups are connected in parallel. Further, a second contact hole 25 is opened in the drain electrode of the memory cell array constituent group configured by connecting the second selecting transistor and a plurality of transistor groups in parallel, and a metal wiring serving as a bit line is formed. 26 is connected. The source electrodes of this memory cell array constituent group are commonly connected to each group, and constitute the source diffusion layer wiring 2b.

【００３４】次に本実施例の動作について図２０の等価
回路を用いて説明する。符号Ｑ^Si，j,K（i＝１〜４，j
＝１〜６，K＝１〜２）は第１の選択用トランジスタで
あり、符号Ｑ^Mi,j,K（i＝１〜４，j＝１〜６，K＝１〜
２）はメモリトランジスタである。メモリトランジスタ
Ｑ^Mi,j,Kと第１の選択用トランジスタＱ^Si,j,Kはそれぞ
れ対をなし、これらの対が３対直列に接続されていて、
例えばＱ^M1,1,1、Ｑ^M1,2,1、Ｑ^M1,3,1とＱ^S1,1,1、Ｑ
^S1,2,1、Ｑ^S1,3,1からなる１つの群をなす。更にこの群
が２つ並列に第２の選択用トランジスタＱ^Ci（i＝１〜
４）にそれぞれ接続されていて、それぞれ１つの複数群
をなす。Next, the operation of this embodiment will be described with reference to the equivalent circuit of FIG. Code Q ^S i, j, K (i = 1 to 4, j
= 1 to 6, K = 1 to 2) are the first selection transistors, and are denoted by Q ^M i, j, K (i = 1 to 4, j = 1 to 6, K = 1 to 1).
2) is a memory transistor. The memory transistor Q ^M i, j, K and the first selection transistor Q ^S i, j, K form a pair, and these pairs are connected in series in three pairs,
For example, Q ^M 1,1,1, Q ^M 1,2,1, Q ^M 1,3,1 and Q ^S 1,1,1, Q
One group consisting of ^S 1,2,1 and Q ^S 1,3,1. Further, two of these groups are connected in parallel to the second selection transistor Q ^C i (i = 1 to 1).
4), each forming a plurality of groups.

【００３５】メモリセルアレイはこの複数群を行列状に
配置して得られる。但し図１２の平面図ではソース拡散
層配線２ｂ及びビット線コンタクト１４を２つの複数群
で共有するように折り返しにレイアウト配置したように
なっている。第１のメモリトランジスタの制御ゲート電
極６は各行毎に第１のワード線Ｘi,1（j＝１〜６）に、
また第２のメモリトランジスタの制御ゲート電極１９は
各行毎に第１のワード線Ｘj,2（j＝１〜６）に接続して
いる。また第１のメモリトランジスタ用の第１の選択用
トランジスタのゲート電極１２は各行毎に第２のワード
線Ｚj,1（j＝１〜６）に、また第２のメモリトランジス
タの制御ゲート電極２３は各行毎に第２のワード線Ｚj,
2（j＝１〜６）に接続している。複数の並列接続してい
るトランジスタ群とそれと接続している第２選択用トラ
ンジスタＱ^Ci（i＝１〜２）で構成されるメモリセルア
レイ構成群のドレイン電極２ａは列毎にビット線Ｙi（i
＝１〜２）に接続されており、一方、ソース電極２ｂは
共通にソース線Ｓに接続されている。更に、第２の選択
用トランジスタのゲート電極８は行毎に接続していて選
択線Ｃi（i＝１〜２）を構成している。さて、表７は書
き込みモードにおける代表的なメモリトランジスタを選
択した場合の各ワード線、各ビット線、各選択線、ソー
ス線のバイアス電位を示す。ここで表中の数値の単位は
いずれもボルト（Ｖ）である。The memory cell array is obtained by arranging the plurality of groups in a matrix. However, in the plan view of FIG. 12, the source diffusion layer wiring 2 b and the bit line contact 14 are arranged in a folded layout so as to be shared by two groups. The control gate electrode 6 of the first memory transistor is connected to the first word line Xi, 1 (j = 1 to 6) for each row,
The control gate electrode 19 of the second memory transistor is connected to the first word line Xj, 2 (j = 1 to 6) for each row. Further, the gate electrode 12 of the first selection transistor for the first memory transistor is connected to the second word line Zj, 1 (j = 1 to 6) for each row, and the control gate electrode 23 of the second memory transistor is used. Is the second word line Zj,
2 (j = 1 to 6). The drain electrode 2a of the memory cell array configuration group including a plurality of transistor groups connected in parallel and the second selection transistor Q ^C i (i = 1 to 2) connected thereto is provided with a bit line Y i ( i
= 1 to 2), while the source electrode 2b is commonly connected to the source line S. Further, the gate electrodes 8 of the second selection transistors are connected for each row to form a selection line Ci (i = 1 to 2). Now, Table 7 shows the bias potentials of the word lines, the bit lines, the selection lines, and the source lines when a typical memory transistor in the write mode is selected. Here, all the units of the numerical values in the table are volts (V).

【００３６】[0036]

【表７】 [Table 7]

【００３７】但し本発明での書き込みとは浮遊ゲート電
極に電子を注入することによって、メモリトランジスタ
のしきい値電圧を増大させることをいう。この例での書
き込みはチャネル電流によるホットエレクトロン注入を
利用している。例えばＱ^M1,1,1を書き込む場合には、第
２の選択用トランジスタＱ^C1のゲート電極に選択線Ｃ1
より１０Ｖを供給する。このときＱ^M1,1,1のドレイン電
極にはビット線Ｙ1より第２の選択用トランジスタＱ^C1
を介して６Ｖ、制御ゲート電極には第１のワード線Ｘ1,
1より１０Ｖが供給される。一方、このメモリトランジ
スタＱ^M1,1,1と対をなし並列に接続された第１の選択用
トランジスタＱ^S1,1,1のゲート電極には、第２のワード
線Ｚ1,1より０Ｖが供給されてこのトランジスタＱ^S1,1,
1はオフする。したがって、このビット線Ｙ1よりドレイ
ン電極に供給された電圧による電流の経路は、メモリト
ランジスタＱ^M1,1,1を通る経路のみとなる。However, writing in the present invention means increasing the threshold voltage of the memory transistor by injecting electrons into the floating gate electrode. The writing in this example uses hot electron injection by channel current. For example, when writing Q ^M 1,1,1 to the gate electrode of the second selection transistor Q ^C 1, the selection line C 1
10V is supplied. At this time, the second selection transistor Q ^C 1 is connected to the drain electrode of Q ^M 1,1,1 from the bit line Y1.
6V via the first word line X1, to the control gate electrode
10V is supplied from 1. On the other hand, the gate electrode of the first selecting transistor Q ^S 1,1,1 which is paired with the memory transistor Q ^M 1,1,1 and connected in parallel has 0 V from the second word line Z 1,1. Is supplied to this transistor Q ^S 1,1,
1 turns off. Therefore, the path of the current due to the voltage supplied from the bit line Y1 to the drain electrode is only the path passing through the memory transistor Q ^M 1,1,1.

【００３８】一方、このメモリトランジスタＱ^M1,1,が
属するトランジスタ群の他の直列に接続されたメモリト
ランジスタＱ^M1,2,1，Ｑ^M1,3,1の制御ゲート電極は第１
のワード線Ｘ1,2，Ｘ1,3によりすべて０Ｖに固定され
る。また他の第１の選択用トランジスタＱ^S1,2,1，Ｑ
^S1,3,1のゲート電極には第２のワード線Ｚ2,1，Ｚ3,1よ
り１０Ｖが供給され、このトランジスタはオンする。よ
って、選択されたメモリトランジスタＱ^M1,1,1のソース
電極はこの選択トランジスタＱ^S1,2,1、Ｑ^S1,3,1を介し
て、接地電位のソース線に接続される。こうしてビット
線Ｙ1からソース線にチャネル電流が流れて、メモリト
ランジスタＱ^M1,1,1のチャネル部にホットエレクトロン
が生じて浮遊ゲート電極に電子が注入される。On the other hand, the control gate electrodes of the other series-connected memory transistors Q ^M 1,2,1, Q ^M 1,3,1 of the transistor group to which this memory transistor Q ^M 1,1, belongs are the first
All are fixed at 0 V by the word lines X1,2, X1,3 of. The other first selection transistors Q ^S 1,2,1, Q
The gate electrode of ^S 1,3,1 is supplied with 10 V from the second word line Z 2,1, Z 3,1, and this transistor is turned on. Therefore, the source electrode of the selected memory transistor Q ^M 1,1,1 is connected to the source line of the ground potential via the selection transistor Q ^S 1,2,1, Q ^S 1,3,1. In this way, a channel current flows from the bit line Y1 to the source line, hot electrons are generated in the channel portion of the memory transistor Q ^M 1,1,1 and electrons are injected into the floating gate electrode.

【００３９】さてこのときこのメモリトランジスタＱ
^M1,1,1が属するトランジスタ群と並列に接続された他の
トランジスタ群に属するメモリトランジスタにおいて
は、Ｑ^M1,1,2、Ｑ^M1,2,2、Ｑ^M1,3,2はそれと対をなして
いる第１の選択用トランジスタＱ^S1,1,2、Ｑ^S1,2,2、Ｑ
^S1,3,2のゲート電極には第２のワード線Ｚ1,2、Ｚ2,2、
Ｚ3,2より０Ｖが供給され、これらのトランジスタはオ
フする。At this time, this memory transistor Q
^In memory transistors belonging to other transistor groups connected in parallel with the transistor group to which ^M 1,1,1 belongs, Q ^M 1,1,2, Q ^M 1,2,2, Q ^M 1,3,2 Is a pair of first selection transistors Q ^S 1,1,2, Q ^S 1,2,2, Q
The gate electrodes of ^S 1,3,2 have second word lines Z 1,2, Z 2,2,
0V is supplied from Z3,2, and these transistors are turned off.

【００４０】まだＱ^M1,1,2、Ｑ^M1,2,2、Ｑ^M1,3,2の制御
ゲート電極には第１のワード線より０Ｖが供給され、こ
れらのメモリトランジスタもオフしているために、これ
ら以上のメモリトランジスタと第１の選択用トランジス
タが属しているトランジスタ群には電流が流れない。つ
まりＱ^M1,1,1の属するトランジスタ群のみに電流が流れ
る。ところで選択された同一群内のメモリトランジスタ
Ｑ^M1,2,1、Ｑ^M1,3,1は制御ゲート電極に供給されている
電圧が０Ｖであり、ソース・ドレイン電極間に電位差が
わずかしか生じないため書き込まれない。同様にメモリ
トランジスタＱ^M1,2,1を書き込むときは、第２の選択用
トランジスタのゲート電極に選択線Ｙ1より６Ｖを供給
し、同一群内の他のメモリトランジスタＱ^M1,1,1、Ｑ
^M1,3,1の制御ゲート電極に第１のワード線Ｘ1,1、Ｘ3,1
より０Ｖを供給し、他の第１の選択用トランジスタＱ
^S1,1,1、Ｑ^S1,3,1のゲート電極に第２のワード線Ｚ1，
Ｚ3より１０Ｖを供給し、この選択されたメモリトラン
ジスタＱ^M1,2,1と対をなしている第１の選択用トランジ
スタＱ^S1,2,1のゲート電極に、第２のワード線Ｚ2,1よ
り０Ｖを供給する。このようにすれば、選択されたメモ
リトランジスタＱ^M1,2,1と対をなす第１の選択用トラン
ジスタＱ^S1,2,1は、このメモリトランジスタをバイパス
する経路を遮断し、他の第１の選択用トランジスタＱ
^S1,1,1、Ｑ^S1,3,1は非選択メモリトランジスタＱ^M1,1,
1、Ｑ^M1,3,1をバイパスする経路を形成するので選択さ
れたメモリトランジスタＱ^M1,2,1のみにソース・ドレイ
ン間にチャネル電流が流れる。こうして、チャネル部に
ポートエレクトロンが生じ、選択されたメモリトランジ
スタＱ^M1,2,1の浮遊ゲートに電子が注入される。このと
き、第１の選択用トランジスタＱ^S1,1,1、Ｑ^S1,3,1はビ
ット線Ｙ1からソース線Ｓの間のトランスファーゲート
として働く。Ｑ^M3,5,1で代表される同一ビット線Ｙ1に
接続されている他のメモリトランジスタ群の誤書き込
み、誤消去を防止するために、他のトランジスタ群に接
続されている第１のワード線Ｘ4，1〜Ｘ6，1、Ｘ4，2〜
Ｘ6，2、第２のワード線Ｚ4，1〜Ｚ6，1、Ｚ4，2〜Ｚ
6，2及び選択線Ｃ2はすべて０Ｖに固定される。このた
めメモリトランジスタＱ^M3,4,1、Ｑ^M3,5,1、Ｑ^M3,6,1お
よびＱ^M3,4,2、Ｑ^M3,5,2、Ｑ^M3,6,2を通るチャネル電流
は生じず書き込みが起きない。同一ワード線に接続され
ているメモリトランジスタ、例えばＱ^M1,1,1とＱ^M2,1,1
の選択書き込みは、ビット線電圧によって実現される。
すなわち、Ｑ^M2,1,1の書き込み時はビット線Ｙ1を０Ｖ
にすることによってＱ^M1,1,1のソース・ドレイン電位差
を０Ｖにすれば書き込みは行われない。またビット線Ｙ
1を開放状態にしても同様にチャネル電流は流れないの
で書き込みは行われない。続いて消去モードについて説
明する。表８〜表９に消去状態の各ビット線、各ワード
線、ソース線の電位の例を示す。表中の単位はいずれも
ボルト（Ｖ）である。ここで本発明の消去とは浮遊ゲー
ト電極から電子を放出し、メモリトランジスタのしきい
値電圧を減少させることをいう。[0040] yet ^{Q M 1,1,2, Q M 1,2,2,} 0V is supplied from the first word line to the control gate electrode of Q ^M l, 3,2, these memory transistors is also off Therefore, no current flows in the transistor group to which the above memory transistors and the first selecting transistor belong. That is, the current flows only in the transistor group to which Q ^M 1,1,1 belongs. In the selected memory transistors Q ^M 1,2,1 and Q ^M 1,3,1 in the same group, the voltage supplied to the control gate electrode is 0 V, and the potential difference between the source and drain electrodes is small. Not written because it does not occur. Similarly, when writing to the memory transistor Q ^M 1,2,1, 6 V is supplied from the selection line Y1 to the gate electrode of the second selection transistor, and the other memory transistor Q ^M 1,1,1 in the same group is supplied. , Q
First word line X1,1 to the control gate electrode of the ^M 1,3,1, X3,1
From the other first selection transistor Q
The gate electrodes of ^S 1,1,1 and Q ^S 1,3,1 have a second word line Z 1,
The second word line Z2 is supplied to the gate electrode of the first selection transistor Q ^S 1,2,1 which supplies 10 V from Z3 and which is paired with the selected memory transistor Q ^M 1,2,1. , 0V is supplied from 1. In this way, the first selection transistor Q ^S 1,2,1 paired with the selected memory transistor Q ^M 1,2,1 blocks the path bypassing this memory transistor and First selection transistor Q
^S 1,1,1 and Q ^S 1,3,1 are non-selected memory transistors Q ^M 1,1,
Since a path that bypasses 1, Q ^M 1,3,1 is formed, a channel current flows between the source and drain of only the selected memory transistor Q ^M 1,2,1. Thus, port electrons are generated in the channel portion, and electrons are injected into the floating gate of the selected memory transistor Q ^M 1,2,1. At this time, the first selection transistors Q ^S 1,1,1 and Q ^S 1,3,1 function as transfer gates between the bit line Y 1 and the source line S. The first word connected to another transistor group in order to prevent erroneous writing and erasing of another memory transistor group connected to the same bit line Y1 represented by Q ^M 3,5,1 Line X4,1 ~ X6,1, X4,2 ~
X6,2, second word line Z4,1 to Z6,1, Z4,2 to Z
6, 2 and the selection line C2 are all fixed at 0V. Therefore, the memory transistors Q ^M 3,4,1, Q ^M 3,5,1, Q ^M 3,6,1 and Q ^M 3,4,2, Q ^M 3,5,2, Q ^M 3,6, No channel current through 2 occurs and no writing occurs. Memory transistors connected to the same word line, such as Q ^M 1,1,1 and Q ^M 2,1,1
The selective writing of is realized by the bit line voltage.
That is, the bit line Y1 is set to 0 V when writing Q ^M 2,1,1.
Therefore, if the source-drain potential difference of Q ^M 1,1,1 is set to 0 V, writing is not performed. Bit line Y
Similarly, even if 1 is opened, no channel current flows, so writing is not performed. Next, the erase mode will be described. Tables 8 to 9 show examples of potentials of each bit line, each word line, and source line in the erased state. All the units in the table are volts (V). Here, erasing in the present invention means that electrons are emitted from the floating gate electrode to reduce the threshold voltage of the memory transistor.

【００４１】[0041]

【表８】 [Table 8]

【００４２】[0042]

【表９】 [Table 9]

【００４３】この例での消去はＦ−Ｎ電子トンネリング
を利用している。これは、ソース・ドレイン領域もしく
はどちらか一方に、例えば２０Ｖ等の高電圧を、制御ゲ
ート電極に例えば０Ｖ等の低電圧を印加した場合、浮遊
ゲート電極からソースまたはドレイン領域に向かう第１
ゲート絶縁膜中の電界が強くなり、第１ゲート絶縁膜を
介してＦ−Ｎ電子トンネリング現象が起こり電子の放出
が起こる性質を利用している。消去については表８〜表
９に示すようにビット線側からもソース線側からも可能
である。まず最初にソース側から消去を行う場合につい
て説明する。一括消去の場合は、メモリトランジスタの
選択性がなく、全くの第１のワード線Ｘ1，1〜Ｘ6，1、
Ｘ1，2〜Ｘ6，2を０Ｖに、全ての第２のワード線Ｚ1，1
〜Ｚ6，1、Ｚ1，2〜Ｚ6，2を２０Ｖに、全ての選択線Ｃ
1，Ｃ2を０Ｖにする。このとき、全てのメモリトランジ
スタＱ^Mi,j,K（i＝１〜４、j＝１〜６、K＝１〜２）の
ソース線側の、付随的にはドレイン電極側の不純物拡散
層電位は高電位になるので浮遊ゲート電極から電子が放
出されて消去される。Erasing in this example utilizes FN electron tunneling. This is because when a high voltage such as 20 V is applied to the source / drain region or one of them and a low voltage such as 0 V is applied to the control gate electrode, the first voltage is from the floating gate electrode toward the source or drain region.
This utilizes the property that the electric field in the gate insulating film becomes strong and the FN electron tunneling phenomenon occurs through the first gate insulating film to cause the emission of electrons. Erasure can be performed from the bit line side or the source line side as shown in Tables 8 to 9. First, the case of erasing from the source side will be described. In the case of batch erasing, there is no memory transistor selectivity, and the first word lines X1,1 to X6,1,
X1,2 to X6,2 are set to 0V, all the second word lines Z1,1
~ Z6,1, Z1,2 ~ Z6,2 to 20V, all select lines C
1. Set C2 to 0V. At this time, the impurity diffusion layer on the source line side of all the memory transistors Q ^M i, j, K (i = 1 to 4, j = 1 to 6, K = 1 to 2) and incidentally on the drain electrode side. Since the potential becomes high, electrons are emitted from the floating gate electrode and erased.

【００４４】ワード線を選択して消去する場合は、選択
した第１のワード線のみを０Ｖにして、他の全ての第１
のワード線および全てのワード線を２０Ｖにする。ま
た、選択線Ｃ1，Ｃ2は０Ｖにし、ビット線Ｙ1，Ｙ2から
各トランジスタ群を切り離す。ソース線には２０Ｖの高
電圧を印加してあるので、この結果、選択されたワード
線以外では浮遊ゲート電極とソース・ドレイン電極間で
の電界が小さくなるのでＦ−Ｎ電子トンネリング現象が
起きないので消去されない。このようにして選択された
第１のワード線に接続されたメモリトランジスタのみが
消去される。ビット線側から消去する場合は、その電圧
が印加される不純物拡散層がソース領域からドレイン領
域に入れかわるだけで、その他の前述した動作と同様に
なる。図２１と図２２はこれらの書き込み・消去モード
におけるメモリトランジスタのしきい値電圧の変化を示
している。図２１に示されているように、書き込みが行
われた場合、しきい値電圧は浮遊ゲート電極に電子が注
入されることにより上昇する。これより例えば制御ゲー
ト電極に０Ｖが印加されてもチャネル電流は流れない。
反対に消去が行われた場合、しきい値電圧は浮遊ゲート
電極から電子が放出されることにより減少する。これに
より例えば制御ゲート電極に０Ｖが印加されてもチャネ
ル電流が流れる。図２２はメモリトランジスタのしきい
値電圧の時間に対する変動を示している。尚、ここで消
去とは電気的に行う方法のみ説明しているが、例えば紫
外線照射による一括消去でもよい。続いて読み出しモー
ドの説明を表１０を参照して行う。表中の単位はいずれ
もボルト（Ｖ）である。When a word line is selected and erased, only the selected first word line is set to 0 V and all other first word lines are set.
20V and all word lines are set to 20V. Further, the selection lines C1 and C2 are set to 0V, and the respective transistor groups are separated from the bit lines Y1 and Y2. Since a high voltage of 20 V is applied to the source line, as a result, the electric field between the floating gate electrode and the source / drain electrode is reduced except for the selected word line, so that the FN electron tunneling phenomenon does not occur. So it is not erased. Only the memory transistor connected to the first word line selected in this way is erased. In the case of erasing from the bit line side, the operation is the same as the other operations described above, except that the impurity diffusion layer to which the voltage is applied is replaced from the source region to the drain region. 21 and 22 show changes in the threshold voltage of the memory transistor in these write / erase modes. As shown in FIG. 21, when writing is performed, the threshold voltage rises by injecting electrons into the floating gate electrode. Therefore, even if 0V is applied to the control gate electrode, the channel current does not flow.
On the other hand, when erasing is performed, the threshold voltage decreases due to the emission of electrons from the floating gate electrode. As a result, the channel current flows even if 0V is applied to the control gate electrode. FIG. 22 shows the change over time of the threshold voltage of the memory transistor. It should be noted that here, only the electrically erasing is described as the erasing, but it is also possible to collectively erasing by irradiating ultraviolet rays. Next, the read mode will be described with reference to Table 10. All the units in the table are volts (V).

【００４５】[0045]

【表１０】 [Table 10]

【００４６】ここではＱ^M1,1,1を選択されたメモリトラ
ンジスタとして説明する。選択されたメモリトランジス
タＱ^M1,1,1の制御ゲート電極に第１のワード線Ｘ1，1よ
り０Ｖを、またＱ^M1,1,1と対をなしている第１の選択用
トランジスタＱ^S1,1,1のゲート電極に第２のワード線Ｚ
1より０Ｖを印加したＱ^S1,1,1のチャネルをオフし、Ｑ^M
1,1,1のチャネル部のみを電流経路とする。また、この
選択されたメモリトランジスタＱ^M1,1,1が属するトラン
ジスタ群の他の第１の選択用トランジスタＱ^S1,2,1、Ｑ
^S1,3,1のゲート電極をすべて５Ｖにしてオン状態にし、
トランスファーゲートとしてビット線Ｙ1から選択され
たメモリトランジスタＱ^M1,1,1のドレイン電極までの電
流経路および選択されたメモリトランジスタＱ^M1,1,1か
らソース線Ｓまでの電流経路を作る。さてこの時Ｑ^M1,
1,1が属するトランジスタ群と並列に接続されている別
のトランジスタ群に属するメモリトランジスタＱ^M1,1,
2、Ｑ^M1,2,2、Ｑ^M1,3,2の制御ゲート電極およびそれら
と対をなしている第１の選択用トランジスタＱ^S1,1,2、
Ｑ^S1,2,2、Ｑ^S1,3,2のゲート電極にはそれぞれのワード
線Ｘ1，2、Ｘ2，2、Ｘ3，2、Ｘ3，2、Ｚ1，2、Ｚ2，2、
Ｚ3，2より０Ｖが供給されてオフ状態にし、このトラン
ジスタ群にチャネル電流が流れないようにする。初めに
説明がなかったが、選択されたメモリトランジスタはＱ
^M1,1,1であるため、第２の選択用トランジスタＱ^C1のゲ
ート電極には選択線Ｃ1より５Ｖを供給されてオンして
いる。この結果、選択されたメモリトランジスタＱ^M1,
1,1が書き込み状態でしきい値電圧が０Ｖ以上であれ
ば、選択されたメモリトランジスタＱ^M1,1,1の制御ゲー
ト電極の電位は０Ｖとなっているので、このメモリトラ
ンジスタＱ^M1,1,1によって、ビット線Ｙ1からソース線
Ｓへの電流経路は遮断され電流が流れない。反対に選択
されたメモリトランジスタＱ^M1,1,1が消去状態でしきい
値電圧が０Ｖ以下であれば、Ｑ^M1,1,1を介してビット線
Ｙ1からソース線Ｓに電流が流れる。このように選択し
たメモリトランジスタの消去、書き込みの状態がビット
線からの電流のそれぞれ“有”、“無”に対応してい
て、この電流をビット線に接続したセンスアンプ等で検
出することによって、データ“０”、“１”に対応させ
て情報を記憶する。さて、ここで非選択メモリトランジ
スタの制御ゲート電極は０Ｖでも５Ｖでもよい。なぜな
ら、このメモリトランジスタは対になっている第１の選
択用トランジスタの存在によって、トランスファーゲー
トとしての働きをする必要がないからである。また本発
明では読み出し時の非選択メモリトランジスタのしきい
値電圧も同様の意味から、どの様な値であってもよい。
要するに第１の選択用トランジスタのしきい値電圧が第
２のワード線に印加された電圧よりも低ければ、この第
１の選択用トランジスタがトランスファーゲートとして
働き、本装置の読み出し機能が動作するのである。選択
されたメモリトランジスタが属していないトランジスタ
群の第１のワード線と第２のワード線及び選択線はすべ
て１０Ｖに固定される。このため、ビット線からこのト
ランジスタ群を通る電流経路は遮断される。このため他
のトランジスタ群の全てのメモリトランジスタのしきい
値電圧が０Ｖ以下であっても動作に影響がない。前述し
た読み出しモードの他に、同一の第１のワード線に接続
されるメモリトランジスタを並列に読み出すことも可能
である。例えばＱ^M1,1,1とＱ^M2,1,1を同時に読み出すこ
とで代表される。つまりビット線Ｙ1とビット線Ｙ2を別
々のセンスアンプに接続して、それぞれの電流に応じて
データを出力すればよい。ところで選択線の存在は次の
ような効果を与える。第１に書き込み時に非選択メモリ
トランジスタを通して流れる寄生リーク電力が第２の選
択用トランジスタによって遮断できるために、効率的な
書き込みが可能になる。この結果、書き込み時と消去時
のメモリトランジスタのしきい値電圧の変動幅を広く設
定できる。第２にビット線に接続される不純物拡散層を
各トランジスタ群の第２選択用トランジスタのドレイン
拡散層のみとすることができるので、ビット線容量を小
さくすることができる。図２３は本発明の第４実施例を
示している。これは図１３に対応する構造の断面図を示
している。第３実施例との違いは、第１のメモリトラン
ジスタ用の第１の選択用トランジスタと第２のメモリト
ランジスタおよび第２のメモリトランジスタ用の第１の
選択用トランジスタの多結晶シリコン上に設けられた不
純物拡散層１０ａ,１５ａ，１５ｃ，２１ａのそれぞれ
表面上を例えばＴiＳi₂等の金属層を形成しサリサイド
層３７としているところである。このようにすると、多
結晶シリコン上に設けられた不純物拡散層の層抵抗が低
くなるために、メモリトランジスタは書き込み時に拡散
層抵抗による書き込み電圧の低下を招かず十分高速にま
た、十分大きな書き込みシフト量が得られる。さらに選
択トランジスタは十分な高速動作を可能とする。他の構
成は第３実施例と同様であり、駆動法、機能等は何ら変
わらない。Here, Q ^M 1,1,1 will be described as a selected memory transistor. The control gate electrode of the selected memory transistor Q ^M 1,1,1 is 0 V from the first word line X 1,1, and the first selection transistor Q is paired with Q ^M 1,1,1. Second word line Z on the gate electrode of ^S 1,1,1
Turn off the channel of Q ^S 1,1,1 to which 0 V is applied from 1 and turn on Q ^M
Only the 1,1,1 channel part is the current path. Further, the other first selection transistors Q ^S 1,2,1, Q of the transistor group to which the selected memory transistor Q ^M 1,1,1 belongs.
Set all gate electrodes of ^S 1,3,1 to 5 V to turn them on,
Transfer gates make a current path from the memory transistor Q ^M 1, 1, 1, which is the current path and selected to the drain electrode of the memory transistor Q ^M 1, 1, 1, which is selected from the bit line Y1 to the source line S as. Now at this time Q ^M 1,
A memory transistor Q ^M 1,1, which belongs to another transistor group connected in parallel with the transistor group to which 1,1 belongs
2, control gate electrodes of Q ^M 1,2,2, Q ^M 1,3,2 and first selection transistors Q ^S 1,1,2 paired therewith,
The gate electrodes of Q ^S 1,2,2 and Q ^S 1,3,2 have respective word lines X1,2, X2,2, X3,2, X3,2, Z1,2, Z2,2,
0V is supplied from Z3,2 to turn it off so that no channel current flows through this transistor group. Although not explained at the beginning, the selected memory transistor is Q
^Since it is ^M 1,1,1, the gate electrode of the second selection transistor Q ^C 1 is supplied with 5 V from the selection line ^C 1 and is turned on. As a result, the selected memory transistor Q ^M 1,
If 1,1 is in the written state and the threshold voltage is 0 V or more, the potential of the control gate electrode of the selected memory transistor Q ^M 1,1,1 is 0 V, so that this memory transistor Q ^M 1 , 1, 1, the current path from the bit line Y1 to the source line S is cut off and no current flows. On the contrary, if the selected memory transistor Q ^M 1,1,1 is in the erased state and the threshold voltage is 0 V or less, a current flows from the bit line Y 1 to the source line S via Q ^M 1,1,1. . The erasing and writing states of the selected memory transistor correspond to “present” and “absent” of the current from the bit line, respectively. By detecting this current with a sense amplifier connected to the bit line, , Information is stored in association with data “0” and data “1”. Now, the control gate electrode of the non-selected memory transistor may be 0V or 5V. This is because this memory transistor does not have to function as a transfer gate due to the presence of the pair of first selecting transistors. Further, in the present invention, the threshold voltage of the non-selected memory transistor at the time of reading may be any value from the same meaning.
In short, if the threshold voltage of the first selection transistor is lower than the voltage applied to the second word line, the first selection transistor acts as a transfer gate and the read function of the device operates. is there. The first word line, the second word line and the select line of the transistor group to which the selected memory transistor does not belong are fixed at 10V. Therefore, the current path from the bit line to the transistor group is cut off. Therefore, even if the threshold voltage of all the memory transistors in the other transistor groups is 0 V or less, the operation is not affected. In addition to the read mode described above, it is also possible to read the memory transistors connected to the same first word line in parallel. For example, it is represented by simultaneously reading out Q ^M 1,1,1 and Q ^M 2,1,1. That is, the bit line Y1 and the bit line Y2 may be connected to different sense amplifiers and data may be output according to the respective currents. By the way, the presence of the selection line gives the following effects. First, since the parasitic leakage power flowing through the non-selected memory transistor at the time of writing can be blocked by the second selecting transistor, efficient writing becomes possible. As a result, the variation width of the threshold voltage of the memory transistor during writing and erasing can be set wide. Second, since the impurity diffusion layer connected to the bit line can be only the drain diffusion layer of the second selection transistor of each transistor group, the bit line capacitance can be reduced. FIG. 23 shows a fourth embodiment of the present invention. This shows a cross-sectional view of the structure corresponding to FIG. The difference from the third embodiment is that the first selection transistor for the first memory transistor, the second memory transistor, and the first selection transistor for the second memory transistor are provided on the polycrystalline silicon. A metal layer of, for example, TiSi ₂ is formed on the surface of each of the impurity diffusion layers 10a, 15a, 15c, and 21a to form a salicide layer 37. By doing so, the layer resistance of the impurity diffusion layer provided on the polycrystalline silicon becomes low, so that the memory transistor does not cause a decrease in the write voltage due to the resistance of the diffusion layer at the time of writing, and the memory transistor is sufficiently fast and has a sufficiently large write shift. The amount is obtained. Furthermore, the select transistor enables a sufficiently high speed operation. The other structure is the same as that of the third embodiment, and the driving method, the function and the like are not changed at all.

【００４７】[0047]

【発明の効果】以上説明してきたように、本願第１発明
によるとメモリトランジスタと第１の選択用トランジス
タが並列に接続されて１つのメモリセルを構成し、更に
このメモリセルが複数直列に接続されていて、かつこの
メモリトランジスタ及び第１の選択用トランジスタの対
群とビット線との間に第２の選択用トランジスタが設け
られている。これらのことより以下に述べるような効果
がある。 （１）選択的書き込み時において中間電位を設定する必
要がなく、２つの値の電圧設定でよい。したがって、周
辺回路、制御回路の設計が容易である。 （２）過書き込み、過消去の問題を起こさない。これは
メモリトランジスタのしきい値電圧の変動に上限・下限
の制限がないことを意味する。このため、書き込み・消
去時のメモリトランジスタのしきい値電圧の変動差が大
きくとれる。したがって、周辺回路、特に書き込み系の
制御回路の設計が単純でかつ容易である。また、メモリ
トランジスタ製造時の変動要因による書き込み特性の差
が生じても、許容範囲が広いので高い製造歩留りを有す
る。 （３）書き込みにホットエレクトロン注入を使用するこ
とが可能である。このため消去時に比べて、書き込み時
の非選択メモリトランジスタの第１ゲート絶縁膜中の電
界を小さくすることができる。このため書き込み時に同
一ワード線に接続された非選択メモリトランジスタの誤
書き込みを容易に防止することができる。また書き込み
後のメモリトランジスタのしきい値電圧も制御ゲート電
極の電圧を例えば０Ｖ等の低電圧で行うことができるた
め、書き込み時の制御ゲート電極の電圧が低く、第１の
ワード線を駆動するデコーダには高耐圧の接合を有する
高耐圧トランジスタを使用する必要がなくなり、デコー
ダの設計が容易になる。 （４）書き込みをＦ−Ｎ電子トンネリングで行う必要が
なく、かつ消去をＦ−Ｎ電子トンネリングで行うこと以
外、アバランシェブレークダウンや紫外線照射で行うこ
とも可能であることから、メモリトランジスタの第１ゲ
ート絶縁膜に例えば１３０オングストロームなどの比較
的厚いシリコン酸化膜を使用することも可能である。こ
のためメモリトランジスタの第１ゲート絶縁膜の製造時
の制御が容易でかつ製造歩留りも高い。 （５）書き込み時のドレイン電圧が低く、第１ゲート絶
縁膜中の電界が弱いので、既書き込みデータに対する書
き込み時の誤消去もおきにくい。このため、直列に接続
されたメモリトランジスタ群のうちの書き込み順序に制
限がない。このため周辺回路の設計が容易である。 （６）ワード線消去、ワード書き込みが可能である。つ
まり特定のワード線の情報のみを書き換えることができ
る。そのため全ビット消去、全ビット書き込みを行わな
いで記憶データの更新が可能である。これは、プログラ
ム時間の大幅な短縮ができ、随時蓄積データのプログラ
ム記憶に対し適している。また、本願第２の発明による
と、各メモリトランジスタの上部にそれと対をなしてい
る第１の選択用トランジスタが積層して設けられている
ために、セル占有面積は従来と同等である。更に各メモ
リセル群のソース側に選択トランジスタが必要なく、セ
ルアレイを構成した場合のアレイ面積は小さくなる。こ
のため従来の装置よりも小さく製造できる。更に、本願
第３の発明によると、各第２の選択用トランジスタに複
数のメモリセル群が並列に接続され、しかも各メモリセ
ル群がそれぞれ積層されて設けられているために、飛躍
的な高集積化を可能とする。As described above, according to the first invention of the present application, the memory transistor and the first selecting transistor are connected in parallel to form one memory cell, and a plurality of the memory cells are connected in series. A second selection transistor is provided between the bit line and the pair group of the memory transistor and the first selection transistor. From these things, there are the following effects. (1) It is not necessary to set the intermediate potential at the time of selective writing, and voltage settings of two values are sufficient. Therefore, the peripheral circuit and the control circuit can be easily designed. (2) The problem of overwriting and overerasing does not occur. This means that there is no upper or lower limit on the variation of the threshold voltage of the memory transistor. Therefore, a large variation difference in threshold voltage of the memory transistor during writing / erasing can be obtained. Therefore, the design of the peripheral circuit, especially the control circuit of the write system is simple and easy. Further, even if there is a difference in the writing characteristics due to a variation factor at the time of manufacturing the memory transistor, the allowable range is wide, so that the manufacturing yield is high. (3) It is possible to use hot electron injection for writing. Therefore, the electric field in the first gate insulating film of the non-selected memory transistor at the time of writing can be made smaller than that at the time of erasing. Therefore, it is possible to easily prevent erroneous writing of non-selected memory transistors connected to the same word line during writing. Further, since the threshold voltage of the memory transistor after writing can be set to a low voltage such as 0 V for the control gate electrode, the voltage of the control gate electrode at the time of writing is low and the first word line is driven. It is not necessary to use a high breakdown voltage transistor having a high breakdown voltage junction in the decoder, which facilitates the decoder design. (4) Since it is not necessary to perform writing by F-N electron tunneling, and erasing can be performed by avalanche breakdown or ultraviolet irradiation in addition to F-N electron tunneling, the first memory transistor It is also possible to use a relatively thick silicon oxide film having a thickness of, for example, 130 Å for the gate insulating film. Therefore, the control at the time of manufacturing the first gate insulating film of the memory transistor is easy and the manufacturing yield is high. (5) Since the drain voltage at the time of writing is low and the electric field in the first gate insulating film is weak, erroneous erasing of already-written data at the time of writing is unlikely to occur. Therefore, there is no limitation on the writing order among the memory transistor groups connected in series. Therefore, the peripheral circuit can be easily designed. (6) Word line erase and word write are possible. That is, only the information of a specific word line can be rewritten. Therefore, the stored data can be updated without erasing all bits and writing all bits. This can significantly reduce the program time and is suitable for storing the stored data in the program at any time. Further, according to the second invention of the present application, the cell occupying area is the same as that of the conventional one because the first selection transistor paired with the memory transistor is provided on the upper side of each memory transistor. Furthermore, since the selection transistor is not required on the source side of each memory cell group, the array area when the cell array is formed is small. Therefore, the device can be manufactured smaller than the conventional device. Further, according to the third invention of the present application, a plurality of memory cell groups are connected in parallel to each second selection transistor, and further, each memory cell group is provided in a stacked manner, which is a dramatic improvement. Enables integration.

【図面の簡単な説明】[Brief description of drawings]

【図１】本願発明の第１実施例を示す平面図である。FIG. 1 is a plan view showing a first embodiment of the present invention.

【図２】図１のＡ−Ａ’矢視断面図である。FIG. 2 is a sectional view taken along the line A-A ′ in FIG.

【図３】図１のＢ−Ｂ’矢視断面図である。FIG. 3 is a sectional view taken along the line B-B ′ of FIG.

【図４】図１のＣ−Ｃ’矢視断面図である。FIG. 4 is a sectional view taken along the line C-C ′ of FIG.

【図５】図１のＤ−Ｄ’矢視断面図である。5 is a cross-sectional view taken along the line D-D 'of FIG.

【図６】図１のＥ−Ｅ’矢視断面図である。FIG. 6 is a sectional view taken along the line E-E ′ of FIG.

【図７】図１のＦ−Ｆ’矢視断面図である。7 is a sectional view taken along the line F-F ′ of FIG.

【図８】第１実施例の等価回路図である。FIG. 8 is an equivalent circuit diagram of the first embodiment.

【図９】第１実施例のメモリトランジスタの消去状態と
書き込み状態における電圧−電流特性を示すグラフであ
る。FIG. 9 is a graph showing voltage-current characteristics in the erased state and the written state of the memory transistor of the first example.

【図１０】第１実施例のメモリトランジスタのしきい値
の経年変化を示すグラフである。FIG. 10 is a graph showing the change over time in the threshold value of the memory transistor of the first example.

【図１１】本願発明の第２実施例を示す断面図である。FIG. 11 is a sectional view showing a second embodiment of the present invention.

【図１２】本願発明の第３実施例を示す平面図である。FIG. 12 is a plan view showing a third embodiment of the present invention.

【図１３】図１２のＡ−Ａ’矢視断面図である。13 is a cross-sectional view taken along the line A-A ′ of FIG.

【図１４】図１２のＢ−Ｂ’矢視断面図である。14 is a sectional view taken along the line B-B ′ of FIG.

【図１５】図１２のＣ−Ｃ’矢視断面図である。15 is a sectional view taken along the line C-C ′ of FIG.

【図１６】図１２のＤ−Ｄ’矢視断面図である。16 is a cross-sectional view taken along the line D-D ′ of FIG.

【図１７】図１２のＥ−Ｅ’矢視断面図である。17 is a cross-sectional view taken along the line E-E ′ of FIG.

【図１８】図１２のＦ−Ｆ’矢視断面図である。FIG. 18 is a cross-sectional view taken along the arrow F-F ′ of FIG.

【図１９】図１２のＧ−Ｇ’矢視断面図である。FIG. 19 is a sectional view taken along the line G-G ′ in FIG. 12.

【図２０】第３実施例の等価回路図である。FIG. 20 is an equivalent circuit diagram of the third embodiment.

【図２１】第３実施例のメモリトランジスタの消去状態
と書き込み状態における電圧−電流特性を示すグラフで
ある。FIG. 21 is a graph showing voltage-current characteristics in the erased state and the written state of the memory transistor of the third example.

【図２２】第３実施例のメモリトランジスタのしきい値
の経年変化を示すグラフである。FIG. 22 is a graph showing the change over time in the threshold value of the memory transistor of the third example.

【図２３】本願発明の第４実施例を示す断面図である。FIG. 23 is a sectional view showing a fourth embodiment of the present invention.

【図２４】従来例を示す等価回路図である。FIG. 24 is an equivalent circuit diagram showing a conventional example.

【図２５】従来例の一部を示す平面図である。FIG. 25 is a plan view showing a part of a conventional example.

【図２６】図２５のＡ−Ａ’矢視断面図である。26 is a cross-sectional view taken along the line A-A ′ of FIG.

【図２７】本願発明者がすでに出願した発明を示す等価
回路図である。FIG. 27 is an equivalent circuit diagram showing the invention that the present inventor has already applied.

【図２８】本願発明者がすでに出願した発明を示す平面
図である。FIG. 28 is a plan view showing the invention which the present inventor has already applied.

【図２９】図２８のＡ−Ａ’矢視断面図である。29 is a cross-sectional view taken along the line A-A ′ of FIG. 28.

【図３０】図２９に示した構造の変形例を示す断面図で
ある。30 is a cross-sectional view showing a modified example of the structure shown in FIG.

【符号の説明】[Explanation of symbols]

Ｑ^Mi,j，Ｑ^Mi,j,K メモリトランジスタ Ｑ^Ci,j，Ｑ^Si,j，Ｑ^Si,j,K 第１の選択用トランジスタ Ｑ^CK，Ｑ^Ci 第２の選択用トランジスタ １，２１ 半導体基板 ２ａ，２ｂ，２ｃ，２ｄ 第１の不純物拡散層 ９ 層間絶縁膜 １３ 第２の層間絶縁膜 １４ コンタクト孔 ２０ 第３の層間絶縁膜 ２４ 金属配線層間絶縁膜 ２５ コンタクト孔 ２６ 金属配線 ２７ フィールド絶縁膜 ３５ コンタクト孔 ３７ サリサイド層 Ｘj,K，Ｘi 第１のワード線（i＝１〜ｎ，j＝１〜ｍ，
K＝１〜ｌ） Ｙi ビット線（i＝１〜ｎ） Ｚj,K，Ｚi 第２のワード線（i＝１〜ｎ，j＝１〜ｍ，
K＝１〜ｌ） Ｓ ソース線 Ｃi 選択線（i＝１〜ｎ）Q ^M i, j, Q ^M i, j, K Memory transistor Q ^C i, j, Q ^S i, j, Q ^S i, j, K First selection transistor Q ^C K, Q ^C i Selection transistors 1, 21 Semiconductor substrates 2a, 2b, 2c, 2d First impurity diffusion layer 9 Interlayer insulating film 13 Second interlayer insulating film 14 Contact hole 20 Third interlayer insulating film 24 Metal wiring Interlayer insulating film 25 Contact Hole 26 Metal wiring 27 Field insulating film 35 Contact hole 37 Salicide layer Xj, K, Xi First word line (i = 1 to n, j = 1 to m,
K = 1 to 1) Yi bit line (i = 1 to n) Zj, K, Zi second word line (i = 1 to n, j = 1 to m,
K = 1 to 1) S source line Ci selection line (i = 1 to n)

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 8225−4Ｍ Ｈ０１Ｌ 29/78 ３７１ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. ⁵ Identification code Internal reference number FI Technical indication H01L 29/792 8225-4M H01L 29/78 371

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 複数のビット線と、ソース線と、各ビッ
ト線とソース線との間に接続された、第１のワード線に
接続された制御ゲート電極及び浮遊ゲート電極を有する
メモリ用ＭＯＳトランジスタと第２のワード線に接続さ
れたゲート電極を有する選択用ＭＯＳトランジスタとの
並列接続体を複数個直列接続してなるメモリセル列と、
を具備する不揮発性半導体記憶装置。1. A memory MOS having a plurality of bit lines, a source line, and a control gate electrode connected to a first word line and a floating gate electrode connected between each bit line and the source line. A memory cell array in which a plurality of parallel-connected bodies of transistors and selection MOS transistors each having a gate electrode connected to the second word line are connected in series;
A non-volatile semiconductor memory device comprising: 【請求項２】 前記選択用ＭＯＳトランジスタはこれと
対となるメモリ用ＭＯＳトランジスタの上に薄膜トラン
ジスタとして形成されている請求項１記載の不揮発性半
導体記憶装置。2. The nonvolatile semiconductor memory device according to claim 1, wherein the selection MOS transistor is formed as a thin film transistor on the memory MOS transistor which forms a pair with the selection MOS transistor. 【請求項３】 キャリアを蓄積可能な浮遊ゲート電極と
第１のワード線に接続された制御ゲート電極とを備えた
メモリトランジスタと該メモリトランジスタに並列に接
続され第２のワード線に接続されたゲート電極を備えた
第１の選択用トランジスタとで構成されたメモリセルを
複数個直列接続したメモリセル群と、該メモリセル群と
直列に接続され選択線に接続されたゲート電極を備えた
第２の選択用トランジスタと、上記メモリセル群に電気
的に接続可能なビット線とを有する不揮発性半導体記憶
装置において、一のメモリセル群を構成する複数のメモ
リセルは半導体基板に形成された上記メモリセルトラン
ジスタと該メモリセルトランジスタ上に積層された対応
する第１の選択用トランジスタとを有し、他のメモリセ
ル群は上記一のメモリセル群を被う層間絶縁膜上に形成
されていることを特徴とする不揮発性半導体記憶装置。3. A memory transistor having a floating gate electrode capable of accumulating carriers and a control gate electrode connected to the first word line, and connected in parallel to the memory transistor and connected to the second word line. A memory cell group in which a plurality of memory cells each including a first selection transistor including a gate electrode are connected in series; and a gate electrode connected in series with the memory cell group and connected to a selection line In the nonvolatile semiconductor memory device having two selection transistors and a bit line electrically connectable to the memory cell group, a plurality of memory cells forming one memory cell group are formed on a semiconductor substrate. A memory cell transistor and a corresponding first selection transistor stacked on the memory cell transistor, and the other memory cell group is the memory of the above-mentioned one. A non-volatile semiconductor memory device, which is formed on an interlayer insulating film covering a reset cell group.