JPH0535541A - Watchdog timer - Google Patents
Watchdog timerInfo
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- JPH0535541A JPH0535541A JP3186627A JP18662791A JPH0535541A JP H0535541 A JPH0535541 A JP H0535541A JP 3186627 A JP3186627 A JP 3186627A JP 18662791 A JP18662791 A JP 18662791A JP H0535541 A JPH0535541 A JP H0535541A
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- reset signal
- timer counter
- time
- type
- timer
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＣＰＵ等の処理装置の
動作異常を時間監視によって検出するウォッチドッグタ
イマに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a watchdog timer for detecting an abnormal operation of a processing device such as a CPU by time monitoring.
【０００２】[0002]
【従来の技術】従来より、ＣＰＵ等を処理装置として用
いた機器では、処理装置の動作異常を検出する方法とし
て、ウォッチドッグタイマを用いた時間監視による方法
が知られている。すなわち、ウォッチドッグタイマは、
プログラムにより設定された発生間隔で処理装置から出
力されるリセット信号によってリセットされ、リセット
された後に限時動作を行うことによって限時時間が終了
するまでに次のリセット信号が処理装置から出力されな
いとタイムアップして異常検知信号を出力するように構
成されているのであって、異常検知信号が出力されない
間は、処理装置の動作が正常であるとみなすものであ
る。また、処理装置に暴走などの異常が生じたときに
は、プログラムによるリセット信号が発生しないから、
異常検知信号が出力されて処理装置の異常が報知される
のである。2. Description of the Related Art Conventionally, in a device using a CPU or the like as a processing device, a method based on time monitoring using a watchdog timer has been known as a method for detecting an abnormal operation of the processing device. That is, the watchdog timer is
It is reset by the reset signal output from the processing unit at the generation interval set by the program, and after resetting, the time-out operation is performed and the time-up will occur if the next reset signal is not output from the processing unit by the end of the time limit time. Then, the abnormality detection signal is output and the operation of the processing device is considered to be normal while the abnormality detection signal is not output. Also, when an abnormality such as runaway occurs in the processing device, the reset signal by the program is not generated,
The abnormality detection signal is output to inform the abnormality of the processing device.
【０００３】[0003]
【発明が解決しようとする課題】ところで、処理装置の
動作異常を検出するまでに要する時間を短縮しようとす
れば、ウォッチドッグタイマの限時時間を短く設定する
ことが考えられるが、処理装置が比較的長時間を要する
一連の処理を行う場合には、一連の処理の中にリセット
信号を発生させる処理（以後、リセット処理と呼称す
る）を挿入することが必要になり、ソフトウェアの負担
が大きくなるという問題が生じる。By the way, in order to shorten the time required to detect the operation abnormality of the processing device, it is conceivable to set the time limit time of the watchdog timer to be short. When performing a series of processes that require a relatively long time, it is necessary to insert a process for generating a reset signal (hereinafter referred to as reset process) in the series of processes, which increases the load on software. The problem arises.
【０００４】一方、ウォッチドッグタイマの限時時間を
長く設定すると、一連の処理の中にリセット処理を挿入
する頻度が減少して、ソフトウェアの負担が小さくなる
が、比較的短時間で終了する一連の処理に対しても、動
作異常を検出するまでに要する時間が長くなるという問
題が生じる。本発明は上記問題点の解決を目的とするも
のであり、リセット処理の頻度を低減してソフトウェア
の負担を軽減し、かつ、比較的短時間で終了する処理に
対しては短時間で動作異常が検出できるようにしたウォ
ッチドッグタイマを提供しようとするものである。On the other hand, if the time limit of the watchdog timer is set to be long, the frequency of inserting the reset process into the series of processes is reduced and the load on the software is reduced, but the series of processes that are completed in a relatively short period of time is reduced. Also for the processing, there is a problem that the time required to detect the operation abnormality increases. The present invention is intended to solve the above problems, reduces the frequency of reset processing to reduce the load on software, and causes abnormal operation in a short time for processing that ends in a relatively short time. It is intended to provide a watchdog timer that can be detected by.
【０００５】[0005]
【課題を解決するための手段】請求項１の発明では、上
記目的を達成するために、プログラムにより設定された
発生間隔でＣＰＵ等の処理装置から出力されるリセット
信号によってリセットされ、リセットされた後に限時動
作を行うことによって限時時間が終了するまでに次のリ
セット信号が処理装置から出力されないとタイムアップ
して異常検知信号を出力するウォッチドッグタイマにお
いて、限時時間が比較的短い第１のタイマカウンタと、
限時時間が第１のタイマカウンタよりも長い第２のタイ
マカウンタと、第１のタイマカウンタと第２のタイマカ
ウンタとのいずれか一方がタイムアップすると異常検知
信号を出力する出力回路とを備え、処理装置は、第１の
タイマカウンタの限時時間よりも発生間隔が短い第１種
リセット信号を出力するときには、第１種リセット信号
によって第１のタイマカウンタおよび第２のタイマカウ
ンタをリセットして限時動作が開始されるようにし、発
生間隔が第１のタイマカウンタの限時時間よりも長くか
つ第２のタイマカウンタの限時時間よりも短い第２種リ
セット信号を出力するときには、第２種リセット信号の
発生していない期間に第１のタイマカウンタの動作を停
止させるとともに第２種リセット信号によって第２のタ
イマカウンタをリセットした後に限時動作が開始される
ようにしているのである。In order to achieve the above object, the invention is reset and reset by a reset signal output from a processing device such as a CPU at an occurrence interval set by a program. In the watchdog timer that outputs the abnormality detection signal when the next reset signal is not output from the processing device before the time limit time ends by performing the time limit operation, the first timer having a relatively short time limit A counter,
A second timer counter having a time limit time longer than the first timer counter; and an output circuit that outputs an abnormality detection signal when either the first timer counter or the second timer counter times out, The processing device resets the first timer counter and the second timer counter by the first-type reset signal when outputting the first-type reset signal whose generation interval is shorter than the time-limit time of the first timer counter. When the operation is started and the second type reset signal whose generation interval is longer than the time limit time of the first timer counter and shorter than the time limit time of the second timer counter is output, The operation of the first timer counter is stopped during the period when it is not generated, and the second timer counter is reset by the second type reset signal. With each other to so limit the time of operation is started after the Tsu door.
【０００６】請求項２ないし請求項５の発明は、望まし
い実施態様である。請求項２の発明では、第１種リセッ
ト信号および第２種リセット信号は、論理値が互いに反
対であるとともにプログラムにより設定された発生間隔
ごとに発生するパルス信号であって、第１のタイマカウ
ンタは、第１種リセット信号が発生している期間の論理
値によってリセットされその反対の論理値によって限時
動作を行うように構成され、第２のタイマカウンタは、
第２種リセット信号が終了するときの論理値の変化によ
りリセットされリセットされた直後に限時動作を行うよ
うに構成されているのである。The inventions of claims 2 to 5 are preferred embodiments. In the invention of claim 2, the first-type reset signal and the second-type reset signal are pulse signals whose logical values are opposite to each other and which are generated at every generation interval set by the program, and are the first timer counter. Is configured to be reset by a logical value during the period in which the first-type reset signal is generated and perform a timed operation by a logical value opposite thereto, and the second timer counter is
The second type reset signal is reset by the change in the logical value when the second type reset signal ends, and the time-delayed operation is performed immediately after the reset.
【０００７】請求項３の発明では、第１種リセット信号
および第２種リセット信号は、論理値が互いに反対であ
るとともにプログラムにより設定された発生間隔ごとに
発生するパルス信号であって、第１のタイマカウンタ
は、第１種リセット信号が発生している期間の論理値に
よってリセットされその反対の論理値によって限時動作
を行うように構成され、第２のタイマカウンタは、第２
種リセット信号が発生している期間の論理値によってリ
セットされその反対の論理値で限時動作を行うように構
成されているのである。According to another aspect of the present invention, the first-type reset signal and the second-type reset signal are pulse signals having logical values opposite to each other and generated at every generation interval set by the program. Of the second timer counter is configured to be reset by a logical value during the period in which the first-type reset signal is generated and perform a time-delayed operation by an opposite logical value.
The seed reset signal is reset by the logic value during the period in which the seed reset signal is generated, and the time delay operation is performed by the opposite logic value.
【０００８】請求項４の発明では、第１種リセット信号
および第２種リセット信号は、論理値が互いに反対であ
るとともにプログラムにより設定された発生間隔ごとに
発生するパルス信号であって、第１のタイマカウンタ
は、第１種リセット信号が発生している期間の論理値に
よってリセットされその反対の論理値によって限時動作
を行うように構成され、第２のタイマカウンタは、第２
種リセット信号が終了するときの論理値の変化によりリ
セットされリセットされた直後に限時動作を行うように
構成され、処理装置は、第１種リセット信号および第２
種リセット信号を第１のタイマカウンタに対して出力す
るとともに、第１種リセット信号が開始する時点および
第２種リセット信号が終了する時点に同期した所定幅の
パルス信号を第２のタイマカウンタに対して出力するの
である。According to another aspect of the present invention, the first-type reset signal and the second-type reset signal are pulse signals whose logical values are opposite to each other and which are generated at every generation interval set by the program. Of the second timer counter is configured to be reset by a logical value during the period in which the first-type reset signal is generated and perform a time-delayed operation by an opposite logical value.
The processing device is configured to perform the timed operation immediately after resetting and resetting due to the change in the logical value when the seed reset signal ends, and the processing device includes the first seed reset signal and the second reset signal.
The seed reset signal is output to the first timer counter, and the second timer counter receives a pulse signal having a predetermined width in synchronization with the start time of the first reset signal and the end time of the second reset signal. It outputs to.
【０００９】請求項５の発明では、第１種リセット信号
および第２種リセット信号は、論理値が互いに反対であ
るとともにプログラムにより設定された発生間隔ごとに
発生するパルス信号であって、第１のタイマカウンタ
は、第１種リセット信号が発生している期間の論理値に
よってリセットされその反対の論理値によって限時動作
を行うように構成され、第２のタイマカウンタは、第２
種リセット信号が発生している期間の論理値によってリ
セットされその反対の論理値で限時動作を行うように構
成され、処理装置は、第１種リセット信号および第２種
リセット信号を第１のタイマカウンタに対して出力する
とともに、第１種リセット信号が開始する時点および第
２種リセット信号が終了する時点に同期した所定幅のパ
ルス信号を第２のタイマカウンタに対して出力するので
ある。According to a fifth aspect of the invention, the first-type reset signal and the second-type reset signal are pulse signals having logical values opposite to each other and generated at every generation interval set by the program, Of the second timer counter is configured to be reset by a logical value during the period in which the first-type reset signal is generated and perform a time-delayed operation by an opposite logical value.
The processing device is configured to be reset by a logic value during a period in which the seed reset signal is generated and perform a timed operation at an opposite logic value, and the processing device sends the first seed reset signal and the second seed reset signal to the first timer. The pulse signal having a predetermined width is output to the second timer counter in synchronization with the time when the first type reset signal starts and the time when the second type reset signal ends, in addition to the output to the counter.
【００１０】[0010]
【作用】上記構成によれば、限時時間が異なる２種のタ
イマカウンタを設け、両タイマカウンタの一方がタイム
アップしたときに異常検知信号が出力する出力回路を設
け、リセット信号の発生間隔が両タイマカウンタの限時
時間の間の時間であるような処理を処理装置で行うとき
には、限時時間の短いほうのタイマカウンタの限時動作
を停止した状態で、限時時間の長いほうのタイマカウン
タのみが限時動作を行うのである。すなわち、リセット
信号の発生間隔が短いときには、両タイマカウンタがリ
セットされて限時動作を行うが、限時時間の短いほうの
タイマカウンタが先にタイムアップして異常検知信号が
出力されるから、リセット信号の発生間隔が比較的短い
ときには、動作異常の検出までの時間を短くすることが
できるのである。また、リセット信号の発生間隔が長い
ときには、処理回路の出力によって限時時間の短いほう
のタイマカウンタの限時動作が停止されるから、限時時
間の長いほうのタイマカウンタのみが動作することにな
り、比較的長時間を要する処理の場合であってもリセッ
ト処理の頻度を低減することができるのである。要する
に、比較的長時間を要する一連の処理を行う場合に、リ
セット処理の頻度を低減してソフトウェアの負担を軽減
することができ、一方、比較的短時間で終了する処理に
対しては短時間で動作異常が検出できるのである。According to the above construction, two types of timer counters having different time delays are provided, an output circuit for outputting an abnormality detection signal when one of the timer counters times out, and the reset signal generation intervals are both set. When the processing device performs processing that is between the time-delay times of the timer counter, only the timer-counter with the longer time-delay time starts the time-delay operation with the timer-timer with the shorter time-delay time stopped. To do. That is, when the reset signal generation interval is short, both timer counters are reset to perform the time-delayed operation, but the timer counter with the shorter time-delayed time expires first and the abnormality detection signal is output. When the occurrence interval of is relatively short, the time until the detection of the operation abnormality can be shortened. Also, when the reset signal generation interval is long, the timer circuit with the shorter time limit time stops its operation due to the output of the processing circuit, so only the timer counter with the longer time limit operates. The frequency of reset processing can be reduced even in the case of processing that requires a relatively long time. In short, when performing a series of processing that requires a relatively long time, it is possible to reduce the frequency of reset processing and reduce the load on the software. On the other hand, for processing that finishes in a relatively short time, a short time is required. The abnormal operation can be detected by.
【００１１】[0011]
（実施例１）本実施例では、図１（ａ）に示すように、
ＣＰＵ等の処理装置１の一つのリセット信号端子ＲＳか
ら出力される信号が共通に入力される２個のタイマカウ
ンタ２ａ，２ｂを設けた例を示す。両タイマカウンタ２
ａ，２ｂは、リセットされた後に限時動作を行い、限時
時間が終了するまでに再びリセットされなければタイム
アップして出力をＨレベルにする。両タイマカウンタ２
ａ，２ｂの出力は出力回路であるオア回路３を通して、
いずれか一方のタイマカウンタ２ａ，２ｂの出力がＨレ
ベルになると、オア回路３の出力がＨレベルになって異
常検知信号が出力されるようになっている。(Example 1) In this example, as shown in FIG.
An example in which two timer counters 2a and 2b to which a signal output from one reset signal terminal RS of the processing device 1 such as a CPU is commonly input is shown. Both timer counter 2
After being reset, a and 2b perform a time-delaying operation, and if they are not reset again by the end of the time-delay, the time is up and the output becomes H level. Both timer counter 2
The outputs of a and 2b are passed through an OR circuit 3 which is an output circuit,
When the output of either one of the timer counters 2a and 2b becomes H level, the output of the OR circuit 3 becomes H level and the abnormality detection signal is output.
【００１２】第１のタイマカウンタ２ａは、入力端子Ｒ
1 への入力が、Ｌレベルのときにリセットされ、Ｈレベ
ルの間に限時動作を行うように構成される。第２のタイ
マカウンタ２ｂは、入力端子Ｒ2 への入力が、Ｈレベル
からＬレベルに立ち下がるときにリセットされ、その
後、ただちに限時動作を行うように構成される。各タイ
マカウンタ２ａ，２ｂは、たとえば図２に示すように、
限時動作を開始するとクロック端子ＣＫに入力されるシ
ステムクロック信号ｃｌｋを計数し、計数値が所定値に
達するとタイムアップして出力をＨレベルにするように
ｎ進カウンタ４ａ，４ｂなどを用いて構成される。ま
た、第２のタイマカウンタ２ｂは、入力信号を微分して
入力信号の立ち下がりに対応したトリガ信号を発生して
ｎ進カウンタ４ｂをリセットするように、微分回路５を
備えている。ｎ進カウンタ４ａ，４ｂは、クリア端子Ｃ
ＬＥＡＲへの入力がＨレベルのときにクロック端子ＣＫ
に入力されるシステムクロック信号ｃｌｋを計数し、計
数値が所定値に達すると出力端子Ｑの出力をＨレベルに
する。微分回路５は、立ち下がりを検出するように、信
号経路に挿入されたコンデンサＣと、プルアップされた
抵抗Ｒとにより構成される。ここに、第２のタイマカウ
ンタ２ｂの限時時間ｔ2 は、第１のタイマカウンタ２ａ
の限時時間ｔ1 よりも長くなるように設定されている
（ｔ1 ＜ｔ2 ）。しかるに、上述のような微分回路５を
設けることにより、両ｎ進カウンタ４ａ，４ｂとして限
時時間（カウントアップ時の計数値）のみが異なる同一
構成のものを用いることができるのである。また、微分
回路５に代えて、入力信号の立ち下がりでトリガされ、
短時間だけ出力をＬレベルにするワンショットマルチバ
イブレータを用いてもよい。The first timer counter 2a has an input terminal R
The input to 1 is reset when it is at the L level, and is configured to perform the timed operation during the H level. The second timer counter 2b is configured to be reset when the input to the input terminal R 2 falls from the H level to the L level, and then immediately perform the timed operation. Each timer counter 2a, 2b is, for example, as shown in FIG.
When the timed operation is started, the system clock signal clk input to the clock terminal CK is counted, and when the counted value reaches a predetermined value, the n-ary counters 4a and 4b are used to time up and set the output to the H level. Composed. The second timer counter 2b is provided with a differentiating circuit 5 so as to differentiate the input signal and generate a trigger signal corresponding to the fall of the input signal to reset the n-ary counter 4b. The n-ary counters 4a and 4b have clear terminals C
Clock terminal CK when input to LEAR is at H level
The system clock signal clk input to is counted, and when the count value reaches a predetermined value, the output of the output terminal Q is set to H level. The differentiating circuit 5 is composed of a capacitor C inserted in the signal path and a resistor R pulled up so as to detect the fall. Here, the time limit t 2 of the second timer counter 2b is the same as the first timer counter 2a.
The time is set to be longer than the time limit t 1 (t 1 <t 2 ). However, by providing the differentiating circuit 5 as described above, it is possible to use, as the both n-ary counters 4a and 4b, those having the same structure except for the time limit (count value at the time of counting up). Also, instead of the differentiating circuit 5, it is triggered by the falling edge of the input signal,
You may use the one-shot multivibrator which makes an output L level for a short time.
【００１３】一方、処理装置１は、２種類のリセット信
号を出力する。すなわち、一連の処理に要する時間が比
較的短い通常の処理を行うときには、発生間隔ｔを第１
のタイマカウンタ２ａの限時時間ｔ1 よりも短く設定し
た（すなわち、ｔ＜ｔ1 ）、図１（ｂ）の左半部に示す
ような負論理のパルス信号による第１種リセット信号ｒ
ｓ1 を発生する。また、一連の処理に要する時間が比較
的長い処理を行うときには、発生間隔ｔを第１のタイマ
カウンタ２ａの限時時間ｔ1 よりは長く、第２のタイマ
カウンタ２ｂの限時時間ｔ2 よりは短く設定した（すな
わち、ｔ1 ≦ｔ＜ｔ2 ）、図１（ｂ）の右半部に示すよ
うな正論理のパルス信号による第２種リセット信号ｒｓ
2 を発生する。On the other hand, the processing device 1 outputs two types of reset signals. That is, when performing normal processing in which the time required for a series of processing is relatively short, the occurrence interval t is set to the first
The timer counter 2a is set to be shorter than the time limit t 1 (that is, t <t 1 ), and the first-type reset signal r is a negative logic pulse signal as shown in the left half of FIG. 1B.
generate s 1 . When performing a process in which the time required for a series of processes is relatively long, the occurrence interval t is longer than the time limit t 1 of the first timer counter 2a and shorter than the time limit t 2 of the second timer counter 2b. Set (that is, t 1 ≦ t <t 2 ), the second-type reset signal rs by the positive logic pulse signal as shown in the right half of FIG. 1B.
Raises 2 .
【００１４】第１種リセット信号ｒｓ1 は、発生してい
る期間にのみＬレベルになる信号であるから、第１のタ
イマカウンタ２ａは、第１種リセット信号ｒｓ1 が発生
している期間にリセットされ、第１種リセットｒｓ1 の
終了と同時に限時動作を開始することになる。第２のタ
イマカウンタ２ｂは、第１種リセット信号ｒｓ1 が開始
する時点でリセットされ、以後、限時動作を開始するこ
とになる。ここにおいて、第１種リセット信号ｒｓ1 の
発生期間は、第１のタイマカウンタ２ａの限時時間ｔ1
と第２のタイマカウンタ２ｂの限時時間ｔ2 との差（＝
ｔ2 −ｔ1 ）よりも十分に小さく設定される。したがっ
て、処理装置１が、発生間隔ｔの比較的短い第１種リセ
ット信号ｒｓ1 が出力されるような処理を行っていると
きに、処理装置１の動作が異常になり、前の第１種リセ
ット信号ｒｓ1 が終了した時点から第１のタイマカウン
タ２ａの限時時間ｔ1 を越えても次の第１種リセット信
号ｒｓ1 が出力されないときには、第１のタイマカウン
タ２ａの限時時間ｔ1 が終了してタイムアップする。そ
の結果、第１のタイマカウンタ２ａの出力がＨレベルに
なり、オア回路３から異常検知信号が出力されることに
なる。第２のタイマカウンタ２ｂの限時時間ｔ2 は、第
１のタイマカウンタ２ａの限時時間ｔ1 よりも長く設定
されているから、第１種リセット信号ｒｓ1 の発生時に
第２のタイマカウンタ２ｂがタイムアップする条件が成
立するときには、第１のタイマカウンタ２ａが先にタイ
ムアップしていることになる。すなわち、第２のタイマ
カウンタ２ｂの動作は実質的に停止していることにな
る。Since the first-type reset signal rs 1 is an L-level signal only during the period in which the first-type reset signal rs 1 is generated, the first timer counter 2a operates in the period during which the first-type reset signal rs 1 is generated. After the reset, the first-type reset rs 1 ends, and the time-delay operation starts. Second timer counter 2b is reset upon the first type reset signal rs 1 is started, and thereafter will start the time limiting operation. Here, the generation period of the first type reset signal rs 1 is the time limit t 1 of the first timer counter 2 a.
And the difference between the time limit time t 2 of the second timer counter 2b (=
It is set to be sufficiently smaller than t 2 −t 1 ). Therefore, when the processing device 1 is performing a process in which the first-type reset signal rs 1 having a relatively short generation interval t is output, the operation of the processing device 1 becomes abnormal, and the first type from when the reset signal rs 1 has been completed when the first even beyond the limit when the time t 1 of the timer counter 2a not output the first type reset signal rs 1 the next time limiting the time t 1 of the first timer counter 2a is Finish and time up. As a result, the output of the first timer counter 2a becomes H level, and the OR circuit 3 outputs an abnormality detection signal. Since the time limit time t 2 of the second timer counter 2b is set longer than the time limit time t 1 of the first timer counter 2a, when the first type reset signal rs 1 is generated, the second timer counter 2b When the time-up condition is satisfied, the first timer counter 2a has timed out first. That is, the operation of the second timer counter 2b is substantially stopped.
【００１５】第２種リセット信号ｒｓ2 は、発生してい
る期間にのみＨレベルになる信号であるから、第１のタ
イマカウンタ２ａは、第２種リセット信号ｒｓ2 が発生
している期間にのみ限時動作を行い、通常はリセットさ
れている。また、第２のタイマカウンタ２ｂは、第２種
リセット信号ｒｓ2 が終了した時点でリセットされ、以
後、限時動作を開始することになる。第２種リセット信
号ｒｓ2 の発生期間は、第１のタイマカウンタ２ａの限
時時間ｔ1 よりも短く設定される。したがって、処理装
置１が、発生間隔ｔの比較的長い第２種リセット信号ｒ
ｓ2 が出力されるような処理を行っているときに、処理
装置１の動作が異常になると、前の第２種リセット信号
ｒｓ2 が終了した時点から第２のタイマカウンタ２ｂの
限時時間ｔ2 を越えても次の第２種リセット信号ｒｓ2
が終了していないときには、第２のタイマカウンタ２ｂ
がタイムアップして出力をＨレベルにする。その結果、
オア回路３から異常検知信号が出力されることになる。
このとき、第１のタイマカウンタ２ａについては、第２
種リセット信号ｒｓ2 に対しては発生期間でのみ限時動
作を行うから、実質的には動作を停止していることにな
る。Since the second-type reset signal rs 2 is a signal which becomes the H level only during the period in which the second-type reset signal rs 2 is generated, the first timer counter 2a operates during the period in which the second-type reset signal rs 2 is generated. Only performs a timed operation and is normally reset. The second timer counter 2b is reset upon the two reset signal rs 2 is finished, thereafter, it will initiate the time limit operation. The generation period of the second type reset signal rs 2 is set shorter than the time limit t 1 of the first timer counter 2a. Therefore, the processing device 1 causes the second type reset signal r having a relatively long generation interval t to be generated.
If the operation of the processing device 1 becomes abnormal during the process of outputting s 2, the second timer counter 2b has the time limit t from the time when the previous second-type reset signal rs 2 ends. Even if it exceeds 2 , the next type 2 reset signal rs 2
Is not completed, the second timer counter 2b
Will time out and set the output to H level. as a result,
The abnormality detection signal is output from the OR circuit 3.
At this time, regarding the first timer counter 2a,
For the seed reset signal rs 2 , the timed operation is performed only during the generation period, so that the operation is substantially stopped.
【００１６】処理装置１から上述したような２種類のリ
セット信号ｒｓ1 ，ｒｓ2 を出力するとともに、２種の
タイマカウンタ２ａ，２ｂを用いているから、発生間隔
の比較的短い第１種リセット信号ｒｓ1 を発生させる時
には、処理装置１の動作異常によって第１のタイマカウ
ンタ２ａがタイムアップし、比較的長時間を要する一連
の処理を行うために発生間隔の比較的長い第２種リセッ
ト信号ｒｓ2 を発生させる時には、処理装置１の動作異
常によって第２のタイマカウンタ２ｂがタイムアップす
る。その結果、通常の処理においては第１種リセット信
号ｒｓ1 を短い間隔で発生させるようにし、動作異常の
検出が短時間で行えるようにすることができるのであ
り、一方、比較的長い時間を要する一連の処理において
は第２種リセット信号ｒｓ2 を長い間隔で発生させるよ
うにすれば、リセット処理を頻繁に行う必要がなく、ソ
フトウェアの負担が軽減されるのである。Since the processing device 1 outputs the two types of reset signals rs 1 and rs 2 as described above and uses the two types of timer counters 2a and 2b, the first type reset having a relatively short generation interval is performed. When the signal rs 1 is generated, the first timer counter 2 a times up due to an abnormal operation of the processing device 1, and a second type reset signal having a relatively long generation interval for performing a series of processing requiring a relatively long time. When rs 2 is generated, the second timer counter 2b times up due to an abnormal operation of the processing device 1. As a result, in the normal process, the first-type reset signal rs 1 can be generated at short intervals, and the abnormal operation can be detected in a short time. On the other hand, a relatively long time is required. In the series of processes, if the second-type reset signal rs 2 is generated at long intervals, it is not necessary to perform the reset process frequently, and the load on the software is reduced.
【００１７】（実施例２）本実施例は、基本構成は図１
（ａ）に示した実施例１と同様であるが、第２のタイマ
カウンタ２ｂが、入力端子Ｒ1 に入力される信号の立ち
下がりではなく、第１のタイマカウンタ２ａとは逆に、
信号がＨレベルのときにリセットされ、信号がＬレベル
のときに限時動作を行うように構成されている点で実施
例１と相違している。すなわち、図３に示すように、第
１のタイマカウンタ２ａおよび第２のタイマカウンタ２
ｂは、ｎ進カウンタ４ａ，４ｂを用いて構成されるが、
微分回路５は省略されている。また、ｎ進カウンタ４ｂ
のクリア端子ＣＬＥＡＲは実施例１では負論理で用いら
れていたが、本実施例では正論理で用いられる。要する
に、第２のタイマカウンタ２ｂが、入力信号の変化点で
リセットされるのではなく、入力信号がＨレベルである
ときにリセットされる点を除けば、実施例１と同様の動
作を行うものである。(Embodiment 2) In this embodiment, the basic structure is shown in FIG.
Same as the first embodiment shown in (a), but the second timer counter 2b is not the falling edge of the signal input to the input terminal R 1 , but is the opposite of the first timer counter 2a.
This is different from the first embodiment in that the signal is reset when the signal is at the H level and the timed operation is performed when the signal is at the L level. That is, as shown in FIG. 3, the first timer counter 2a and the second timer counter 2
b is composed of n-ary counters 4a and 4b,
The differentiating circuit 5 is omitted. Also, the n-ary counter 4b
The clear terminal CLEAR was used in negative logic in the first embodiment, but is used in positive logic in this embodiment. In short, the same operation as that of the first embodiment is performed except that the second timer counter 2b is not reset at the change point of the input signal but is reset when the input signal is at the H level. Is.
【００１８】（実施例３）本実施例では、図４に示すよ
うに、処理装置１が２つのリセット信号端子ＲＳａ，Ｒ
Ｓｂを備え、各リセット信号端子ＲＳａ，ＲＳｂから、
第１のタイマカウンタ２ａと第２のタイマカウンタ２ｂ
とに対応してそれぞれリセット信号が出力されるように
なっている。第１のリセット信号端子ＲＳａから出力さ
れる信号は、図４（ｂ）に示すように実施例１における
リセット信号端子ＲＳから出力される信号と同じ信号で
あって、処理装置１での処理に応じて第１種リセット信
号ｒｓ1 と第２種リセット信号ｒｓ2 とが発生する。ま
た、第２のリセット信号端子ＲＳｂから出力される信号
は、第１のリセット信号端子ＲＳａから出力される第１
種リセット信号ｒｓ1 ，ｒｓ2 の立ち下がりに同期して
短時間だけＬレベルになる信号である。すなわち、第１
のリセット信号端子ＲＳａから出力される信号の立ち下
がりを微分したり、第１のリセット信号端子ＲＳａから
出力されるリセット信号の立ち下がりでトリガされるワ
ンショットマルチバイブレータを用いたりすることによ
ってこの信号が得られる。(Embodiment 3) In this embodiment, as shown in FIG. 4, the processor 1 has two reset signal terminals RSa and R.
Sb, from each reset signal terminal RSa, RSb,
First timer counter 2a and second timer counter 2b
A reset signal is output for each of the. The signal output from the first reset signal terminal RSa is the same signal output from the reset signal terminal RS in the first embodiment as shown in FIG. Accordingly, the first type reset signal rs 1 and the second type reset signal rs 2 are generated. The signal output from the second reset signal terminal RSb is the first signal output from the first reset signal terminal RSa.
It is a signal which becomes L level for a short time in synchronization with the fall of the seed reset signals rs 1 and rs 2 . That is, the first
This signal can be obtained by differentiating the trailing edge of the signal output from the reset signal terminal RSa or by using a one-shot multivibrator triggered by the trailing edge of the reset signal output from the first reset signal terminal RSa. Is obtained.
【００１９】第１のタイマカウンタ２ａおよび第２のタ
イマカウンタ２ｂの動作は実施例１と同じであって、第
１のタイマカウンタ２ａは、入力端子Ｒ1 への入力信号
が、Ｌレベルであるときにリセットされ、Ｈレベルであ
るときに限時動作を行い、また、第２のタイマカウンタ
２ｂは、入力端子Ｒ1 への入力信号が、ＨレベルからＬ
レベルに立ち下がるときにリセットされ、その後、限時
動作を行うようになっている。The operations of the first timer counter 2a and the second timer counter 2b are the same as in the first embodiment, and the input signal to the input terminal R 1 of the first timer counter 2a is at the L level. When it is reset to H level, the timed operation is performed, and when the input signal to the input terminal R 1 is changed from H level to L level, the second timer counter 2b operates.
It is reset when it falls to the level, and after that, the timed operation is performed.
【００２０】したがって、本実施例は、実施例１におけ
る微分回路５を処理装置１内に設けたことに相当するも
のであって、図５に示すように、第２のタイマカウンタ
２ｂからは微分回路５が省略されているが、基本的な動
作は図２に示した実施例１の構成の動作と同じである。
（実施例４）本実施例は、図６に示すように、基本的に
は実施例３と同様の構成を有しているのであって、処理
装置１が２つのリセット信号端子ＲＳａ，ＲＳｂを備
え、各リセット信号端子ＲＳａ，ＲＳｂから、第１のタ
イマカウンタ２ａと第２のタイマカウンタ２ｂとに対応
してそれぞれリセット信号が出力されるようになってい
る。また、各リセット信号端子ＲＳａ，ＲＳｂから出力
される信号は実施例３と同じものである。Therefore, the present embodiment corresponds to the provision of the differentiating circuit 5 in the first embodiment in the processing device 1, and as shown in FIG. 5, the differentiating from the second timer counter 2b. Although the circuit 5 is omitted, the basic operation is the same as the operation of the configuration of the first embodiment shown in FIG. (Embodiment 4) As shown in FIG. 6, this embodiment basically has the same configuration as that of the third embodiment, and the processor 1 has two reset signal terminals RSa and RSb. The reset signal terminals RSa and RSb are adapted to output reset signals corresponding to the first timer counter 2a and the second timer counter 2b, respectively. The signals output from the reset signal terminals RSa and RSb are the same as those in the third embodiment.
【００２１】第１のタイマカウンタ２ａは、実施例１と
同様に、入力端子Ｒ1 への入力信号が、Ｌレベルである
ときにリセットされ、Ｈレベルになると限時動作を行
う。また、第２のタイマカウンタ２ｂも第１のタイマカ
ウンタ２ａと同様に、入力端子Ｒ2 への入力信号が、Ｌ
レベルであるときにリセットされ、Ｈレベルになると限
時動作を行うのである。要するに、図６（ｂ）に示すよ
うに、第２のタイマカウンタ２ｂの限時動作が、リセッ
ト信号端子ＲＳｂから出力される信号の立ち下がり時か
ら開始されるのではなく、立ち上がり後に開始される点
を除けば実施例３と同様の動作を行うことになる。ただ
し、第１のタイマカウンタ２ａと第２のタイマカウンタ
２ｂとは同じ動作をするから、図７に示すように、どち
らも負論理で動作することになる。他の構成および動作
は実施例１と同様である。Similar to the first embodiment, the first timer counter 2a is reset when the input signal to the input terminal R 1 is at L level, and performs the time delay operation when it is at H level. In addition, the second timer counter 2b, like the first timer counter 2a, has an L-level input signal to the input terminal R 2 .
When it is at the level, it is reset, and when it goes to the H level, the time delay operation is performed. In short, as shown in FIG. 6B, the time-delay operation of the second timer counter 2b does not start at the falling edge of the signal output from the reset signal terminal RSb but at the rising edge thereof. Except for the above, the same operation as in the third embodiment is performed. However, since the first timer counter 2a and the second timer counter 2b operate in the same manner, as shown in FIG. 7, both operate in negative logic. Other configurations and operations are similar to those of the first embodiment.
【００２２】なお、上記各実施例では、第１種リセット
信号ｒｓ1 が負論理であり、第２種リセット信号ｒｓ2
が正論理であるが、逆であっても同様の技術思想が適用
できるのはもちろんのことである。In each of the above embodiments, the first-type reset signal rs 1 has a negative logic and the second-type reset signal rs 2 has a negative logic.
Is a positive logic, but it is needless to say that the same technical idea can be applied to the opposite case.
【００２３】[0023]
【発明の効果】本発明は上述のように、限時時間が異な
る２種のタイマカウンタを設け、両タイマカウンタの一
方がタイムアップしたときに異常検知信号が出力する出
力回路を設け、リセット信号の発生間隔が両タイマカウ
ンタの限時時間の間の時間であるような処理を処理装置
で行うときには、限時時間の短いほうのタイマカウンタ
の限時動作を停止した状態で、限時時間の長いほうのタ
イマカウンタのみが限時動作を行うのである。すなわ
ち、リセット信号の発生間隔が短いときには、両タイマ
カウンタがリセットされて限時動作を行うが、限時時間
の短いほうのタイマカウンタが先にタイムアップして異
常検知信号が出力されるから、リセット信号の発生間隔
が比較的短いときには、動作異常の検出までの時間を短
くすることができるという利点がある。一方、リセット
信号の発生間隔が長いときには、処理回路の出力によっ
て限時時間の短いほうのタイマカウンタの限時動作が停
止されるから、限時時間の長いほうのタイマカウンタの
みが動作することになり、比較的長時間を要する処理の
場合であってもリセット処理の頻度を低減することがで
きるという利点がある。要するに、比較的長時間を要す
る一連の処理を行う場合に、リセット処理の頻度を低減
してソフトウェアの負担を軽減することができ、一方、
比較的短時間で終了する処理に対しては短時間で動作異
常が検出できるという効果を奏するのである。As described above, the present invention is provided with two types of timer counters having different time limit times, and is provided with an output circuit that outputs an abnormality detection signal when one of the timer counters times out, and a reset signal When the processing device performs processing such that the generation interval is between the time limits of both timer counters, the timer counter with the longer time limit is stopped while the timer counter with the shorter time limit is stopped. Only do the timed operation. That is, when the reset signal generation interval is short, both timer counters are reset to perform the time-delayed operation, but the timer counter with the shorter time-delayed time expires first and the abnormality detection signal is output. When the occurrence interval of is relatively short, there is an advantage that the time until the detection of the operation abnormality can be shortened. On the other hand, when the generation interval of the reset signal is long, the timer circuit with the shorter time limit operation is stopped by the output of the processing circuit, so only the timer counter with the longer time limit operation operates. There is an advantage that the frequency of reset processing can be reduced even in the case of processing that requires a relatively long time. In short, when performing a series of processing that requires a relatively long time, it is possible to reduce the frequency of reset processing and reduce the load on software.
With respect to the processing that is completed in a relatively short time, it is possible to detect the operation abnormality in a short time.
【図１】実施例１を示し、（ａ）は回路図、（ｂ）は動
作説明図である。1A and 1B show a first embodiment, FIG. 1A is a circuit diagram, and FIG.
【図２】実施例１を示す要部の回路図である。FIG. 2 is a circuit diagram of a main part showing the first embodiment.
【図３】実施例２を示す要部の回路図である。FIG. 3 is a circuit diagram of a main part showing a second embodiment.
【図４】実施例３を示し、（ａ）は回路図、（ｂ）は動
作説明図である。4A and 4B show a third embodiment, FIG. 4A is a circuit diagram, and FIG.
【図５】実施例３を示す要部の回路図である。FIG. 5 is a circuit diagram of a main part showing a third embodiment.
【図６】実施例４を示し、（ａ）は回路図、（ｂ）は動
作説明図である。6A and 6B show a fourth embodiment, in which FIG. 6A is a circuit diagram and FIG.
【図７】実施例４を示す要部の回路図である。FIG. 7 is a circuit diagram of a main part showing a fourth embodiment.
１ 処理装置 ２ａ 第１のタイマカウンタ ２ｂ 第２のタイマカウンタ ３ オア回路 ｒｓ1 第１種リセット信号 ｒｓ2 第２種リセット信号1 Processor 2a 1st timer counter 2b 2nd timer counter 3 OR circuit rs 1 1st type reset signal rs 2 2nd type reset signal
Claims (5)
ＣＰＵ等の処理装置から出力されるリセット信号によっ
てリセットされ、リセットされた後に限時動作を行うこ
とによって限時時間が終了するまでに次のリセット信号
が処理装置から出力されないとタイムアップして異常検
知信号を出力するウォッチドッグタイマにおいて、限時
時間が比較的短い第１のタイマカウンタと、限時時間が
第１のタイマカウンタよりも長い第２のタイマカウンタ
と、第１のタイマカウンタと第２のタイマカウンタとの
いずれか一方がタイムアップすると異常検知信号を出力
する出力回路とを備え、処理装置は、第１のタイマカウ
ンタの限時時間よりも発生間隔が短い第１種リセット信
号を出力するときには、第１種リセット信号によって第
１のタイマカウンタおよび第２のタイマカウンタをリセ
ットして限時動作が開始されるようにし、発生間隔が第
１のタイマカウンタの限時時間よりも長くかつ第２のタ
イマカウンタの限時時間よりも短い第２種リセット信号
を出力するときには、第２種リセット信号の発生してい
ない期間に第１のタイマカウンタの動作を停止させると
ともに第２種リセット信号によって第２のタイマカウン
タをリセットした後に限時動作が開始されるようにした
ことを特徴とするウォッチドッグタイマ。1. A reset signal output from a processing device such as a CPU at a generation interval set by a program, and by performing a time-delaying operation after resetting, a next reset signal is output until the time-delay time ends. In a watchdog timer that outputs an abnormality detection signal when the processing device outputs no time, the first timer counter has a relatively short time limit and the second timer counter has a longer time limit than the first timer counter. And an output circuit that outputs an abnormality detection signal when either one of the first timer counter and the second timer counter times out, and the processing device generates an interval more than the time limit of the first timer counter. When outputting the short type 1 reset signal, the first type timer signal And a second timer counter for resetting the second timer counter so that the time-delay operation is started, and the generation interval is longer than the time-delay time of the first timer counter and shorter than the time-delay time of the second timer counter. When outputting, the operation of the first timer counter is stopped while the second type reset signal is not generated, and the timed operation is started after the second timer counter is reset by the second type reset signal. A watchdog timer that is characterized by
ト信号は、論理値が互いに反対であるとともにプログラ
ムにより設定された発生間隔ごとに発生するパルス信号
であって、第１のタイマカウンタは、第１種リセット信
号が発生している期間の論理値によってリセットされそ
の反対の論理値によって限時動作を行うように構成さ
れ、第２のタイマカウンタは、第２種リセット信号が終
了するときの論理値の変化によりリセットされリセット
された直後に限時動作を行うように構成されて成ること
を特徴とする請求項１記載のウォッチドッグタイマ。2. The first-type reset signal and the second-type reset signal are pulse signals whose logical values are opposite to each other and are generated at every generation interval set by a program, and the first timer counter is The second timer counter is configured to be reset by a logical value during the period in which the first-type reset signal is generated and perform a timed operation by the opposite logical value, and the second timer counter is a logic when the second-type reset signal ends. The watchdog timer according to claim 1, wherein the watchdog timer is configured to perform a timed operation immediately after being reset by a change in a value and being reset.
ト信号は、論理値が互いに反対であるとともにプログラ
ムにより設定された発生間隔ごとに発生するパルス信号
であって、第１のタイマカウンタは、第１種リセット信
号が発生している期間の論理値によってリセットされそ
の反対の論理値によって限時動作を行うように構成さ
れ、第２のタイマカウンタは、第２種リセット信号が発
生している期間の論理値によってリセットされその反対
の論理値で限時動作を行うように構成されて成ることを
特徴とする請求項１記載のウォッチドッグタイマ。3. The first-type reset signal and the second-type reset signal are pulse signals whose logical values are opposite to each other and are generated at every generation interval set by a program, and the first timer counter is The second timer counter is configured to be reset by a logical value during the period in which the first type reset signal is generated and perform a timed operation by the opposite logical value, and the second timer counter is configured to perform during the period in which the second type reset signal is generated. 2. The watchdog timer according to claim 1, wherein the watchdog timer is configured to be reset by the logical value of and to perform the timed operation with the opposite logical value.
ト信号は、論理値が互いに反対であるとともにプログラ
ムにより設定された発生間隔ごとに発生するパルス信号
であって、第１のタイマカウンタは、第１種リセット信
号が発生している期間の論理値によってリセットされそ
の反対の論理値によって限時動作を行うように構成さ
れ、第２のタイマカウンタは、第２種リセット信号が終
了するときの論理値の変化によりリセットされリセット
された直後に限時動作を行うように構成され、処理装置
は、第１種リセット信号および第２種リセット信号を第
１のタイマカウンタに対して出力するとともに、第１種
リセット信号が開始する時点および第２種リセット信号
が終了する時点に同期した所定幅のパルス信号を第２の
タイマカウンタに対して出力することを特徴とする請求
項１記載のウォッチドッグタイマ。4. The first-type reset signal and the second-type reset signal are pulse signals whose logical values are opposite to each other and are generated at every generation interval set by a program, and the first timer counter is The second timer counter is configured to be reset by a logical value during the period in which the first-type reset signal is generated and perform a timed operation by the opposite logical value, and the second timer counter is a logic when the second-type reset signal ends. The processing device is configured to perform a timed operation immediately after being reset by a change in a value and being reset, and the processing device outputs a first type reset signal and a second type reset signal to the first timer counter, and A pulse signal of a predetermined width synchronized with the time when the seed reset signal starts and the time when the second type reset signal ends is sent to the second timer counter. The watchdog timer according to claim 1, wherein the watchdog timer is output.
ト信号は、論理値が互いに反対であるとともにプログラ
ムにより設定された発生間隔ごとに発生するパルス信号
であって、第１のタイマカウンタは、第１種リセット信
号が発生している期間の論理値によってリセットされそ
の反対の論理値によって限時動作を行うように構成さ
れ、第２のタイマカウンタは、第２種リセット信号が発
生している期間の論理値によってリセットされその反対
の論理値で限時動作を行うように構成され、処理装置
は、第１種リセット信号および第２種リセット信号を第
１のタイマカウンタに対して出力するとともに、第１種
リセット信号が開始する時点および第２種リセット信号
が終了する時点に同期した所定幅のパルス信号を第２の
タイマカウンタに対して出力することを特徴とする請求
項１記載のウォッチドッグタイマ。5. The first-type reset signal and the second-type reset signal are pulse signals whose logical values are opposite to each other and are generated at every generation interval set by a program, and the first timer counter is The second timer counter is configured to be reset by a logical value during the period in which the first type reset signal is generated and perform a timed operation by the opposite logical value, and the second timer counter is configured to perform during the period in which the second type reset signal is generated. Is configured to perform a timed operation with a logic value of the first reset and a logic value of the opposite, the processing device outputs a first type reset signal and a second type reset signal to the first timer counter, and A pulse signal of a predetermined width synchronized with the time when the first-type reset signal starts and the time when the second-type reset signal ends is sent to the second timer counter. The watchdog timer according to claim 1, wherein the watchdog timer outputs.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186627A JPH0535541A (en) | 1991-07-25 | 1991-07-25 | Watchdog timer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186627A JPH0535541A (en) | 1991-07-25 | 1991-07-25 | Watchdog timer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0535541A true JPH0535541A (en) | 1993-02-12 |
Family
ID=16191893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3186627A Withdrawn JPH0535541A (en) | 1991-07-25 | 1991-07-25 | Watchdog timer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0535541A (en) |
-
1991
- 1991-07-25 JP JP3186627A patent/JPH0535541A/en not_active Withdrawn
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