JPH05344114A - Synchronization detector - Google Patents
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- JPH05344114A JPH05344114A JP4168326A JP16832692A JPH05344114A JP H05344114 A JPH05344114 A JP H05344114A JP 4168326 A JP4168326 A JP 4168326A JP 16832692 A JP16832692 A JP 16832692A JP H05344114 A JPH05344114 A JP H05344114A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、同期多重伝送方式にお
いて使用する多重分離装置の同期検出装置に関し、特
に、チャネル同期の確立をフレーム同期の確立と同時に
行なえるように構成したものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronization detector for a demultiplexer used in a synchronous multiplex transmission system, and more particularly, it is constructed so that channel synchronization can be established simultaneously with frame synchronization.
【０００２】[0002]
【従来の技術】近年、ＣＣＩＴＴ（ International Tel
egraph and Telephone ConsultativeCommittee：国際電
信電話諮問委員会）において、ＳＤＨ（Synchronous Di
gitalHierarchy）に基づいたＳＴＭ（Synchronous Tran
sport Module：同期多重伝送方式）が世界統一規格とし
て勧告された。これに対応した従来の同期多重変換装置
では、（１）高速処理部（シリアル信号処理部）におい
て同期検出およびチャネル検出を行なう方式、（２）チ
ャネル数に信号を分解した後、チャネル毎に同期検出お
よびチャネル検出を行なう方式、のいづれかによりシリ
アル多重信号の多重分離を行なっている。2. Description of the Related Art In recent years, CCITT (International Tel
egraph and Telephone Consultative Committee: SDH (Synchronous Dictionary)
STM (Synchronous Tran) based on gitalHierarchy
sport Module: Synchronous multiplex transmission system) was recommended as a world standard. In the conventional synchronous multiplex converter corresponding to this, (1) a method of performing synchronization detection and channel detection in a high-speed processing unit (serial signal processing unit), (2) decomposing the signal into the number of channels, and then synchronizing for each channel Demultiplexing of the serial multiplex signal is performed depending on which of the detection method and the channel detection method is used.
【０００３】前記（１）の方式を採るＳＴＭ−Ｎ同期多
重変換装置の多重分離部は、図４に示すように、シリア
ル多重信号７のフレーム同期を検出すると共に同期の保
持を図るＳＴＭ−Ｎフレーム同期検出・保護回路60と、
シリアル多重信号７を正規のＮチャネルに分離するＮチ
ャネル分離回路61と、それらの回路60、61を制御する制
御回路62とを備えている。As shown in FIG. 4, the demultiplexing unit of the STM-N synchronous multiplex converter adopting the above method (1) detects the frame synchronization of the serial multiplex signal 7 and holds the synchronization. Frame sync detection / protection circuit 60,
An N channel separation circuit 61 for separating the serial multiple signal 7 into regular N channels and a control circuit 62 for controlling those circuits 60, 61 are provided.
【０００４】この同期多重変換装置の多重分離部では、
ＳＴＭ−Ｎフレーム同期検出・保護回路60において、入
力するシリアルＳＴＭ−Ｎ信号７のフレーム・パタンの
検出を通じて、信号７の同期検出が行なわれ、これに基
づく初期化信号65が制御回路62に送られる。初期化され
た制御回路62は、ＳＴＭ−Ｎフレーム同期検出・保護回
路60にフレーム周期で制御信号63を送って、同期を保持
させると共に、Ｎチャネル分離回路61に制御信号64を送
り、シリアル多重信号７の各チャネルへの分離のタイミ
ングを制御する。In the demultiplexer of this synchronous multiplex converter,
In the STM-N frame sync detection / protection circuit 60, the sync pattern of the signal 7 is detected by detecting the frame pattern of the input serial STM-N signal 7, and the initialization signal 65 based on this is sent to the control circuit 62. Be done. The initialized control circuit 62 sends a control signal 63 to the STM-N frame synchronization detection / protection circuit 60 at a frame cycle to maintain synchronization, and also sends a control signal 64 to the N channel separation circuit 61 for serial multiplexing. Controls the timing of separation of signal 7 into each channel.
【０００５】これらの動作を通じて、シリアル多重信号
７は、正規のＮチャネルに分離されるが、多重分離部を
構成する各回路は、この動作を600MHZ以上の高速で処理
することが要求される。Through these operations, the serial multiplexed signal 7 is demultiplexed into regular N channels, but each circuit forming the demultiplexing section is required to process this operation at a high speed of 600 MHz or higher.
【０００６】制御回路62では、フレーム周期の制御信号
63を送出するためにフレーム・カウンタを必要とするか
ら、回路規模が増大し、また、ＳＴＭ−Ｎフレーム同期
検出・保護回路60でも、完全なフレーム・パタンを検出
するために、やはり回路規模が大きくならざるを得な
い。しかし、高速処理回路では、回路規模が拡大すると
発熱量が急増し、信頼性が低下したり、集積化が困難と
なり装置の大型化、消費電力の増大等の弊害を招く。In the control circuit 62, the control signal of the frame cycle is
Since the frame counter is required to send 63, the circuit scale increases, and the STM-N frame synchronization detection / protection circuit 60 also has a circuit scale to detect a complete frame pattern. There is no choice but to grow. However, in a high-speed processing circuit, as the circuit scale increases, the amount of heat generation increases sharply, resulting in a decrease in reliability, difficulty in integration, and an increase in the size of the device and an increase in power consumption.
【０００７】回路規模を小さくするため、ＳＴＭ−Ｎフ
レーム同期検出・保護回路60でフレーム・パタンの一部
のパタンのみを検出して同期を求める方法も考案されて
いるが、この方法では、その一部のパタンと同じ偽フレ
ーム・パタンがフレーム周期内で発生したときに、それ
が原因となって誤同期を生むおそれがある。In order to reduce the circuit scale, a method has been devised in which the STM-N frame synchronization detection / protection circuit 60 detects only a part of the pattern of the frame pattern to obtain the synchronization. When the same false frame pattern as some patterns occurs within a frame period, there is a possibility that it may cause false synchronization.
【０００８】高速処理を回避するために考案されたもの
が前記（２）の方式であり、それを採用したＳＴＭ−Ｎ
同期多重変換装置の多重分離部は、図５に示すように、
シリアルＳＴＭ−４多重信号７を８ビット・パラレルの
ＳＴＭ−４多重信号８に変換するビット直並列変換回路
１と、この多重信号８を８ビット・パラレルのＳＴＭ−
１信号23、24、25、26に変換するバイト直並列変換回路
２と、各チャネル毎に設けられた第１〜第４低速同期部
３、４、５、６とを備えている。A method devised to avoid high-speed processing is the above-mentioned method (2), and the STM-N adopting the method is adopted.
As shown in FIG. 5, the demultiplexing unit of the synchronous multiplex converter is
A serial-to-parallel conversion circuit 1 for converting a serial STM-4 multiplex signal 7 into an 8-bit parallel STM-4 multiplex signal 8 and an 8-bit parallel STM-
It is provided with a byte-serial / parallel conversion circuit 2 for converting into one signal 23, 24, 25, 26, and first to fourth low-speed synchronization units 3, 4, 5, 6 provided for each channel.
【０００９】この低速同期部は、フレーム同期のずれを
検出するフレーム同期検出・保護回路33と、フレーム・
パタンを検出して初期化信号20とビット・シフト指令3a
とを出力するフレーム・パタン検出回路30と、ＳＴＭ識
別子の検出を通じてチャネル同期のずれを検出するチャ
ネル同期検出・保護回路34と、チャネル・シフト指令3b
を出力するチャネル位相ずれ算出回路35と、各回路を制
御する制御回路37とで構成されている。This low-speed synchronizing section includes a frame synchronization detection / protection circuit 33 for detecting a frame synchronization deviation,
Initialize signal 20 and bit shift command 3a by detecting pattern
And a frame pattern detection circuit 30 that outputs a signal, a channel synchronization detection / protection circuit 34 that detects deviation of channel synchronization through detection of an STM identifier, and a channel shift command 3b.
And a control circuit 37 for controlling each circuit.
【００１０】この同期多重変換装置の多重分離部では、
各チャネル毎に分離して送り込まれた信号23〜26のフレ
ーム同期をフレーム同期検出・保護回路33で調べ、同期
のずれを検出すると、フレーム同期はずれ信号15を出力
する。この出力があると、フレーム・パタン検出回路30
は、フレーム・パタンを検出し、制御回路37に対して初
期化信号20を送出すると共にビット直並列変換回路１に
対してビット・シフト指令3aを出力する。この指令3aを
受けたビット直並列変換回路１では、同期引き込みを行
なってビットずれを除去する。In the demultiplexing section of this synchronous multiplex converter,
The frame synchronization detection / protection circuit 33 checks the frame synchronization of the signals 23 to 26 separately sent for each channel, and when the synchronization deviation is detected, the frame synchronization loss signal 15 is output. With this output, the frame pattern detection circuit 30
Detects a frame pattern, sends an initialization signal 20 to the control circuit 37, and outputs a bit shift command 3a to the bit-serial / parallel conversion circuit 1. The bit serial-parallel conversion circuit 1 that has received this command 3a performs synchronous pull-in to remove the bit shift.
【００１１】こうした一連の動作により、フレーム同期
確立が行なわれる。しかし、フレーム同期確立が実現し
てもチャネル同期が引き込まれるわけではない。そのた
め、チャネル同期確立を実行するために、フレーム同期
確立後、チャネル同期検出・保護回路34において、ＳＴ
Ｍ識別子によりチャネル検出を行ない、チャネル位相ず
れ算出回路35からバイト直並列変換回路２に対して、チ
ャネル・シフト指令3bを出力する。この指令3bを受けた
バイト直並列変換回路２では、チャネル同期引き込みを
行なってチャネルずれを除く。フレーム同期およびチャ
ネル同期が確立すると、制御回路37からフレーム同期検
出・保護回路33，チャネル同期検出・保護回路19および
チャネル位相ずれ算出回路35に対して制御信号18、19、
17が送られ、同期の保持が行なわれる。Frame synchronization is established by such a series of operations. However, the channel synchronization is not pulled even if the frame synchronization is established. Therefore, in order to execute the channel synchronization establishment, after the frame synchronization is established, in the channel synchronization detection / protection circuit 34, ST
The channel is detected by the M identifier, and the channel phase shift calculation circuit 35 outputs the channel shift command 3b to the byte-serial / parallel conversion circuit 2. The byte serial-parallel conversion circuit 2 which has received the command 3b carries out channel synchronization pull-in to remove the channel shift. When the frame synchronization and the channel synchronization are established, the control circuit 37 sends control signals 18, 19, to the frame synchronization detection / protection circuit 33, the channel synchronization detection / protection circuit 19 and the channel phase shift calculation circuit 35.
17 is sent and synchronization is maintained.
【００１２】[0012]
【発明が解決しようとする課題】このように、シリアル
多重信号をチャネル数に分解した後、チャネル毎に同期
検出およびチャネル検出を行なう前記（２）の方式は、
高速処理を要しないし、装置を小型化することもでき
る、という利点を備えているものの、一方で、同期検出
によってフレーム同期が確立した後でなければ、ＳＴＭ
識別子によるチャネル検出を行なうことができないた
め、最悪チャネル復帰時間がτ＋１フレーム（但し、
τ：最悪フレーム同期時間）となり、前記（１）の方式
の復帰時間τに比べて長くなる、という欠点を抱えてい
る。As described above, the method of (2), in which the serial multiplex signal is decomposed into the number of channels and then the synchronization detection and the channel detection are performed for each channel,
It has the advantages of not requiring high-speed processing and being able to downsize the device, but on the other hand, unless frame synchronization is established by synchronization detection, the STM
Since the channel cannot be detected by the identifier, the worst channel recovery time is τ + 1 frames (however,
τ: Worst frame synchronization time), which is longer than the recovery time τ of the method (1).
【００１３】本発明は、この点を解決するものであり、
低速回路を使用して多重分離を行なう方式において、チ
ャネル同期の確立をフレーム同期の確立と同時に実現で
きる同期検出装置を提供することを目的としている。The present invention solves this problem,
An object of the present invention is to provide a synchronism detecting apparatus which can realize establishment of channel synchronization at the same time as establishment of frame synchronization in a method of performing demultiplexing using a low speed circuit.
【００１４】[0014]
【課題を解決するための手段】そこで、本発明では、ビ
ット直並列変換回路およびバイト直並列変換回路を通過
した信号のフレーム同期およびチャネル同期を検出し
て、前記ビット直並列変換回路およびバイト直並列変換
回路の動作を制御する同期検出装置において、バイト直
並列変換回路が入力信号をチャネル数Ｎの信号に分割す
るとき、Ｎチャネルの信号のビットずれのフレーム・パ
タンを検出する第１のフレーム・パタン検出回路と、各
チャネル信号のビットずれのフレーム・パタンを検出す
る第２のフレーム・パタン検出回路と、第１のフレーム
・パタン検出回路の検出信号に基づいてチャネル位相の
ずれを算出してバイト直並列変換回路にチャネル・シフ
ト命令を出力するチャネル位相ずれ算出回路とを具備す
る低速同期部をＮ個設けている。In view of the above, the present invention detects the frame synchronization and channel synchronization of a signal that has passed through the bit-serial / parallel conversion circuit and the byte-serial / parallel conversion circuit to detect the bit-serial / parallel conversion circuit and the byte-serial conversion circuit. In a synchronization detection device for controlling the operation of a parallel conversion circuit, a first frame for detecting a frame pattern of bit shift of an N-channel signal when a byte-serial parallel conversion circuit divides an input signal into a signal of N channels. A pattern detection circuit, a second frame pattern detection circuit for detecting a frame pattern of bit shift of each channel signal, and a channel phase shift calculated based on the detection signals of the first frame pattern detection circuit N low-speed synchronization units equipped with a channel phase shift calculation circuit that outputs a channel shift command to the byte serial-parallel conversion circuit Only to have.
【００１５】[0015]
【作用】そのため、この同期検出装置のＮ個の低速同期
部の１つには必ずＮチャネルの信号が入力するから、そ
のＮチャネル信号の入力した低速同期部の第１のフレー
ム・パタン検出回路では、Ｎチャネル信号のビットずれ
を検出して、検出信号をチャネル位相ずれ算出回路に出
力する。チャネル位相ずれ算出回路では、その低速同期
部にＮチャネル信号が出力されていることを認識し、本
来出力されるべき信号のチャネル番号との差を計算する
ことにより、チャネル位相のずれを算出する。こうし
て、ビットずれの検出とチャネル位相のずれの検出とが
並行して行なわれ、それらの補正が同時に実行される。Therefore, since the N-channel signal is always input to one of the N low-speed synchronizing parts of this synchronization detecting device, the first frame pattern detecting circuit of the low-speed synchronizing part to which the N-channel signal is input. Then, the bit shift of the N-channel signal is detected and the detection signal is output to the channel phase shift calculation circuit. The channel phase shift calculation circuit recognizes that the N-channel signal is output to the low-speed synchronizing section and calculates the difference between the N-channel signal and the channel number of the signal to be originally output, thereby calculating the channel phase shift. .. In this way, the detection of the bit shift and the detection of the channel phase shift are performed in parallel, and their corrections are simultaneously performed.
【００１６】[0016]
【実施例】本発明の実施例における同期検出装置は、Ｓ
ＴＭ−４多重信号の同期を検出する装置であり、図１に
示すように、シリアルＳＴＭ−４多重信号７を８ビット
・パラレルのＳＴＭ−４多重信号８に変換するビット直
並列変換回路１と、この多重信号８を８ビット・パラレ
ルのＳＴＭ−１信号23、24、25、26に変換するバイト直
並列変換回路２と、フレーム同期およびチャネル同期を
検出する第１乃至第４低速同期部３、４、５、６とを備
えている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A synchronization detecting apparatus according to an embodiment of the present invention is S
1 is a device for detecting synchronization of TM-4 multiplex signals, and as shown in FIG. 1, a bit serial-parallel conversion circuit 1 for converting a serial STM-4 multiplex signal 7 into an 8-bit parallel STM-4 multiplex signal 8. , A byte-serial parallel conversion circuit 2 for converting the multiplexed signal 8 into 8-bit parallel STM-1 signals 23, 24, 25, 26, and first to fourth low-speed synchronization units 3 for detecting frame synchronization and channel synchronization. 4, 5, and 6 are provided.
【００１７】各低速同期部３〜６は、ビットずれのある
フレーム・パタンを検出して検出信号11、13およびビッ
ト位相信号12、14（ビット進み値を表わす信号）を出力
する第１および第２のフレーム・パタン検出回路31、32
と、フレーム同期パタンを検出してフレーム同期の保護
動作を行ない、同期はずれのときはフレーム同期はずれ
信号15を出力するフレーム同期検出・保護回路33と、Ｓ
ＴＭ−１信号のＳＴＭ識別子を検出してチャネル同期の
保護動作を行ない、チャネルはずれのときはチャネルは
ずれ信号16を出力するチャネル同期検出・保護回路34
と、ＳＴＭ識別子または第１フレーム・パタン検出回路
31の検出信号11に基づいてチャネル位相の進み値を算出
してチャネル・シフト命令3bを出力するチャネル位相ず
れ算出回路35と、チャネル位相ずれ算出回路35、フレー
ム同期検出・保護回路33およびチャネル同期検出・保護
回路34におけるフレーム周期の動作を制御する制御回路
37と、フレーム同期検出・保護回路33がフレーム同期は
ずれ信号15を出力しているとき、フレーム・パタン検出
回路31、32のビット位相信号12、14に基づいてビット・
シフト命令3aを出力するビット位相ずれ判定回路36と、
第１および第２フレーム・パタン検出回路31、32による
検出信号11、13の論理和をとる論理和回路38と、論理和
回路38の出力とフレーム同期検出・保護回路33のフレー
ム同期はずれ信号15の論理積をとる論理積回路39とを具
備している。Each of the low-speed synchronizing sections 3 to 6 detects the frame pattern having a bit shift and outputs the detection signals 11 and 13 and the bit phase signals 12 and 14 (signals representing the bit advance value). 2 frame pattern detection circuits 31, 32
And a frame synchronization detection / protection circuit 33 that detects a frame synchronization pattern and performs a frame synchronization protection operation, and outputs a frame synchronization loss signal 15 when the synchronization is lost,
A channel synchronization detection / protection circuit 34 which detects the STM identifier of the TM-1 signal and performs a channel synchronization protection operation, and outputs a channel loss signal 16 when the channel is lost.
And STM identifier or first frame pattern detection circuit
A channel phase shift calculation circuit 35 that calculates a channel phase lead value based on the detection signal 11 of 31 and outputs a channel shift instruction 3b, a channel phase shift calculation circuit 35, a frame synchronization detection / protection circuit 33, and a channel synchronization Control circuit for controlling the operation of the frame cycle in the detection / protection circuit 34
37 and the frame sync detection / protection circuit 33 are outputting the out-of-frame signal 15, the bit pattern signals 12 and 14 of the frame pattern detection circuits 31 and 32
A bit phase shift determination circuit 36 that outputs the shift instruction 3a,
A logical sum circuit 38 for taking the logical sum of the detection signals 11, 13 by the first and second frame pattern detection circuits 31, 32, and the output of the logical sum circuit 38 and the frame synchronization loss signal 15 of the frame synchronization detection / protection circuit 33. AND circuit 39 for taking the logical product of
【００１８】なお、フレーム同期検出・保護回路33およ
びチャネル同期検出・保護回路34は、一般には競合カウ
ンタで構成できる。The frame synchronization detection / protection circuit 33 and the channel synchronization detection / protection circuit 34 can be generally composed of a contention counter.
【００１９】先ず、この同期検出装置における信号の流
れについて説明する。First, the flow of signals in this synchronization detecting device will be described.
【００２０】シリアルのＳＴＭ−４多重信号７は、ビッ
ト直並列変換回路１において８ビットパラレルのＳＴＭ
−４多重信号８に変換される。さらに、この８ビットパ
ラレルのＳＴＭ−４多重信号８は、バイト直並列変換回
路２で４つの８ビットパラレルのＳＴＭ−１信号23、2
4、25、26に分割されて、４つの低速同期部３、４、
５、６に分配される。The serial STM-4 multiplexed signal 7 is sent to the 8-bit parallel STM in the bit-serial conversion circuit 1.
-4 is converted into a multiplex signal 8. Further, the 8-bit parallel STM-4 multiplexed signal 8 is converted into four 8-bit parallel STM-1 signals 23, 2 by the byte serial parallel conversion circuit 2.
It is divided into 4, 25, and 26, and four low-speed synchronization units 3, 4, and
It is divided into 5 and 6.
【００２１】低速同期部３に送出されたＳＴＭ−１信号
23は、第１フレーム・パタン検出回路31、第２フレーム
・パタン検出回路32、フレーム同期検出・保護回路33、
チャネル同期検出・保護回路34およびチャネル位相ずれ
算出回路35に入力する。STM-1 signal sent to the low speed synchronizing section 3
23 is a first frame pattern detection circuit 31, a second frame pattern detection circuit 32, a frame synchronization detection / protection circuit 33,
It is input to the channel synchronization detection / protection circuit 34 and the channel phase shift calculation circuit 35.
【００２２】ＳＴＭ−１信号23のフレーム同期がとれて
いる状態では、フレーム同期パタンを検出しているフレ
ーム同期検出・保護回路33が同期保護動作を継続する。When the STM-1 signal 23 is in frame synchronization, the frame synchronization detection / protection circuit 33 that detects the frame synchronization pattern continues the synchronization protection operation.
【００２３】フレーム同期がはずれると、フレーム同期
パタンの検出できなくなったフレーム同期検出・保護回
路33は、フレーム同期はずれ信号15（ハイ・レベル）を
論理積回路39およびビット位相ずれ判定回路36に出力
し、また、ビットずれのあるフレーム・パタンを検出し
た第１または第２フレーム・パタン検出回路31、32は、
検出信号11、13を論理和回路38に、ビット位相信号12、
14をビット位相ずれ判定回路36に、それぞれ出力する。When the frame synchronization is lost, the frame synchronization detection / protection circuit 33, which cannot detect the frame synchronization pattern, outputs the frame synchronization loss signal 15 (high level) to the AND circuit 39 and the bit phase shift determination circuit 36. In addition, the first or second frame pattern detection circuits 31 and 32 that have detected a frame pattern with a bit shift,
The detection signals 11 and 13 are input to the OR circuit 38, and the bit phase signal 12 and
14 are output to the bit phase shift determination circuit 36, respectively.
【００２４】その結果、論理和回路38の出力とフレーム
同期はずれ信号15とが共にハイ・レベルになり、論理積
回路39は、制御回路37に対して初期化信号20を出力す
る。制御回路37は、この初期化信号20によって、フレー
ム周期の動作制御における初期値が与えられる。また、
ビット位相ずれ判定回路36は、ビット直並列変換回路１
にビット・シフト命令3aを出力して、フレーム・パタン
検出回路31、32で検出したビット進み量の補正を指令す
る。As a result, the output of the logical sum circuit 38 and the out-of-frame signal 15 both become high level, and the logical product circuit 39 outputs the initialization signal 20 to the control circuit 37. The initialization signal 20 gives the control circuit 37 an initial value in the operation control of the frame cycle. Also,
The bit phase shift determination circuit 36 is a bit serial / parallel conversion circuit 1
The bit shift instruction 3a is output to the CPU to instruct the correction of the bit advance amount detected by the frame pattern detection circuits 31 and 32.
【００２５】一方、チャネル同期に関しては、チャネル
同期検出・保護回路34が、ＳＴＭ識別子を検出して、チ
ャネル同期の保護動作を行なう。チャネル位相のずれが
発生すると、チャネル同期検出・保護回路34は、チャネ
ル位相ずれ算出回路35の算出動作を起動するため、チャ
ネルはずれ信号16を出力する。チャネル位相ずれ算出回
路35は、後述するように、ＳＴＭ−１信号23にチャネル
はずれとフレーム同期はずれとが同時に発生していると
きは第１フレーム・パタン検出回路31の出力する検出信
号11に基づいて、また、チャネルはずれのみが発生して
いるときはＳＴＭ−１信号23のＳＴＭ識別子を検出する
ことによって、チャネル位相の進み値を検出し、バイト
直並列変換回路２にチャネル・シフト命令3bを出力し
て、チャネル進み量の補正を指令する。On the other hand, regarding the channel synchronization, the channel synchronization detection / protection circuit 34 detects the STM identifier and performs the channel synchronization protection operation. When the channel phase shift occurs, the channel synchronization detection / protection circuit 34 activates the calculation operation of the channel phase shift calculation circuit 35, and thus outputs the channel shift signal 16. As will be described later, the channel phase shift calculation circuit 35 is based on the detection signal 11 output from the first frame pattern detection circuit 31 when a channel shift and a frame synchronization shift occur in the STM-1 signal 23 at the same time. In addition, when only a channel shift occurs, the lead value of the channel phase is detected by detecting the STM identifier of the STM-1 signal 23, and the channel shift instruction 3b is sent to the byte / serial conversion circuit 2. Output and command correction of channel advance amount.
【００２６】このチャネル・シフト命令3bは、ビット・
シフト命令3aと並行して出力され、バイト直並列変換回
路２によるチャネル位相の進みの補正は、ビット直並列
変換回路１によるビット進みの補正と同時に行なわれ
る。This channel shift instruction 3b is
The correction is made in parallel with the shift command 3a, and the correction of the advance of the channel phase by the byte serial / parallel conversion circuit 2 is performed at the same time as the correction of the bit advance by the bit serial / parallel conversion circuit 1.
【００２７】次に、第１および第２フレーム・パタン検
出回路31、34の検出動作と、それに基づくチャネル検出
の動作について説明する。Next, the detection operation of the first and second frame pattern detection circuits 31, 34 and the channel detection operation based on the detection operation will be described.
【００２８】第１および第２フレーム・パタン検出回路
31、32は、ＳＴＭ−１信号23のフレーム・パタンを検出
する。First and second frame pattern detection circuits
Reference numerals 31 and 32 detect the frame pattern of the STM-1 signal 23.
【００２９】ＳＴＭ−１信号では、世界統一規格によっ
て、フレーム同期パタンが「Ｆ６Ｆ６Ｆ６２８２８２
８」（１６進数表示。なお、１６進数表示では、１０、
１１、１２、１３、１４、１５が、それぞれ、Ａ、Ｂ、
Ｃ、Ｄ、Ｅ、Ｆと表示される）と規定されている。この
フレーム同期パタンに、例えば、１ビットのずれが生ず
ると、「Ｆ６Ｆ６‥」の「“１１１１”“０１１０”
“１１１１”“０１１０”‥」は、「１“１１１０”
“１１０１”“１１１０”“１１０‥」となり、「１Ｅ
ＤＥ‥」のフレーム・パタンとして第１および第２フレ
ーム・パタン検出回路31、32に検出される。In the STM-1 signal, the frame synchronization pattern is "F6F6F628282" according to the world unified standard.
8 "(hexadecimal number display. In hexadecimal number display, 10,
11, 12, 13, 14, and 15 are A, B, and
(Displayed as C, D, E, F)). If, for example, a 1-bit shift occurs in this frame synchronization pattern, “F6F6 ...” “1111” “0110”
“1111” “0110” ... ”means“ 1 “1110”
"1101", "1110", "110 ...", and "1E
The frame pattern of "DE ..." Is detected by the first and second frame pattern detection circuits 31 and 32.
【００３０】図２には、ＳＴＭ−４における１ビット進
みのフレーム・パタンを表示している。図２の信号は、
チャネル１として示しているビット信号が低速同期部１
に、チャネル２として示しているビット信号が低速同期
部２に‥、という形でバイト直並列変換回路２により、
低速同期部３〜６に分配される。FIG. 2 shows a 1-bit advance frame pattern in STM-4. The signal in Figure 2 is
The bit signal shown as channel 1 is the low-speed synchronization section 1
, The bit signal shown as channel 2 is transferred to the low-speed synchronization unit 2 by the byte-serial parallel conversion circuit 2.
It is distributed to the low speed synchronizing units 3 to 6.
【００３１】各低速同期部３〜６の第１フレーム・パタ
ン検出回路31と第２フレーム・パタン検出回路32とは、
送られてきたＳＴＭ−１信号のビット進みを示すフレー
ム・パタンを検出する。このフレーム・パタンは、図３
に示すように、ビットの進み量に応じて異なるパタンで
検出される。したがって、このパタンにより、ビットの
進み量が２〜７ビットのいずれであるかが判別できる。The first frame pattern detection circuit 31 and the second frame pattern detection circuit 32 of each of the low speed synchronizing sections 3 to 6 are
A frame pattern indicating the bit advance of the sent STM-1 signal is detected. This frame pattern is shown in Figure 3.
As shown in, the patterns are detected with different patterns depending on the bit advance amount. Therefore, from this pattern, it is possible to determine whether the bit advance amount is 2 to 7 bits.
【００３２】また、第１フレーム・パタン検出回路31と
第２フレーム・パタン検出回路32とは、検出するフレー
ム・パタンの長さを異にしている。第２フレーム・パタ
ン検出回路32は、図３のＢ（第２）欄に記載したフレー
ム・パタンを検出すると検出信号13およびビット進み値
を示すビット位相信号14を出力するが、第１フレーム・
パタン検出回路31は、Ａ（第１）欄のフレーム・パタン
（即ち、Ｂ欄のフレーム・パタンの前後に８ビットのフ
レーム・パタンを加えたもの）を検出したときに始めて
検出信号11およびビット位相信号12を出力する。Further, the first frame pattern detection circuit 31 and the second frame pattern detection circuit 32 differ in the length of the frame pattern to be detected. When the second frame pattern detection circuit 32 detects the frame pattern described in the B (second) column of FIG. 3, it outputs the detection signal 13 and the bit phase signal 14 indicating the bit advance value.
The pattern detection circuit 31 detects the detection signal 11 and the bit only when it detects a frame pattern in the A (first) column (that is, an 8-bit frame pattern added before and after the frame pattern in the B column). The phase signal 12 is output.
【００３３】この図３のＡ欄のフレーム・パタンは、図
２のＳＴＭ−４信号を例にとると、チャネル１に入るべ
き信号が１ビット進んだために、チャネル４に出現する
フレーム・パタンである。したがって、このＡ欄のフレ
ーム・パタンは、チャネル４のＳＴＭ−１信号にのみ表
われ、チャネル１、２および３のＳＴＭ−１信号では、
図３のＢ欄のフレーム・パタンは出現するが、Ａ欄のフ
レーム・パタンは出現しない。Taking the STM-4 signal of FIG. 2 as an example, the frame pattern in the column A of FIG. 3 is a frame pattern appearing in channel 4 because the signal to be entered in channel 1 advances by 1 bit. Is. Therefore, the frame pattern in the column A appears only in the STM-1 signal of channel 4, and in the STM-1 signals of channels 1, 2 and 3,
The frame pattern in the B column of FIG. 3 appears, but the frame pattern in the A column does not appear.
【００３４】即ち、シリアルのＳＴＭ−Ｎ（Ｎ＞２）信
号を８×Ｎビットのパラレル信号に変換する場合、ＳＴ
Ｍ−Ｎのチャネル番号（ＳＴＭ識別子の値：以下“＃”
と表記）＃１の信号が１〜７ビットのビット進みで入力
しているときには、＃１〜＃Ｎ−１の信号については、
図３のＢ欄のフレーム・パタンは現れるがＡ欄のフレー
ム・パタンは現れず、＃Ｎの信号については図３のＡ欄
のフレーム・パタンが現れる（勿論、Ｂ欄のフレーム・
パタンも現れている）。That is, when converting a serial STM-N (N> 2) signal to a parallel signal of 8 × N bits, ST
MN channel number (STM identifier value: "#" below)
When the signal of # 1 is input with bit advance of 1 to 7 bits, the signals of # 1 to # N-1 are
The frame pattern in the B column in FIG. 3 appears, but the frame pattern in the A column does not appear, and the frame pattern in the A column in FIG. 3 appears for the signal #N (of course, the frame pattern in the B column).
Patterns are also appearing).
【００３５】したがって、ＳＴＭ−Ｎ信号にビット進み
とチャネル位相進みとがある場合、ＳＴＭ−Ｎの＃Ｎ信
号が入力している低速同期部（３と仮定する）の第１フ
レーム・パタン検出回路31は、検出信号11を出力する
が、その他の低速同期部４、５、６の第１フレーム・パ
タン検出回路31は、検出信号11を出力しない。Therefore, when the STM-N signal has a bit lead and a channel phase lead, the first frame pattern detection circuit of the low-speed synchronizing section (assumed to be 3) to which the #N signal of the STM-N is input. The reference numeral 31 outputs the detection signal 11, but the first frame pattern detection circuits 31 of the other low-speed synchronization units 4, 5, 6 do not output the detection signal 11.
【００３６】第１フレーム・パタン検出回路31の出力し
た検出信号11は、その低速同期部３のチャネル位相ずれ
算出回路35に入力し、チャネル位相ずれ算出回路35は、
その低速同期部３が＃Ｎを受信していることを認識す
る。そこで、チャネル位相ずれ算出回路35は、その低速
同期部３に設定されているチャネル番号（ＳＴＭ識別子
の値）と比較してチャネル位相の進み値を算出する。な
お、一般にＳＴＭ−Ｎに対して、チャネル位相の進み値
は、次式によって求められる。The detection signal 11 output from the first frame pattern detection circuit 31 is input to the channel phase shift calculation circuit 35 of the low speed synchronizing section 3, and the channel phase shift calculation circuit 35
The low speed synchronizing unit 3 recognizes that #N is received. Therefore, the channel phase shift calculation circuit 35 calculates the lead value of the channel phase by comparing with the channel number (STM identifier value) set in the low-speed synchronizing section 3. Note that generally, for STM-N, the lead value of the channel phase is obtained by the following equation.
【００３７】チャネル位相の進み値＝Ｎ−（設定されて
いるチャネル番号）これを図２のＳＴＭ−４信号に当て
はめると、チャネル４の信号が第４低速同期部６に入力
している場合には、第４低速同期部６の第１フレーム・
パタン検出回路31が図３の「進み」の１に対応するＡ欄
のフレーム・パタンを検出し、チャネル位相ずれ算出回
路35に検出信号11を出力する。検出信号11を受信したチ
ャネル位相ずれ算出回路35は、チャネル位相の進み値を
４−４＝０と算出する。つまり、この場合には、ビット
進みは発生しているが、チャネル位相のずれは発生して
いないことになる。Channel phase lead value = N- (set channel number) When this is applied to the STM-4 signal of FIG. 2, when the signal of channel 4 is input to the fourth low speed synchronizing section 6, Is the first frame of the fourth low-speed synchronization unit 6.
The pattern detection circuit 31 detects the frame pattern in the column A corresponding to "advance" 1 in FIG. 3, and outputs the detection signal 11 to the channel phase shift calculation circuit 35. Upon receiving the detection signal 11, the channel phase shift calculation circuit 35 calculates the lead value of the channel phase as 4-4 = 0. That is, in this case, although the bit advance has occurred, the channel phase shift has not occurred.
【００３８】チャネル４の信号が第３低速同期部５に入
力している場合には、第３低速同期部５の第１フレーム
・パタン検出回路31が図３のＡ欄のフレーム・パタンを
検出することになる。このときは、チャネル位相ずれ算
出回路35によって、チャネル位相の進み値が、４−３＝
１と算出され、チャネル位相ずれ算出回路35は、バイト
直並列変換回路２に対して、チャネル位相を１だけ引き
戻すように指令するチャネル・シフト命令5bを出力す
る。When the signal of the channel 4 is input to the third low speed synchronizing section 5, the first frame pattern detecting circuit 31 of the third low speed synchronizing section 5 detects the frame pattern of column A in FIG. Will be done. At this time, the channel phase shift calculation circuit 35 determines that the lead value of the channel phase is 4-3 =
When calculated as 1, the channel phase shift calculation circuit 35 outputs a channel shift command 5b for instructing the byte-serial / parallel conversion circuit 2 to pull back the channel phase by 1.
【００３９】このように、ＳＴＭ−Ｎ信号にビット進み
が生じた場合には、いずれかの低速同期部３〜５の第１
フレーム・パタン検出回路31が図３のＡ欄のフレーム・
パタンを検出して検出信号11を出力し、それに基づいて
チャネル位相ずれ算出回路35がチャネル位相の進み値を
算出して、バイト直並列変換回路２にチャネル・シフト
命令3b〜6bを出力し、即時にチャネル同期引き込みが行
なわれる。As described above, when a bit lead occurs in the STM-N signal, the first of the low speed synchronizing sections 3 to 5 is firstly connected.
The frame pattern detection circuit 31 displays the frame
The pattern is detected, the detection signal 11 is output, the channel phase shift calculation circuit 35 calculates the lead value of the channel phase based on it, and the channel shift instructions 3b to 6b are output to the byte / serial conversion circuit 2. Immediate channel synchronization is performed.
【００４０】一方、ビットの同期はとれているが、チャ
ネル同期がはずれている場合には、チャネル同期のはず
れを検出したチャネル同期検出・保護回路34が、チャネ
ル位相ずれ算出回路35にチャネルはずれ信号16を出力す
る。しかし、制御回路37は、ビットがずれていないため
論理積回路39からの出力が無く、通常の制御信号17をチ
ャネル位相ずれ算出回路35に送り続ける。On the other hand, when the bits are synchronized but the channel is out of synchronization, the channel synchronization detection / protection circuit 34 which detects the out of channel synchronization outputs the out-of-channel signal to the channel phase shift calculation circuit 35. Output 16 However, the control circuit 37 does not output bits from the AND circuit 39 because the bits are not shifted, and continues to send the normal control signal 17 to the channel phase shift calculation circuit 35.
【００４１】このような状態の下では、チャネル位相ず
れ算出回路35は、バイト直並列変換回路２の出力するＳ
ＴＭ−１信号23からＳＴＭ識別子を検出し、低速同期部
３に設定されているチャネル番号と比較してチャネル位
相の進み値を算出し、バイト直並列変換回路２にチャネ
ル・シフト命令3bを出力して、チャネル同期の引き込み
を行なわせる。Under such a condition, the channel phase shift calculation circuit 35 outputs the S output from the byte-serial / parallel conversion circuit 2.
The STM identifier is detected from the TM-1 signal 23, the advance value of the channel phase is calculated by comparing with the channel number set in the low speed synchronizing unit 3, and the channel shift instruction 3b is output to the byte / serial conversion circuit 2. Then, the channel synchronization is pulled in.
【００４２】[0042]
【発明の効果】以上の実施例の説明から明らかなよう
に、本発明の同期検出装置は、低速同期部を用いて構成
しているから、消費電力が少なく、装置を小型化するこ
とが可能である。しかも、この装置は、チャネル位相の
ずれの補正を、ビット進みの補正と同時に行なうことが
できるので、同期回復時間が短かく、実用的価値が極め
て大きい。As is apparent from the above description of the embodiments, since the synchronization detecting device of the present invention is configured by using the low speed synchronizing part, it consumes less power and can be downsized. Is. Moreover, since this apparatus can correct the channel phase shift at the same time as the bit advance correction, the synchronization recovery time is short and the practical value is extremely large.
【図１】本発明の同期検出装置の一実施例を示すブロッ
ク図、FIG. 1 is a block diagram showing an embodiment of a synchronization detection device of the present invention,
【図２】ＳＴＭ−４信号における１ビット進みのフレー
ム・パタンを示す図、FIG. 2 is a diagram showing a 1-bit advance frame pattern in an STM-4 signal;
【図３】実施例のフレーム・パタン検出回路が検出する
フレーム・パタンを示す図、FIG. 3 is a diagram showing frame patterns detected by a frame pattern detection circuit according to the embodiment;
【図４】従来の同期検出装置の一例を示すブロック図、FIG. 4 is a block diagram showing an example of a conventional synchronization detection device,
【図５】従来の他の同期検出装置を示すブロック図であ
る。FIG. 5 is a block diagram showing another conventional synchronization detection device.
3a〜6a ビット・シフト命令 3b〜6b チャネル・シフト命令 １ ビット直並列変換回路 ２ バイト直並列変換回路 ３〜５ 低速同期部 ７ シリアルＳＴＭ−４多重信号 ８ パラレルＳＴＭ−４多重信号 11、13 検出信号 12、14 ビット位相信号 15 フレーム同期はずれ信号 16 チャネルはずれ信号 17、18、19、63、64 制御信号 20、65 初期化信号 23〜26 パラレルＳＴＭ−１信号 30 フレーム・パタン検出回路 31 第１フレーム・パタン検出回路 32 第２フレーム・パタン検出回路 33 フレーム同期検出保護回路 34 チャネル同期検出保護回路 35 チャネル位相ずれ算出回路 36 ビット位相ずれ判定回路 37、62 制御回路 38 論理和回路 39 論理積回路 60 ＳＴＭ−Ｎフレーム同期検出・保護回路 61 Ｎチャネル分離回路 3a to 6a Bit shift instruction 3b to 6b Channel shift instruction 1 bit serial-parallel conversion circuit 2 byte serial-parallel conversion circuit 3 to 5 Low-speed synchronization unit 7 Serial STM-4 multiplexed signal 8 Parallel STM-4 multiplexed signal 11, 13 Detection Signal 12, 14-bit phase signal 15 Out-of-frame signal 16 Out-of-channel signal 17, 18, 19, 63, 64 Control signal 20, 65 Initialization signal 23 to 26 Parallel STM-1 signal 30 Frame pattern detection circuit 31 1st Frame pattern detection circuit 32 Second frame pattern detection circuit 33 Frame synchronization detection protection circuit 34 Channel synchronization detection protection circuit 35 Channel phase shift calculation circuit 36 Bit phase shift determination circuit 37, 62 Control circuit 38 Logical sum circuit 39 Logical product circuit 60 STM-N frame sync detection / protection circuit 61 N channel separation circuit
Claims (1)
列変換回路を通過した信号のフレーム同期およびチャネ
ル同期を検出して、前記ビット直並列変換回路およびバ
イト直並列変換回路の動作を制御する同期検出装置にお
いて、 前記バイト直並列変換回路が入力信号をチャネル数Ｎの
信号に分割するとき、Ｎチャネルの信号のビットずれの
フレーム・パタンを検出する第１のフレーム・パタン検
出回路と、各チャネル信号のビットずれのフレーム・パ
タンを検出する第２のフレーム・パタン検出回路と、前
記第１のフレーム・パタン検出回路の検出信号に基づい
てチャネル位相のずれを算出して前記バイト直並列変換
回路にチャネル・シフト命令を出力するチャネル位相ず
れ算出回路とを具備する低速同期部をＮ個設けたこと特
徴とする同期検出装置。1. A synchronization detection for detecting the frame synchronization and the channel synchronization of a signal that has passed through the bit serial parallel conversion circuit and the byte serial parallel conversion circuit, and controlling the operations of the bit serial parallel conversion circuit and the byte serial parallel conversion circuit. In the device, when the byte serial-parallel conversion circuit divides an input signal into signals of the number of channels N, a first frame pattern detection circuit for detecting a frame pattern of bit deviation of N channel signals, and each channel signal Second frame pattern detection circuit for detecting the frame pattern of the bit shift of the above, and the shift of the channel phase is calculated based on the detection signal of the first frame pattern detection circuit, The present invention is characterized in that N low-speed synchronization units each including a channel phase shift calculation circuit that outputs a channel shift command are provided. Detection device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4168326A JP2803050B2 (en) | 1992-06-04 | 1992-06-04 | Synchronous detection device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4168326A JP2803050B2 (en) | 1992-06-04 | 1992-06-04 | Synchronous detection device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05344114A true JPH05344114A (en) | 1993-12-24 |
| JP2803050B2 JP2803050B2 (en) | 1998-09-24 |
Family
ID=15865969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4168326A Expired - Fee Related JP2803050B2 (en) | 1992-06-04 | 1992-06-04 | Synchronous detection device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2803050B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08163116A (en) * | 1994-12-09 | 1996-06-21 | Korea Electron Telecommun | Frame synchronizing device |
| JPH08212154A (en) * | 1995-02-07 | 1996-08-20 | Sony Corp | Serial data communication equipment |
| WO2011151892A1 (en) * | 2010-06-01 | 2011-12-08 | 富士通株式会社 | Communication system, frame sync detection apparatus and frame sync detection method |
-
1992
- 1992-06-04 JP JP4168326A patent/JP2803050B2/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08163116A (en) * | 1994-12-09 | 1996-06-21 | Korea Electron Telecommun | Frame synchronizing device |
| JPH08212154A (en) * | 1995-02-07 | 1996-08-20 | Sony Corp | Serial data communication equipment |
| WO2011151892A1 (en) * | 2010-06-01 | 2011-12-08 | 富士通株式会社 | Communication system, frame sync detection apparatus and frame sync detection method |
| US9203603B2 (en) | 2010-06-01 | 2015-12-01 | Fujitsu Limited | Communication system, frame synchronization detection apparatus, and frame synchronization detection method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2803050B2 (en) | 1998-09-24 |
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