JPH05335913A - Output buffer circuit - Google Patents
Output buffer circuitInfo
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- JPH05335913A JPH05335913A JP4140741A JP14074192A JPH05335913A JP H05335913 A JPH05335913 A JP H05335913A JP 4140741 A JP4140741 A JP 4140741A JP 14074192 A JP14074192 A JP 14074192A JP H05335913 A JPH05335913 A JP H05335913A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は半導体集積回路装置の出
力バッファ回路に関するものである。近年、半導体集積
回路装置においては高速化に伴い、多ビットの出力が要
求されている。そのため、全ビットの出力データが同一
のときには出力バッファ回路から過渡的に大きな出力電
流が流れて電源電圧が変動し、内部回路の誤動作を招く
ようになってきた。そこで、出力バッファ回路の出力電
流のピークを抑えることが考えられている。ところが、
出力電流のピークを抑えることにより、出力データのレ
ベルが確定するまでに長い時間を要し、アクセスタイム
が長くなるという問題が生じる。そこで、出力バッファ
回路においては、高速動作を妨げることなく、ピーク電
流を抑えて電源電圧の変動を抑制することが求められて
いる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer circuit of a semiconductor integrated circuit device. 2. Description of the Related Art In recent years, semiconductor integrated circuit devices have been required to output multi-bit data as the speed has increased. Therefore, when the output data of all bits are the same, a large output current transiently flows from the output buffer circuit and the power supply voltage fluctuates, causing malfunction of the internal circuit. Therefore, it has been considered to suppress the peak of the output current of the output buffer circuit. However,
By suppressing the peak of the output current, it takes a long time to determine the level of the output data, which causes a problem that the access time becomes long. Therefore, in the output buffer circuit, it is required to suppress the peak current and suppress the fluctuation of the power supply voltage without hindering the high speed operation.
【0002】[0002]
【従来の技術】図4に、従来のトーテムポール出力形出
力バッファ回路を示す。高電位側電源VDDと低電位側電
源としてのグランドの間には、NチャネルのMOSトラ
ンジスタ41,42が直列に接続されている。内部回路
からバス(図示略)を介して伝えられたデータ(以下、
入力データという)は、MOSトランジスタ42のゲー
トに入力されると共に、インバータ回路43を介してM
OSトランジスタ42のゲートに入力される。そして、
各MOSトランジスタ41,42の間のノードから出力
データが出力されるようになっている。2. Description of the Related Art FIG. 4 shows a conventional totem pole output type output buffer circuit. N-channel MOS transistors 41 and 42 are connected in series between the high potential side power source VDD and the ground serving as the low potential side power source. Data transmitted from an internal circuit via a bus (not shown) (hereinafter,
Input data) is input to the gate of the MOS transistor 42, and M
It is input to the gate of the OS transistor 42. And
Output data is output from the node between the MOS transistors 41 and 42.
【0003】従って、入力データがLレベルのとき、M
OSトランジスタ41はオンして、MOSトランジスタ
42はオフし、出力データはHレベルになる。また、入
力データがHレベルのとき、MOSトランジスタ41は
オフして、MOSトランジスタ42はオンし、出力デー
タはLレベルになる。すなわち、出力データは入力デー
タとは逆相になっている。Therefore, when the input data is L level, M
The OS transistor 41 is turned on, the MOS transistor 42 is turned off, and the output data becomes H level. When the input data is at the H level, the MOS transistor 41 is turned off, the MOS transistor 42 is turned on, and the output data is at the L level. That is, the output data has an opposite phase to the input data.
【0004】図6に、入力データがHレベルからLレベ
ルに切り換わったときにおける、MOSトランジスタ4
1のゲート電圧G41とドレイン電流(出力バッファ回路
の出力電流)I41の時間変移を示す。FIG. 6 shows the MOS transistor 4 when the input data is switched from the H level to the L level.
1 shows the time change of the gate voltage G41 and the drain current (output current of the output buffer circuit) I41 of No.1.
【0005】MOSトランジスタ41のゲート電圧が上
昇してしきい値電圧を越え、MOSトランジスタ41が
オンすると、過渡的に大きな出力電流I41が流れる。
尚、入力データがLレベルからHレベルに切り換わった
ときにおいては、MOSトランジスタ42がMOSトラ
ンジスタ41に置き代わるだけで、同様の動作が行われ
る。When the gate voltage of the MOS transistor 41 rises to exceed the threshold voltage and the MOS transistor 41 is turned on, a transiently large output current I41 flows.
When the input data is switched from the L level to the H level, the MOS transistor 42 is simply replaced by the MOS transistor 41, and the same operation is performed.
【0006】ここで、半導体集積回路装置の全出力ビッ
トの出力データがLレベルからHレベルに切り換わると
き、すなわち、出力ビットに対応する各出力バッファ回
路の入力データがHレベルからLレベルに切り換わると
きを考えてみる。Here, when the output data of all output bits of the semiconductor integrated circuit device is switched from the L level to the H level, that is, the input data of each output buffer circuit corresponding to the output bit is switched from the H level to the L level. Think about when it will change.
【0007】この場合、半導体集積回路装置の出力電流
は各出力バッファ回路の出力電流の総和となるため、そ
のピーク値は極めて大きなものになる。ところが、高電
位側電源VDDの電流容量は一定であるため、出力電流の
ピーク時には消費電力が瞬間的に極めて大きくなり、高
電位側電源VDDの電圧が一時的に低下することがある。
その高電位側電源VDDの一時的な電源電圧の低下が電源
ノイズとなり、内部回路の誤動作の原因となる。In this case, since the output current of the semiconductor integrated circuit device is the sum of the output currents of the output buffer circuits, its peak value becomes extremely large. However, since the current capacity of the high-potential-side power supply VDD is constant, power consumption momentarily becomes extremely large at the peak of the output current, and the voltage of the high-potential-side power supply VDD may temporarily drop.
The temporary drop in the power supply voltage of the high-potential-side power supply VDD causes power supply noise, which causes malfunction of the internal circuit.
【0008】一方、半導体集積回路装置の全出力ビット
の出力データがHレベルからLレベルに切り換わると
き、すなわち、出力ビットに対応する各出力バッファ回
路の入力データがLレベルからHレベルに切り換わると
きは、高電位側電源VDDがグランドに、MOSトランジ
スタ41がMOSトランジスタ42に置き代わって同様
の作用が起こる。On the other hand, when the output data of all output bits of the semiconductor integrated circuit device is switched from the H level to the L level, that is, the input data of each output buffer circuit corresponding to the output bit is switched from the L level to the H level. At this time, the high-potential-side power supply VDD is replaced with the ground and the MOS transistor 41 is replaced with the MOS transistor 42, and the same operation occurs.
【0009】すなわち、半導体集積回路装置の出力電流
(接続される外部装置から引き込む電流)は各出力バッ
ファ回路の出力電流の総和となるため、そのピーク値は
極めて大きなものになる。すると、グランドに流れ込む
電流が増大することにより、グランド電位が一時的に上
昇することがある。そのグランド電位の一時的な上昇が
電源ノイズとなり、内部回路の誤動作の原因となる。That is, since the output current of the semiconductor integrated circuit device (current drawn from the connected external device) is the sum of the output currents of the output buffer circuits, its peak value becomes extremely large. Then, the current flowing into the ground increases, and the ground potential may temporarily rise. The temporary rise in the ground potential causes power supply noise, which causes malfunction of internal circuits.
【0010】このように、出力バッファ回路の出力電流
に大きなピークがあると、高電位側または低電位側(グ
ランド)の電源電圧が変動し、内部回路の誤動作を招く
ことになる。そこで、以下の方法により出力電流のピー
クを下げることが考えられている。As described above, when the output current of the output buffer circuit has a large peak, the power supply voltage on the high potential side or the low potential side (ground) fluctuates, which causes malfunction of the internal circuit. Therefore, it is considered to reduce the peak of the output current by the following method.
【0011】一つは、各MOSトランジスタ41,42
を駆動するインバータ回路43のトランジスタサイズを
小さくすることにより、ゲート電圧の立ち上がりを緩や
かにして、出力電流の立ち上がりも緩やかにし、ピーク
値を下げる方法である。One is the MOS transistors 41 and 42.
This is a method in which the transistor size of the inverter circuit 43 for driving the inverter is reduced to slow the rise of the gate voltage and the rise of the output current to lower the peak value.
【0012】もう一つは、各MOSトランジスタ41,
42を複数個並列に設け、それぞれのゲート電圧の立ち
上がりに時間差を設けることにより、それぞれのピーク
値をずらすことにより出力電流の立ち上がりを緩やかに
し、ピーク値を下げる方法である。Another is that each MOS transistor 41,
This is a method of arranging a plurality of 42 in parallel and providing a time difference between the rising edges of the respective gate voltages to shift the respective peak values to make the rising of the output current gentle and lower the peak value.
【0013】図5はその一例であり、図4におけるMO
Sトランジスタ41を、並列に接続したNチャネルのM
OSトランジスタ51,52に置き換えてある。但し、
各MOSトランジスタ51,52のゲートは互いに分離
されている。FIG. 5 shows an example thereof, and MO in FIG.
An N-channel M transistor in which the S transistor 41 is connected in parallel.
It is replaced with the OS transistors 51 and 52. However,
The gates of the MOS transistors 51 and 52 are isolated from each other.
【0014】尚、図5はプルアップ側(Hレベル出力
側、トーテムポールの上段)のみを示してある。プルダ
ウン側(Lレベル出力側、トーテムポールの下段、逆デ
ータ側)についてはプルアップ側と同じ構成でありミラ
ー反転しているだけであるため省略してある。FIG. 5 shows only the pull-up side (H-level output side, upper stage of the totem pole). The pull-down side (L-level output side, lower stage of the totem pole, reverse data side) has the same structure as the pull-up side and is omitted because it is only mirror-inverted.
【0015】両MOSトランジスタ51,52のドレイ
ンは高電位側電源VDDに接続され、ソースはプルダウン
側の各MOSトランジスタ(図示略)のドレインに接続
されている。The drains of both MOS transistors 51 and 52 are connected to the high-potential side power supply VDD, and the sources are connected to the drains of the pull-down side MOS transistors (not shown).
【0016】入力データは、ノア回路53に入力される
と共に、インバータ回路54を介してMOSトランジス
タ51のゲートに入力される。また、インバータ回路5
4の出力はインバータ回路55を介してノア回路53に
入力される。そのノア回路53の出力はMOSトランジ
スタ52のゲートに入力される。そして、両MOSトラ
ンジスタ51,52のソースから出力データが出力され
るようになっている。The input data is input to the NOR circuit 53 and also to the gate of the MOS transistor 51 via the inverter circuit 54. In addition, the inverter circuit 5
The output of 4 is input to the NOR circuit 53 via the inverter circuit 55. The output of the NOR circuit 53 is input to the gate of the MOS transistor 52. The output data is output from the sources of both MOS transistors 51 and 52.
【0017】従って、入力データがHレベルからLレベ
ルに切り換わると、MOSトランジスタ51のゲートに
はインバータ回路54の信号遅延時間分だけ遅延してH
レベルの信号が印加される。一方、MOSトランジスタ
52のゲートにはインバータ回路54の信号遅延時間に
加えて、インバータ回路55の信号遅延時間t1および
ノア回路53の信号遅延時間t2だけ遅れてHレベルの
信号が印加される。すなわち、MOSトランジスタ52
のゲート電圧の立ち上がりは、MOSトランジスタ51
のゲート電圧の立ち上がりに比べ、インバータ回路55
とノア回路53の信号遅延時間の和(t1+t2)だけ
遅れることになる。Therefore, when the input data is switched from the H level to the L level, the gate of the MOS transistor 51 is delayed by the signal delay time of the inverter circuit 54 to the H level.
A level signal is applied. On the other hand, in addition to the signal delay time of the inverter circuit 54, an H level signal is applied to the gate of the MOS transistor 52 with a delay of the signal delay time t1 of the inverter circuit 55 and the signal delay time t2 of the NOR circuit 53. That is, the MOS transistor 52
Rising of the gate voltage of the MOS transistor 51
In comparison with the rising of the gate voltage of
And the sum of the signal delay times of the NOR circuit 53 (t1 + t2).
【0018】図7に、入力データがHレベルからLレベ
ルに切り換わったときにおける、各MOSトランジスタ
51,52のゲート電圧G51, G52とドレイン電流I5
1, I52および出力バッファ回路の出力電流(各MOS
トランジスタ51,52のドレイン電流I51, I52の和
〔I51+I52〕)IO の時間変移を示す。FIG. 7 shows the gate voltages G51 and G52 and the drain current I5 of the MOS transistors 51 and 52 when the input data is switched from the H level to the L level.
1, I52 and output current of output buffer circuit (each MOS
The time change of the sum [I51 + I52]) IO of the drain currents I51 and I52 of the transistors 51 and 52 is shown.
【0019】各MOSトランジスタ51,52のゲート
電圧G51, G52が上昇してそれぞれのしきい値電圧を越
え、各MOSトランジスタ51,52がそれぞれオンし
たときが、各ドレイン電流I51, I52のピークになる。
但し、その各ドレイン電流I51, I52のピーク値は、図
6に示す出力電流I41のピーク値に比べると小さな値と
なる。また、ドレイン電流I52の立ち上がりはドレイン
電流I51の立ち上がりに比べ、前記の各MOSトランジ
スタ51,52の立ち上がりの時間差(t1+t2)だ
け遅れることになる。そのため、ドレイン電流I52のピ
ークはドレイン電流I51のピークに比べ、時間差(t1
+t2)だけ遅れて生じる。When the gate voltages G51, G52 of the MOS transistors 51, 52 rise and exceed their respective threshold voltages and the MOS transistors 51, 52 are turned on, the drain currents I51, I52 reach their peaks. Become.
However, the peak values of the drain currents I51 and I52 are smaller than the peak value of the output current I41 shown in FIG. Further, the rise of the drain current I52 is delayed from the rise of the drain current I51 by the time difference (t1 + t2) between the rises of the MOS transistors 51 and 52. Therefore, the peak of the drain current I52 is different from the peak of the drain current I51 by the time difference (t1).
+ T2).
【0020】従って、出力バッファ回路の出力電流IO
のピーク値は、図6に示す出力電流I41のピーク値に比
べると小さな値となる。その結果、半導体集積回路装置
の全出力ビットの出力データがHレベルからLレベルに
切り換わっても、半導体集積回路装置の出力電流のピー
ク値を低く抑えることができる。すなわち、高電位側電
源VDDの電圧が低下することはないため、電源ノイズは
発生せず、内部回路の誤動作を誘発することはない。Therefore, the output current IO of the output buffer circuit
Is smaller than the peak value of the output current I41 shown in FIG. As a result, even when the output data of all output bits of the semiconductor integrated circuit device is switched from the H level to the L level, the peak value of the output current of the semiconductor integrated circuit device can be suppressed to a low value. That is, since the voltage of the high-potential side power supply VDD does not drop, power supply noise does not occur and malfunction of the internal circuit is not induced.
【0021】また、半導体集積回路装置の全出力ビット
の出力データがLレベルからHレベルに切り換わった場
合においても、図示しないプルダウン側の各MOSトラ
ンジスタが上記と同様に動作して、半導体集積回路装置
の出力電流のピーク値を低く抑えることができる。すな
わち、グランド電位が上昇することはないため、電源ノ
イズは発生せず、内部回路の誤動作を誘発することはな
い。Further, even when the output data of all output bits of the semiconductor integrated circuit device is switched from the L level to the H level, each MOS transistor on the pull-down side (not shown) operates in the same manner as described above, and the semiconductor integrated circuit. The peak value of the output current of the device can be kept low. That is, since the ground potential does not rise, power supply noise does not occur and malfunction of the internal circuit is not induced.
【0022】[0022]
【発明が解決しようとする課題】しかしながら、上記の
2つの方法(出力トランジスタを駆動するインバータ
回路のトランジスタサイズを小さくする、出力トラン
ジスタを複数個並列に設け、それぞれのゲート電圧の立
ち上がりに時間差を設ける)においては、出力バッファ
回路の出力電流のピーク値を小さくできる反面、出力電
流の立ち上がりも緩やかなものになる。その結果、出力
データのレベルが確定するまでに長い時間を要すること
になるため、アクセスタイムが長くなり、高速動作が阻
害されるという問題が生じる。However, the above-mentioned two methods (reducing the transistor size of the inverter circuit for driving the output transistor, providing a plurality of output transistors in parallel, and providing a time difference between the rising edges of the respective gate voltages). In (), while the peak value of the output current of the output buffer circuit can be reduced, the rise of the output current also becomes gentle. As a result, it takes a long time to determine the level of output data, which causes a problem that access time becomes long and high-speed operation is hindered.
【0023】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、出力電流の立ち上がり
を適宜に調整することにより、高速動作を妨げることな
く、ピーク電流を抑えて電源電圧の変動を抑制すること
が可能な出力バッファ回路を提供することにある。The present invention has been made to solve the above problems, and its purpose is to appropriately adjust the rising of the output current to suppress the peak current without hindering the high-speed operation and to suppress the power supply. An object of the present invention is to provide an output buffer circuit capable of suppressing fluctuations in voltage.
【0024】[0024]
【課題を解決するための手段】図1は本発明の原理説明
図である。並列に接続された各トランジスタ1のゲート
は共通になっており、各ゲートには内部回路の出力デー
タが入力される。そして、各トランジスタ1から第1の
トランジスタ群2が構成される。また、並列に接続され
た各トランジスタ3のゲートは共通になっており、各ト
ランジスタ3から第2のトランジスタ群4が構成され
る。尚、両トランジスタ群2,4は、電源VDDに対して
並列に接続されている。FIG. 1 illustrates the principle of the present invention. The gates of the transistors 1 connected in parallel are common, and the output data of the internal circuit is input to each gate. Then, each transistor 1 constitutes a first transistor group 2. Further, the gates of the transistors 3 connected in parallel are common, and each transistor 3 constitutes a second transistor group 4. The two transistor groups 2 and 4 are connected in parallel with the power supply VDD.
【0025】電圧制御回路5は、内部回路の出力データ
のレベルが切り換わったとき、第2のトランジスタ群4
のゲート電圧を、一定時間まで、第1のトランジスタ群
2のゲート電圧と同時に変化させる。続いて、電圧制御
回路5は、第2のトランジスタ群4のゲート電圧を一定
時間までそのまま保持する。その後、電圧制御回路5
は、第2のトランジスタ群4のゲート電圧を第1のトラ
ンジスタ群2のゲート電圧に対応して変化させる。The voltage control circuit 5 includes a second transistor group 4 when the level of the output data of the internal circuit is switched.
Gate voltage of the first transistor group 2 is changed simultaneously with the gate voltage of the first transistor group 2 for a predetermined time. Subsequently, the voltage control circuit 5 holds the gate voltage of the second transistor group 4 as it is for a certain period of time. After that, the voltage control circuit 5
Changes the gate voltage of the second transistor group 4 in accordance with the gate voltage of the first transistor group 2.
【0026】そして、内部回路の出力データは、第1お
よび第2のトランジスタ群2,4を介して外部回路に出
力される。Then, the output data of the internal circuit is output to the external circuit through the first and second transistor groups 2 and 4.
【0027】[0027]
【作用】従って、内部回路の出力データのレベルが切り
換わったとき、各トランジスタ群2,4のゲート電圧
は、一定時間まで同時に変化する。そして一定時間経過
後、第1のトランジスタ群2のゲート電圧は、内部回路
の出力データのレベルになるまで引き続き変化する。一
方、第2のトランジスタ群2のゲート電圧はそのまま保
持される。その後、一定時間経過すると、第2のトラン
ジスタ群2のゲート電圧は、内部回路の出力データのレ
ベルになるまで変化する。Therefore, when the level of the output data of the internal circuit is switched, the gate voltage of each of the transistor groups 2 and 4 simultaneously changes until a fixed time. After a lapse of a certain time, the gate voltage of the first transistor group 2 continues to change until it reaches the level of the output data of the internal circuit. On the other hand, the gate voltage of the second transistor group 2 is maintained as it is. After that, when a certain period of time elapses, the gate voltage of the second transistor group 2 changes until reaching the level of the output data of the internal circuit.
【0028】その結果、第2のトランジスタ群4の出力
電流のピークは、第1のトランジスタ群2の出力電流の
ピークに比べ、各トランジスタ群のゲート電圧の立ち上
がりの時間差だけ遅れて生じる。そのため、出力バッフ
ァ回路の出力電流のピーク値を低く抑えることができ
る。As a result, the peak of the output current of the second transistor group 4 is delayed from the peak of the output current of the first transistor group 2 by the time difference of the rise of the gate voltage of each transistor group. Therefore, the peak value of the output current of the output buffer circuit can be suppressed low.
【0029】また、前記の一定時間の間、各トランジス
タ群2,4の各ゲート電圧が同時に変化するため各出力
電流も同時に上昇する。すると、各トランジスタ群2,
4の出力電流の和である出力バッファ回路の出力電流
は、急激に立ち上がることになる。そのため、外部回路
に出力される出力データのレベルが確定するまでに要す
る時間を短くできる。Further, during the above-mentioned fixed time, the respective gate voltages of the respective transistor groups 2 and 4 simultaneously change, so that the respective output currents simultaneously rise. Then, each transistor group 2,
The output current of the output buffer circuit, which is the sum of the output currents of No. 4, rises rapidly. Therefore, the time required until the level of the output data output to the external circuit is determined can be shortened.
【0030】尚、各トランジスタ1,3の数を変更する
ことにより、出力バッファ回路の出力電流の立ち上がり
を調整することもできる。The rise of the output current of the output buffer circuit can be adjusted by changing the number of the transistors 1 and 3.
【0031】[0031]
【実施例】以下、本発明を具体化した一実施例を図2,
図3に従って説明する。図2に、本実施例のトーテムポ
ール出力形出力バッファ回路を示す。Embodiment An embodiment embodying the present invention will now be described with reference to FIG.
It will be described with reference to FIG. FIG. 2 shows a totem pole output type output buffer circuit of this embodiment.
【0032】尚、図2はプルアップ側のみを示してあ
り、プルダウン側についてはプルアップ側と同じ構成で
ありミラー反転しているだけであるため省略してある。
各NチャネルMOSトランジスタ21は、それぞれ同じ
トランジスタサイズであって複数個並列に接続されてい
る。また、各NチャネルMOSトランジスタ22も、そ
れぞれ同じトランジスタサイズであってMOSトランジ
スタ21と同数だけ並列に接続されている。そして、両
MOSトランジスタ21,22のドレインは高電位側電
源VDDに接続され、ソースはプルダウン側の各MOSト
ランジスタ(図示略)のドレインに接続されている。
内部回路からバス(図示略)を介して伝えられた入力デ
ータは、インバータ回路23を介して各MOSトランジ
スタ21のゲートに入力されると共に、インバータ回路
24およびCMOSトランスミッションゲート25を介
して各MOSトランジスタ22のゲートに入力される。Note that FIG. 2 shows only the pull-up side, and the pull-down side has the same configuration as the pull-up side and is only mirror-reversed, so it is omitted.
The N-channel MOS transistors 21 have the same transistor size and are connected in parallel. Also, each N-channel MOS transistor 22 has the same transistor size and is connected in parallel by the same number as the MOS transistor 21. The drains of both MOS transistors 21 and 22 are connected to the high-potential power supply VDD, and the sources are connected to the drains of the pull-down MOS transistors (not shown).
Input data transmitted from an internal circuit via a bus (not shown) is input to the gate of each MOS transistor 21 via an inverter circuit 23, and each MOS transistor via an inverter circuit 24 and a CMOS transmission gate 25. It is input to the gate of 22.
【0033】また、インバータ回路23の出力は、ナン
ド回路26の一方の入力端子Aに入力されると共に、3
個のインバータ回路27を介してナンド回路26の他方
の入力端子Bに入力される。ナンド回路26の出力は、
トランスミッションゲート25を構成するNチャネルM
OSトランジスタのゲートに入力されると共に、インバ
ータ回路28を介してトランスミッションゲート25を
構成するPチャネルMOSトランジスタのゲートに入力
される。従って、ナンド回路26の出力がHレベル(イ
ンバータ回路28の出力がLレベル)のとき、トランス
ミッションゲート25は開くことになる。The output of the inverter circuit 23 is input to one of the input terminals A of the NAND circuit 26, and at the same time, 3
It is input to the other input terminal B of the NAND circuit 26 via the individual inverter circuits 27. The output of the NAND circuit 26 is
N channel M that constitutes the transmission gate 25
It is input to the gate of the OS transistor and also input to the gate of the P-channel MOS transistor forming the transmission gate 25 via the inverter circuit 28. Therefore, when the output of the NAND circuit 26 is H level (the output of the inverter circuit 28 is L level), the transmission gate 25 is opened.
【0034】そして、両MOSトランジスタ21,22
のソースから出力データが出力されるようになってい
る。尚、各インバータ回路23,24,27の信号遅延
時間t3は、全て等しくなるように設定されている。Then, both MOS transistors 21, 22
The output data is output from the source. The signal delay times t3 of the respective inverter circuits 23, 24 and 27 are set to be equal.
【0035】次に、このように構成された本実施例の動
作を説明する。入力データがHレベルのとき、各インバ
ータ回路23,24の出力はLレベルになり、各MOS
トランジスタ21はオフする。このとき、ナンド回路2
6の入力端子BはHレベル、入力端子AはLレベルにな
るため、ナンド回路26の出力はHレベル(インバータ
回路28の出力はLレベル)になり、トランスミッショ
ンゲート25は開くことになる。開いたトランスミッシ
ョンゲート25を介して、インバータ回路24のLレベ
ルの出力が各MOSトランジスタ22のゲートに入力さ
れ、各MOSトランジスタ22はオフする。Next, the operation of this embodiment thus constructed will be described. When the input data is at H level, the output of each inverter circuit 23, 24 becomes L level,
The transistor 21 is turned off. At this time, NAND circuit 2
Since the input terminal B of 6 becomes the H level and the input terminal A becomes the L level, the output of the NAND circuit 26 becomes the H level (the output of the inverter circuit 28 is the L level), and the transmission gate 25 is opened. The L level output of the inverter circuit 24 is input to the gate of each MOS transistor 22 via the opened transmission gate 25, and each MOS transistor 22 is turned off.
【0036】続いて、入力データがHレベルからLレベ
ルに切り換わると、各MOSトランジスタ21のゲート
およびナンド回路26の入力端子Aには、インバータ回
路23の信号遅延時間t3分だけ遅延してHレベルの信
号が印加される。また、ナンド回路26の入力端子Bに
は、インバータ回路23および3個のインバータ回路2
7の信号遅延時間の和(4×t3)だけ遅延してLレベ
ルの信号が印加される。Then, when the input data is switched from the H level to the L level, the gate of each MOS transistor 21 and the input terminal A of the NAND circuit 26 are delayed by the signal delay time t3 of the inverter circuit 23 and set to the H level. A level signal is applied. Further, the input terminal B of the NAND circuit 26 has an inverter circuit 23 and three inverter circuits 2
The L level signal is applied with a delay of the sum of the signal delay times of 7 (4 × t3).
【0037】従って、入力データがHレベルからLレベ
ルに切り換わってから時間(4×t3)だけ経過するま
での間(各インバータ回路23,24の出力がHレベル
になってから時間(3×t3)だけ経過するまでの
間)、ナンド回路26の入力端子BはHレベルのまま保
持される。Therefore, until the time (4 × t3) elapses after the input data is switched from the H level to the L level (after the output of each inverter circuit 23, 24 becomes the H level, the time (3 × Until t3) has elapsed), the input terminal B of the NAND circuit 26 is maintained at the H level.
【0038】すると、ナンド回路26の入力端子A,B
が共にHレベルになるため、ナンド回路26の出力はH
レベルからLレベルに切り換わるが、切り換わるまでに
は、ナンド回路26の信号遅延時間t4分だけの時間が
かかる。すなわち、インバータ回路23の出力がHレベ
ルになってから時間t4だけ経過するまでの間、ナンド
回路26の出力はHレベルのまま保持され、トランスミ
ッションゲート25は開いたままになっている。Then, the input terminals A and B of the NAND circuit 26
Both become H level, the output of the NAND circuit 26 becomes H level.
The level is switched to the L level, but it takes a signal delay time t4 of the NAND circuit 26 until the level is switched. That is, the output of the NAND circuit 26 is kept at the H level and the transmission gate 25 is kept open until the time t4 elapses after the output of the inverter circuit 23 becomes the H level.
【0039】そのため、各MOSトランジスタ22のゲ
ートには、開いたトランスミッションゲート25を介し
て、インバータ回路24の信号遅延時間t3分だけ遅延
してHレベルの信号が印加される。Therefore, the H level signal is applied to the gate of each MOS transistor 22 via the open transmission gate 25 with a delay of the signal delay time t3 of the inverter circuit 24.
【0040】従って、各インバータ回路23,24の出
力がHレベルになってから時間t4だけ経過するまでの
間、各MOSトランジスタ21,22の各ゲート電圧G
21,G22は同時に立ち上がることになる。Therefore, until the time t4 elapses after the output of each inverter circuit 23, 24 becomes H level, each gate voltage G of each MOS transistor 21, 22.
21, G22 will stand up at the same time.
【0041】そして、時間t4が経過し、ナンド回路2
6の出力がHレベルからLレベルに切り換わると、トラ
ンスミッションゲート25は閉じることになる。する
と、各MOSトランジスタ22のゲートには電荷が供給
されなくなり、各MOSトランジスタ22のゲート電圧
G22は、トランスミッションゲート25が閉じた時点の
まま保持される。Then, the time t4 elapses, and the NAND circuit 2
When the output of 6 switches from the H level to the L level, the transmission gate 25 will be closed. Then, no charge is supplied to the gate of each MOS transistor 22, and the gate voltage G22 of each MOS transistor 22 is maintained at the time when the transmission gate 25 was closed.
【0042】一方、各MOSトランジスタ21のゲート
には引き続き電荷が供給されるため、各MOSトランジ
スタ21のゲート電圧G21は、入力データのレベルにな
るまで上昇を続けることになる。On the other hand, since the electric charge is continuously supplied to the gate of each MOS transistor 21, the gate voltage G21 of each MOS transistor 21 continues to increase until it reaches the level of the input data.
【0043】その後、各インバータ回路23,24の出
力がHレベルになってから時間(3×t3)が経過する
と、ナンド回路26の入力端子BはLレベルになる。こ
のとき、ナンド回路26の入力端子AはHレベルである
ため、ナンド回路26の出力はHレベルになり、トラン
スミッションゲート25は再び開くことになる。する
と、各MOSトランジスタ22のゲートには再び電荷が
供給されるため、各MOSトランジスタ22のゲート電
圧G22は、入力データのレベルになるまで上昇を続ける
ことになる。After that, when the time (3.times.t3) elapses after the outputs of the respective inverter circuits 23 and 24 become H level, the input terminal B of the NAND circuit 26 becomes L level. At this time, since the input terminal A of the NAND circuit 26 is at the H level, the output of the NAND circuit 26 becomes at the H level and the transmission gate 25 is opened again. Then, the charges are supplied again to the gates of the respective MOS transistors 22, so that the gate voltage G22 of the respective MOS transistors 22 continues to rise until reaching the level of the input data.
【0044】図3に、入力データがHレベルからLレベ
ルに切り換わったときにおける、各MOSトランジスタ
21,22のゲート電圧G21, G22と、各MOSトラン
ジスタ21,22の各ドレイン電流の和電流I21, I2
2、および、出力バッファ回路の出力電流(各和電流I2
1, I22の和〔I21+I22〕)IOUT の時間変移を示
す。FIG. 3 shows the sum current I21 of the gate voltages G21 and G22 of the MOS transistors 21 and 22 and the drain currents of the MOS transistors 21 and 22 when the input data is switched from the H level to the L level. , I2
2 and the output current of the output buffer circuit (each sum current I2
1, the sum of I22 [I21 + I22]) shows the time shift of IOUT.
【0045】各ゲート電圧G21, G22が上昇して各MO
Sトランジスタ21,22のしきい値電圧を越え、各M
OSトランジスタ21,22がそれぞれオンしたとき
が、各和電流I21, I22のピークになる。但し、その各
和電流I21, I22のピーク値は、図6に示す出力電流I
41のピーク値に比べると小さな値となる。また、和電流
I22のピークは和電流I21のピークに比べ、前記の各M
OSトランジスタ21,22の立ち上がりの時間差(3
×t3−t4)だけ遅れて生じる。従って、出力バッフ
ァ回路の出力電流IOUT のピーク値は、図6に示す出力
電流I41のピーク値に比べると小さな値となる。Each gate voltage G21, G22 rises to increase each MO
Exceeding the threshold voltage of S-transistors 21 and 22, each M
When the OS transistors 21 and 22 are turned on, the sum currents I21 and I22 reach their peaks. However, the peak value of each sum current I21, I22 is the output current I shown in FIG.
The value is smaller than the peak value of 41. Further, the peak of the sum current I22 is higher than that of the sum current I21 by the above M values.
Time difference of rising of the OS transistors 21 and 22 (3
Xt3-t4). Therefore, the peak value of the output current IOUT of the output buffer circuit is smaller than the peak value of the output current I41 shown in FIG.
【0046】そして、前記の一定時間(t4)の間、各
ゲート電圧G21, G22が共に上昇するため各和電流I2
1, I22も同時に上昇し、出力電流IOUT の立ち上がり
は、図7に示す出力電流IO の立ち上がりに比べて急峻
になる。Then, during the above-mentioned constant time (t4), since the respective gate voltages G21 and G22 rise together, the respective sum currents I2
1, 122 also rise at the same time, and the rising edge of the output current IOUT becomes steeper than the rising edge of the output current IO shown in FIG.
【0047】このように本実施例においては、半導体集
積回路装置の全出力ビットの出力データがHレベルから
Lレベルに切り換わっても、出力電流のピーク値を低く
抑えることができる。加えて、出力電流が一定時間(t
4)だけ急激に立ち上がるため、出力データのレベルが
確定するまでに要する時間を短くでき、アクセスタイム
も短くなって高速動作を行うことができる。As described above, in this embodiment, even if the output data of all output bits of the semiconductor integrated circuit device is switched from the H level to the L level, the peak value of the output current can be kept low. In addition, the output current is constant (t
Since it rapidly rises by 4), the time required until the output data level is determined can be shortened, the access time can be shortened, and high-speed operation can be performed.
【0048】また、半導体集積回路装置の全出力ビット
の出力データがLレベルからHレベルに切り換わった場
合においても、図示しないプルダウン側の各MOSトラ
ンジスタが上記と同様に動作して、出力電流のピーク値
を低く抑えると共に、出力電流を急激に立ち上がらせて
高速動作を行うことができる。Further, even when the output data of all output bits of the semiconductor integrated circuit device is switched from the L level to the H level, each MOS transistor on the pull-down side (not shown) operates in the same manner as described above to output the output current. The peak value can be suppressed to a low level, and the output current can be rapidly raised to achieve high-speed operation.
【0049】尚、本発明は上記実施例に限定されるもの
ではなく、以下のように実施してもよい。 1)各インバータ回路23,24,27の信号遅延時間
を同じではなく、それぞれ異なった値にする。The present invention is not limited to the above embodiment, but may be carried out as follows. 1) The signal delay times of the inverter circuits 23, 24, 27 are not the same but different values.
【0050】2)各MOSトランジスタ21,22の数
を同じではなく適宜に変更する。また、各MOSトラン
ジスタ21,22のトランジスタサイズを同じではなく
適宜に変更する。これにより、各和電流I21, I22の立
ち上がりを適宜に調整することができるため、出力電流
IOUT の立ち上がりを任意に調節することができる。2) The number of each MOS transistor 21, 22 is not the same but is changed appropriately. Further, the transistor sizes of the MOS transistors 21 and 22 are not the same but are appropriately changed. As a result, the rise of each sum current I21, I22 can be adjusted appropriately, and thus the rise of the output current IOUT can be adjusted arbitrarily.
【0051】3)インバータ回路27を3個ではなく奇
数個で適宜な数にする。これにより、ゲート電圧G22の
立ち上がりを変更して和電流I22の立ち上がりを適宜に
調整することができるため、出力電流IOUT の立ち上が
りを任意に調節することができる。3) An appropriate number of inverter circuits 27 is used instead of three. As a result, the rise of the gate current G22 can be changed and the rise of the sum current I22 can be adjusted appropriately, so that the rise of the output current IOUT can be arbitrarily adjusted.
【0052】4)上記実施例によらず、ゲート電圧G22
の立ち上がりを調整することができる何らかの回路を用
いる。 5)トーテムポール出力形に限らず、スリーステイト出
力形やオープンドレイン出力形およびソースフォロア出
力形等の他の形式の出力バッファ回路に利用する。4) Regardless of the above embodiment, the gate voltage G22
Use some circuit that can adjust the rising edge of. 5) Not limited to the totem pole output type, it is used for output buffer circuits of other types such as three-state output type, open drain output type and source follower output type.
【0053】6)各NチャネルMOSトランジスタ2
1,22を、PチャネルMOSトランジスタやJFE
T、SITおよびバイポーラトランジスタ等の他のトラ
ンジスタに置き換える。6) Each N-channel MOS transistor 2
1, 22 are P-channel MOS transistors and JFE
Replace with other transistors such as T, SIT and bipolar transistors.
【0054】[0054]
【発明の効果】以上詳述したように本発明によれば、出
力電流の立ち上がりを適宜に調整することにより、高速
動作を妨げることなく、ピーク電流を抑えて電源電圧の
変動を抑制することが可能な出力バッファ回路を提供す
ることができる優れた効果がある。As described in detail above, according to the present invention, by appropriately adjusting the rising of the output current, the peak current can be suppressed and the fluctuation of the power supply voltage can be suppressed without disturbing the high speed operation. There is an excellent effect of being able to provide a possible output buffer circuit.
【図1】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.
【図2】本発明を具体化した一実施例の回路図である。FIG. 2 is a circuit diagram of an embodiment embodying the present invention.
【図3】一実施例の各部の電圧および電流の立ち上がり
を示す波形図である。FIG. 3 is a waveform diagram showing rise of voltage and current in each part of the embodiment.
【図4】従来例の回路図である。FIG. 4 is a circuit diagram of a conventional example.
【図5】従来例の回路図である。FIG. 5 is a circuit diagram of a conventional example.
【図6】従来例の各部の電圧および電流の立ち上がりを
示す波形図である。FIG. 6 is a waveform diagram showing rise of voltage and current in each part of a conventional example.
【図7】従来例の各部の電圧および電流の立ち上がりを
示す波形図である。FIG. 7 is a waveform diagram showing rise of voltage and current in each part of a conventional example.
1 トランジスタ 2 第1のトランジスタ群 3 トランジスタ 4 第2のトランジスタ群 5 電圧制御回路 1 Transistor 2 1st Transistor Group 3 Transistor 4 2nd Transistor Group 5 Voltage Control Circuit
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H03K 19/003 Z 8941−5J ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H03K 19/003 Z 8941-5J
Claims (1)
上並列に接続された各トランジスタ(1)からなり、そ
の各ゲートまたはベースに内部回路の出力データが入力
される第1のトランジスタ群(2)と、 ゲートまたはベースを共通にして1つ以上並列に接続さ
れた各トランジスタ(3)からなり、前記第1のトラン
ジスタ群(2)と電源(VDD)に対して並列に接続され
た第2のトランジスタ群(4)と、 前記内部回路の出力データのレベルが切り換わったと
き、前記第2のトランジスタ群(4)のゲートまたはベ
ース電圧を、一定時間まで、前記第1のトランジスタ群
(2)のゲートまたはベース電圧と同時に変化させ、続
いて一定時間までその電圧を保持し、その後、前記第1
のトランジスタ群(2)のゲートまたはベース電圧に対
応して変化させる電圧制御回路(5)と、 から構成され、内部回路の出力データを、前記第1およ
び第2のトランジスタ群(2,4)を介して外部回路に
出力することを特徴とする出力バッファ回路。1. A first transistor group (2) comprising one or more transistors (1) connected in parallel with a common gate or base, to which output data of an internal circuit is input. ) And one or more transistors (3) connected in parallel with a common gate or base, and a second transistor connected in parallel to the first transistor group (2) and the power supply (VDD). When the level of the output data of the transistor group (4) and the internal circuit is switched, the gate or base voltage of the second transistor group (4) is changed to the first transistor group (2 ) Gate or base voltage at the same time, and then hold that voltage for a certain period of time.
And a voltage control circuit (5) for changing the gate voltage or the base voltage of the transistor group (2) of (1), and the output data of the internal circuit to the first and second transistor groups (2, 4). An output buffer circuit, which outputs to an external circuit via.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4140741A JPH05335913A (en) | 1992-06-01 | 1992-06-01 | Output buffer circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4140741A JPH05335913A (en) | 1992-06-01 | 1992-06-01 | Output buffer circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05335913A true JPH05335913A (en) | 1993-12-17 |
Family
ID=15275640
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4140741A Withdrawn JPH05335913A (en) | 1992-06-01 | 1992-06-01 | Output buffer circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05335913A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07183780A (en) * | 1993-12-24 | 1995-07-21 | Nec Corp | Output buffeer circuit |
US6853240B2 (en) | 2002-05-24 | 2005-02-08 | Oki Electric Industry Co., Ltd. | Master clock input circuit |
-
1992
- 1992-06-01 JP JP4140741A patent/JPH05335913A/en not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07183780A (en) * | 1993-12-24 | 1995-07-21 | Nec Corp | Output buffeer circuit |
US6853240B2 (en) | 2002-05-24 | 2005-02-08 | Oki Electric Industry Co., Ltd. | Master clock input circuit |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |