JPH053305A

JPH053305A - 半導体記憶装置

Info

Publication number: JPH053305A
Application number: JP3154785A
Authority: JP
Inventors: Moichi Matsukuma; 茂一松熊
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1991-06-26
Filing date: 1991-06-26
Publication date: 1993-01-08

Abstract

(57)【要約】【目的】データの書き換えが高速且つ簡易に行えるとと
もに、高集積化にも適した不揮発性メモリを提供する。【構成】強誘電体コンデンサＺ₁の一方の電極Ｅ₁を、
ＮＭＯＳトランジスタＮ ₁を介してビットラインＢＬに
接続し、ＮＭＯＳトランジスタＮ₁のゲートをワードラ
インＷＬに接続し、強誘電体コンデンサＺ₁の他方の電
極Ｅ₂をドライブラインに接続して、記憶セルＭを構成
する。そして、ドライブラインＤＬを、遅延回路を介し
て、ワードラインＷＬに接続する。【効果】ＥＰＲＯＭ等とは異なり、ビットラインＢＬ，
ワードラインＷＬの電位を制御するだけで、データの書
き換えが行えるし、一つのトランジスタと一つの強誘電
体コンデンサで記憶セルが構成されるから、小さくて済
む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に、強誘電体コンデンサを利用した不揮発性メモ
リに係る。

【０００２】

【従来の技術】半導体記憶装置には、電源を投入してい
る間だけ情報を保存することができる揮発性メモリと、
電源を切断した後も情報を保存することができる不揮発
性メモリとがあり、揮発性メモリとしては、ＳＲＡＭ
（Static Random Access Memory)やＤＲＡＭ（DynamicR
AM)があり、不揮発性メモリとしては、マスクＲＯＭ（M
ask Read Only Memory)，ＰＲＯＭ（Programmable RO
M），ＥＰＲＯＭ（ErasablePROM)，ＥＥＰＲＯＭ（Elec
trically Erasable and Programmable ROM）等がある。

【０００３】そして、不揮発性メモリの内、ＥＰＲＯＭ
は、ＲＡＭと同様に何回でも記憶内容を書き換えること
ができるＲＯＭであって、コントロールゲートとチャネ
ルとの間にフローティングゲートが形成されたＭＯＳ−
ＦＥＴ（ＭＯＳ型電界効果トランジスタ）が一般的であ
り、これは、紫外線を照射することによりフローティン
グゲート内の電荷を放電させて記憶内容を消去し、コン
トロールゲートとドレインとの間に高電圧を加えた際の
ブレークダウン現象により発生するホットエレクトロン
がフローティングゲート内に残留することを利用して書
き込みを行っている。

【０００４】また、ＥＥＰＲＯＭは、電気的に記憶内容
を書き換えることができるＲＯＭであって、紫外線を照
射することなく内容を消去することができるという利点
がある。

【０００５】

【発明が解決しようとする課題】しかしながら、上記フ
ローティングゲート型のＭＯＳ−ＦＥＴの情報の書き込
み及び消去には、msオーダの時間と１０⁷V/cmオーダの
高電界が必要であるし、また、ＥＥＰＲＯＭの情報の書
き込み時間も通常のＤＲＡＭ等に比べてはるかに長いと
いう欠点があるため、従来の不揮発性メモリでは、通常
のＳＲＡＭやＤＲＡＭの様に、同一サイクル内のデータ
の書き込み及び消去を実現することができなかった。

【０００６】この発明は、このような従来の技術が有す
る未解決の課題に着目してなされたものであり、従来の
ＳＲＡＭやＤＲＡＭの様に容易に且つ短時間でのデータ
の書き込み及び読み出しができる不揮発性メモリを提供
することを目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体記憶装置は、強誘電体コンデン
サの一方の電極をパストランジスタを介してビットライ
ンに接続するとともに、前記パストランジスタのゲート
をワードラインに接続し、前記強誘電体コンデンサの他
方の電極をドライブラインに接続し、そして、前記ワー
ドラインが選択されてから所定時間経過した後に前記ド
ライブラインを立ち上げるドライブライン制御手段を設
けた。

【０００８】

【作用】データ書き込み時には、ビットラインの電位は
書き込まれるデータに応じて高レベル又は低レベルとな
り、そして、ワードラインが選択されてパストランジス
タがオンとなると、そのビットラインの電位が強誘電体
コンデンサの一方の電極に供給される。

【０００９】また、パストランジスタがオンとなった直
後は、ドライブライン制御手段はドライブラインを立ち
上げていないので、強誘電体コンデンサの他方の電極に
は低レベルの電位が供給されている。この時、ビットラ
インの電位が低レベルであれば、強誘電体コンデンサの
両電極間に電位差は生じないが、ビットラインの電位が
高レベルであれば、強誘電体コンデンサの両電極間に電
位差が生じ、強誘電体コンデンサに所定の電荷が蓄積さ
れる。

【００１０】そして、ワードラインが選択されてから所
定時間経過すると、ドライブライン制御手段がドライブ
ラインを立ち上げるから、強誘電体コンデンサの他方の
電極の電位は高レベルとなる。この時、ビットラインの
電位が低レベルであれば、強誘電体コンデンサの両電極
間に電位差が生じるから、強誘電体コンデンサに所定の
電荷が蓄積されるし、ビットラインの電位が高レベルで
あれば、強誘電体コンデンサの両電極間の電位差は零と
なるが、強誘電体の分極は交流電界に対して履歴（ヒス
テリシス）曲線を描くため、電位差が零となっても所定
の電荷が蓄積された状態を維持する。

【００１１】その後、ワードラインの選択が解除され、
ドライブラインが低レベルとなっても、上述したように
強誘電体は交流電界に対して履歴曲線を描くため、強誘
電体コンデンサには、ビットラインの電位に応じた電荷
が蓄積されることになる。そして、最終的に強誘電体コ
ンデンサに蓄積される電荷は、ビットラインの電位に応
じて決まるから、強誘電体コンデンサに情報が記憶され
たことになり、また、電源が切断されても強誘電体コン
デンサに蓄積された電荷は長時間（通常は、１０年間以
上）保存されるから、不揮発性メモリとして機能する。

【００１２】一方、データ読み出し時には、ワードライ
ンが選択されてパストランジスタがオンになると、強誘
電体コンデンサの一方の電極がビットラインに接続され
た状態になる。この時、ビットラインはプリチャージさ
れて低レベルの電位となっているし、ドライブライン制
御手段はパストランジスタがオンとなってから所定時間
経過するまではドライブラインを立ち上げないから、強
誘電体コンデンサの他方の電極の電位は低レベルであ
り、強誘電体コンデンサの両電極間には電位差は生じて
いない。

【００１３】そして、ワードラインが選択されてから所
定時間経過すると、ドライブライン制御手段がドライブ
ラインを立ち上げるから、強誘電体コンデンサの他方の
電極の電位が高レベルとなり、強誘電体コンデンサの両
電極間に電位差が生じるが、強誘電体コンデンサの一方
の電極はビットラインに接続されているので、強誘電体
コンデンサに蓄積されていた電荷に応じてビットライン
の電位が変動することになり、強誘電体コンデンサに記
憶されていた情報がビットラインに転送されたことにな
る。

【００１４】

【実施例】以下、この発明の実施例を図面に基づいて説
明する。図１乃至図６は、本発明の一実施例を示す図で
ある。先ず、構成を説明すると、図１は、本発明を適用
した半導体記憶装置の全体構成を示す回路図であって、
（Ｎ＋１）²個の記憶セルＭ₀₀〜Ｍ_NNをマトリックス状
に配設するとともに、マトリックス状に配設された記憶
セルＭ₀₀〜Ｍ_NNに対応して、ロウ方向には（Ｎ＋１）本
のワードラインＷＬ₀〜ＷＬ_N及び（Ｎ＋１）本のドラ
イブラインＤＬ₀〜ＤＬ_Nを、カラム方向には（Ｎ＋
１）本のビットラインＢＬ₀〜ＢＬ_Nを配設している。

【００１５】各記憶セルＭ₀₀〜Ｍ_NNは、図２に拡大図示
するように、パストランジスタとしてのＮＭＯＳトラン
ジスタ（ＮチャネルＭＯＳトランジスタ）Ｎ₁と、強誘
電体コンデンサＺ₁とを有するとともに、強誘電体コン
デンサＺ₁の一方の電極Ｅ₁をＮＭＯＳトランジスタＮ
₁を介してビットラインＢＬに接続し、強誘電体コンデ
ンサＺ₁の他方の電極Ｅ₂をドライブラインＤＬに接続
し、そして、ＮＭＯＳトランジスタＮ₁のゲートをワー
ドラインＷＬに接続している。

【００１６】ここで、強誘電体コンデンサＺ₁は、図３
に示すように、電荷が存在せず且つ両電極Ｅ₁，Ｅ₂間
の印加電圧が零である状態（Ａ点）から徐々に正方向に
電圧を加えると、印加電界に配列した分極が急激に増加
し、ある値以上の電圧に対しては比較的滑らかに電荷が
増加し、曲線Ａ−Ｂを描く。そして、強誘電体の分極は
交流電界に対して履歴（ヒステリシス）曲線を描くた
め、Ｂ点の状態から徐々に電圧を下げて電極Ｅ₁，Ｅ₂
間の電位差を零としても電荷は零にはならず、残留分極
点Ｃの状態を採る。

【００１７】電荷を零とするには、負方向の電圧を印加
する必要があり、さらに負方向の電圧を増加させると電
荷も逆方向に増加し、曲線Ｂ−Ｃ−Ｄを描き、また、Ｄ
点の状態から徐々に電圧を上げて電極Ｅ₁，Ｅ₂間の電
位差を零とすると、残留分極点Ｅの状態を採り、さらに
電圧を増加させれば、曲線Ｄ−Ｅ−Ｂを描くことにな
る。

【００１８】つまり、強誘電体コンデンサＺ₁は、電圧
を印加した後にその印加電圧を零にすると、残留分極点
Ｃ又はＥの状態の何れかを採るため、この二つの状態に
よって１ビットの情報を記憶することが可能であり、そ
の情報も、非常に長時間（通常、１０年間以上）保持さ
れるから、不揮発性メモリとして利用できる。図１に戻
って、ワードラインＷＬ₀〜ＷＬ_Nは、それぞれロウデ
コーダＲＤ₀〜ＲＤ_Nに接続されている。

【００１９】そして、それらロウデコーダＲＤ₀〜ＲＤ
_Nは、Ｙアドレス信号Ｙ₀〜Ｙ_Nの内の一つと、プリチ
ャージ信号Ｐ_rとが入力されるアンド回路であって、Ｙ
アドレス信号Ｙ₀〜Ｙ_Nは同時には一つだけ選択される
から、ロウデコーダＲＤ₀〜ＲＤ_Nは同時には一つだけ
が選択され、それに接続されるワードラインＷＬ₀〜Ｗ
Ｌ_Nを立ち上げる。

【００２０】また、ドライブラインＤＬ₀〜ＤＬ_Nは、
同じ記憶セルＭ₀₀〜Ｍ_NNに接続されるワードラインＷＬ
₀〜ＷＬ_Nに、ドライブライン制御手段としての遅延回
路１を介して接続されている。従って、ドライブライン
ＤＬ₀〜ＤＬ_Nは、ロウデコーダＲＤ₀〜ＲＤ_Nによっ
てワードラインＷＬ₀〜ＷＬ_Nが選択されてから遅延回
路１で決まる所定時間経過した後に立ち上がることにな
る。

【００２１】一方、ビットラインＢＬ₀〜ＢＬ_Nは、プ
リチャージ用のＮＭＯＳトランジスタＮ₂を介して接地
されるとともに、二段のインバータからなるビットライ
ンドライバ２を介してデータ入力ラインＤ_INに接続され
ている。各ビットラインドライバ２，…，２は、カラム
デコーダＣＤ₀〜ＣＤ_Nの出力を受けていて、対応する
カラムデコーダＣＤ₀〜ＣＤ_Nが選択された時にのみデ
ータ入力ラインＤ_IN上のデータをビットラインＢＬ₀〜
ＢＬ_Nに供給する。

【００２２】そして、それらカラムデコーダＣＤ₀〜Ｃ
Ｄ_Nは、Ｘアドレス信号Ｘ₀〜Ｘ_Nの内の一つと、リー
ドライト信号ＲＷとが入力されるアンド回路であって、
Ｙアドレス信号Ｙ₀〜Ｙ_Nと同様にＸアドレス信号Ｘ₀
〜Ｘ_Nも同時には一つだけ選択されるから、カラムデコ
ーダＣＤ₀〜ＣＤ_Nは同時には一つだけが選択され、そ
れに対応する一つのビットラインドライバ２が駆動す
る。従って、データ入力ラインＤ_IN上のデータは、同時
にはビットラインＢＬ₀〜ＢＬ_Nの内の一つにだけ供給
される。

【００２３】また、ビットラインＢＬ₀〜ＢＬ_Nは、セ
ンスアンプ３にも接続され、そのセンスアンプ３で増幅
されたビットラインＢＬ₀〜ＢＬ_N上のデータは、ドラ
イバ４を介してデータ出力ラインＤ_OUTに供給される。
ここで、本実施例では、センスアンプ３として、いわゆ
るカレントミラー回路を利用している。具体的には、図
４に示すように、ビットラインＢＬの電位が直接供給さ
れるＮＭＯＳトランジスタＮ₃と、ビットラインＢＬの
電位がインバータ３ａを介して供給されるＮＭＯＳトラ
ンジスタＮ₄と、ＮＭＯＳトランジスタＮ₃の電源側に
接続されたＰＭＯＳトランジスタ（ＰチャネルＭＯＳト
ランジスタ）Ｐ₁と、ＮＭＯＳトランジスタＮ₄の電源
側に接続されたＰＭＯＳトランジスタＰ₂と、それらＰ
ＭＯＳトランジスタＰ₁，Ｐ₂と電源Ｖ_CCとの間に介在
するＰＭＯＳトランジスタＰ₃とを有し、ＮＭＯＳトラ
ンジスタＮ₃及びＰＭＯＳトランジスタＰ₁間の電位が
ＰＭＯＳトランジスタＰ₁，Ｐ₂のゲートに供給され、
ＮＭＯＳトランジスタＮ₄及びＰＭＯＳトランジスタＰ
₂間の電位がセンスアンプ３の出力としてドライバ４に
供給されている。

【００２４】なお、ＰＭＯＳトランジスタＰ₃のゲート
には、図１に示すように、Ｘアドレス信号Ｘ₀〜Ｘ_Nの
内の一つと、遅延回路６を経たプリチャージ信号Ｐ_rと
が入力されるアンド回路５の出力が、インバータ３ｂを
介して供給される。また、ドライバ４は、カラムデコー
ダＣＤ₀〜ＣＤ_Nの出力を受けていて、対応するカラム
デコーダＣＤ₀〜ＣＤ_Nが選択されている場合にのみ、
センスアンプ３の出力をデータ出力ラインＤ_OUTに供給
する。

【００２５】従って、データ出力ラインＤ_OUTには、同
時にはビットラインＢＬ₀〜ＢＬ_Nの内の一つのデータ
のみが供給される。次に、本実施例の動作を説明する。
図５は、記憶セルＭ₀₀に論理値“１”というデータを書
き込む際の波形図であり、先ず、図５に従って書き込み
動作について説明する。

【００２６】即ち、書き込み動作を行うには、リードラ
イト信号ＲＷを立ち上げた後に、Ｘアドレス信号Ｘ₀〜
Ｘ_Nの内、書き込みを行う記憶セルＭ₀₀に対応するＸア
ドレス信号Ｘ₀を立ち上げる。すると、カラムデコーダ
ＣＤ₀が選択され、ビットラインドライバ２が駆動可能
状態となる。

【００２７】一方、プリチャージ信号Ｐ_rを立ち上げ、
アンド回路５，…，５の一方の入力を高レベルとする
が、それらアンド回路５，…，５の他方の入力はＸアド
レス信号Ｘ₀〜Ｘ_Nの内の一つであるから、この場合に
は、アドレス信号Ｘ₀が供給されるアンド回路５の出力
のみが高レベルとなる。そして、アンド回路５，…，５
の出力は、ビットラインＢＬ₀〜ＢＬ_Nと接地との間に
介在するプリチャージ用のＮＭＯＳトランジスタＮ₂の
ゲートに供給されているから、ビットラインＢＬ₀と接
地との間が導通し、不確定であったビットラインＢＬ₀
が一旦低レベルに安定する。なお、ビットラインＢＬ₁
〜ＢＬ_Nと接地との間に介在するＮＭＯＳトランジスタ
Ｎ₂はオフしているから、それらビットラインＢＬ₁〜
ＢＬ_Nはフローティング状態を維持する。

【００２８】ビットラインＢＬ₀が低レベルに安定する
のに十分な時間が経過した後に、データ入力ラインＤ_IN
を高レベルにする。なお、論理値“０”というデータを
記憶させる場合には、この時、データ入力ラインＤ_INを
低レベルにすればよい。そして、既にビットラインドラ
イバ２が駆動状態となっているから、データ入力ライン
Ｄ_INの電位がビットラインＢＬ₀に供給され、ビットラ
インＢＬ₀が高レベルになる。

【００２９】次に、Ｙアドレス信号Ｙ₀〜Ｙ_Nの内、書
き込みを行う記憶セルＭ₀₀に対応するＹアドレス信号Ｙ
₀を立ち上げる。すると、この時既にプリチャージ信号
Ｐ_rが立ち上がっているから、ロウデコーダＲＤ₀〜Ｒ
Ｄ_Nの内、ロウデコーダＲＤ₀が選択され、これに接続
されたワードラインＷＬ₀が立ち上がる。

【００３０】ワードラインＷＬ₀が立ち上がると、これ
に接続された記憶セルＭ₀₀〜Ｍ_0NのＮＭＯＳトランジス
タＮ₁がオンになり、ビットラインＢＬ₀〜ＢＬ_Nの電
位がそれら記憶セルＭ₀₀〜Ｍ_0Nの強誘電体コンデンサＺ
₁の一方の電極Ｅ₁に供給される。なお、選択されてい
ないビットラインＢＬ₁〜ＢＬ_Nは上述したようにフロ
ーティング状態を維持しているから、ＮＭＯＳトランジ
スタＮ₁がオンになっても、強誘電体コンデンサＺ₁に
影響はない。

【００３１】しかし、選択されているビットラインＢＬ
₀の電位はデータ入力ラインＤ_INにより高レベルとなっ
ているから、記憶セルＭ₀₀の強誘電体コンデンサＺ₁の
一方の電極Ｅ₁の電位は、高レベルとなる。この時、ド
ライブラインＤＬ₀が遅延回路１を介してワードライン
ＷＬ₀に接続されていることから、他方の電極Ｅ₂の電
位は低レベルであり、従って、両電極間Ｅ₁及びＥ₂間
に電位差が生じ、強誘電体コンデンサＺ₁は図３Ｄ点の
状態を採る。

【００３２】そして、遅延回路１で決まる所定時間経過
後に、ドライブラインＤＬ₀が立ち上がると、強誘電体
コンデンサＺ₁の他方の電極Ｅ₂の電位も高レベルとな
り、両電極間Ｅ₁，Ｅ₂間の電位差は零になって、強誘
電体コンデンサＺ₁は図３Ｅ点の状態を採る。なお、論
理値“０”のデータを記憶する場合には、ドライブライ
ンＤＬ₀が立ち上がった時点で電位差が生じ、図３Ｂ点
の状態を採り、その後ロウデコーダＲＤ₀がオフとなる
ことで再度電位差が零となるから、強誘電体コンデンサ
Ｚ₁は図３Ｃ点の状態を採る。

【００３３】このように、データ書き込み時には、強誘
電体コンデンサＺ₁は、書き込まれるデータが論理値
“１”であれば図３Ｅ点の状態を採り、書き込まれるデ
ータが論理値“０”であれば図３Ｃ点の状態を採るか
ら、結果として１ビットの情報が記憶され、そして、こ
の状態は長時間（通常、１０年間以上）保持されるか
ら、実質的に不揮発性メモリとして機能する。

【００３４】図６は、記憶セルＭ₀₀に記憶されているデ
ータを読み出す際の波形図であり、図６に従ってデータ
読み出し時の動作について説明する。なお、この時の記
憶セルＭ₀₀には、論理値“１”のデータが記憶されてい
るものとし、従って、記憶セルＭ₀₀の強誘電体コンデン
サＺ₁は、図３Ｅ点の状態を採っている。即ち、読み出
し動作を行う場合にも、書き込み動作を行う場合と同様
に、リードライト信号ＲＷを立ち上げた後に、Ｘアドレ
ス信号Ｘ₀〜Ｘ_Nの内、読み出しを行う記憶セルＭ₀₀に
対応するＸアドレス信号Ｘ₀を立ち上げる。

【００３５】すると、カラムデコーダＣＤ₀が選択さ
れ、その出力が供給されるドライバ４が駆動可能状態と
なる。一方、プリチャージ信号Ｐ_rを立ち上げ、アンド
回路５，…，５の一方の入力を高レベルとするが、それ
らアンド回路５，…，５の他方の入力はＸアドレス信号
Ｘ₀〜Ｘ_Nの内の一つであるから、この場合には、アド
レス信号Ｘ₀が供給されるアンド回路５の出力のみが高
レベルとなる。

【００３６】そして、アンド回路５の出力は、センスア
ンプ３のＰＭＯＳトランジスタＰ₃にインバータ３ｂで
反転されて供給されるので、各センスアンプ３，…，３
の内、ビットラインＢＬ₀に接続されたセンスアンプ３
のみが作動状態になる。また、アンド回路５，…，５の
出力は、ビットラインＢＬ₀〜ＢＬ_Nと接地との間に介
在するプリチャージ用のＮＭＯＳトランジスタＮ₂のゲ
ートにも供給されているから、ビットラインＢＬ₀と接
地との間が導通し、不確定であったビットラインＢＬ₀
が一旦低レベルに安定する。なお、ビットラインＢＬ₁
〜ＢＬ_Nと接地との間に介在するＮＭＯＳトランジスタ
Ｎ₂はオフしているから、それらビットラインＢＬ₁〜
ＢＬ_Nはフローティング状態を維持する。

【００３７】次に、Ｙアドレス信号Ｙ₀〜Ｙ_Nの内、デ
ータの読み出しを行う記憶セルＭ₀₀に対応するＹアドレ
ス信号Ｙ₀を立ち上げる。すると、この時既にプリチャ
ージ信号Ｐ_rが立ち上がっているから、ロウデコーダＲ
Ｄ₀〜ＲＤ_Nの内、ロウデコーダＲＤ₀が選択され、こ
れに接続されたワードラインＷＬ₀が立ち上がる。

【００３８】ワードラインＷＬ₀が立ち上がると、これ
に接続された記憶セルＭ₀₀〜Ｍ_0NのＮＭＯＳトランジス
タＮ₁がオンになり、それら記憶セルＭ₀₀〜Ｍ_0Nの内、
プリチャージされているビットラインＢＬ₀に接続され
ている記憶セルＭ₀₀の強誘電体コンデンサＺ₁の一方の
電極Ｅ₁の電位が低レベルになる。なお、選択されてい
ないビットラインＢＬ₁〜ＢＬ_Nは上述したようにフロ
ーティング状態を維持しているから、ＮＭＯＳトランジ
スタＮ₁がオンになっても、強誘電体コンデンサＺ₁に
影響はない。

【００３９】この時、ドライブラインＤＬ₀は遅延回路
１を介してワードラインＷＬ₀に接続されていることか
ら、他方の電極Ｅ₂の電位は低レベルであり、従って両
電極間Ｅ₁及びＥ₂間には電位差は生じず、強誘電体コ
ンデンサＺ₁は図３Ｅ点の状態を維持する。そして、遅
延回路１で決まる所定時間経過後に、ドライブラインＤ
Ｌ₀が立ち上がると、強誘電体コンデンサＺ₁の他方の
電極Ｅ₂の電位が高レベルになり、両電極Ｅ₁及びＥ₂
間に電位差が生じ、強誘電体コンデンサＺ₁は図３Ｅ点
の状態からＢ点の状態に移行するが、ビットラインＢＬ
₀はプリチャージされて低レベルになっているため、強
誘電体コンデンサＺ₁の電荷の変化に伴い、ビットライ
ンＢＬ₀には比較的大きな電位変化（数１００ｍＶ）が
生じる。

【００４０】なお、強誘電体コンデンサＺ₁に論理値
“０”のデータが記憶されている場合には、ドライブラ
インＤＬ₀が立ち上がった時点で、強誘電体コンデンサ
Ｚ₁は図３Ｃ点の状態からＢ点の状態に移行するので、
ビットラインＢＬ₀には比較的小さな電位変化（数１０
ｍＶ）が生じる。そして、ビットラインＢＬ₀の電位は
センスアンプ３に供給されるが、ビットラインＢＬ₀の
電位が高レベルであれば、その電位が直接供給されるＮ
ＭＯＳトランジスタＮ₃はオンになり、そのドレイン側
の電位は低レベルになるから、ＰＭＯＳトランジスタＰ
₂はオンになる。そして、ビットラインＢＬ₀の電位が
インバータ３ａで反転されて供給されるＮＭＯＳトラン
ジスタＮ₄はオフとなるから、ＰＭＯＳトランジスタＰ
₂及びＮＭＯＳトランジスタＮ₄間の電位は高レベルに
安定し、これがセンスアンプ３の出力となる。

【００４１】逆に、ビットラインＢＬ₀の電位が低レベ
ルであれば、ＮＭＯＳトランジスタＮ₃はオフとなり、
そのドレイン側の電位は高レベルになるから、ＰＭＯＳ
トランジスタＰ₂はオフになる。そして、ＮＭＯＳトラ
ンジスタＮ₄はオンとなるから、ＰＭＯＳトランジスタ
Ｐ₂及びＮＭＯＳトランジスタＮ₄間の電位は低レベル
に安定し、これがセンスアンプ３の出力となる。

【００４２】つまり、ビットラインＢＬ₀の電位変化
は、センスアンプ３で増幅され、ドライバ４を介してデ
ータ出力ラインＤ_OUTに供給されるから、そのデータ出
力ラインＤ_OUTの電位を読み取ることにより、記憶セル
Ｍ₀₀に記憶されていたデータが論理値“１”であるか、
論理値“０”であるかが検出できる。このように、本実
施例の構成によれば、強誘電体コンデンサＺ₁の電荷を
長時間蓄積できるという特性を利用しているため、実質
的に不揮発性メモリとして機能し、しかも、データの書
き換えは、通常のＤＲＡＭやＳＲＡＭ等と同様にビット
ラインＢＬ₀〜ＢＬ_N及びワードラインＷＬ₀〜ＷＬ_N
の電位を制御するだけで行えるため、従来のＥＰＲＯＭ
やＥＥＰＲＯＭ等と異なり、簡易且つ高速に行える。

【００４３】また、各記憶セルＭ₀₀〜Ｍ_NNを、一つのＮ
ＭＯＳトランジスタＮ₁及び一つの強誘電体コンデンサ
Ｚ₁で構成しているため、非常に小さくて済み、高集積
化に適している。さらには、図５及び図６を比較しても
明らかなように、データ書き込み時の制御と、データ読
み出し時の制御とが、ほとんど同じ内容で済むから、特
に新たな制御回路等を設ける必要がないという利点もあ
る。

【００４４】そして、本実施例では、ビットラインＢＬ
₀〜ＢＬ_N毎に個別に設けたアンド回路５，…，５の出
力でプリチャージ用のＮＭＯＳトランジスタＮ₂をオン
・オフしていることから、選択されているビットライン
以外のビットラインはプリチャージされずにフローティ
ング状態を維持するので、ＮＭＯＳトランジスタＮ₁が
オンになり、ドライブラインＤＬが立ち上がっても、選
択されていない記憶セルの強誘電体コンデンサＺ₁は何
ら影響を受けずに済む。

【００４５】このことは、図３に示すような履歴曲線を
描いた回数に従ってその機能が劣化していく強誘電体コ
ンデンサＺ₁にとっては、無駄なアクセスがなくなるか
ら、寿命の大幅な延長が期待でき、信頼性の向上にもつ
ながる。

【００４６】

【発明の効果】以上説明したように、本発明によれば、
強誘電体コンデンサの特性を利用してデータを記憶でき
るから、不揮発性メモリとして機能するとともに、その
データの書き換えも簡易且つ高速に行えるし、しかも、
一つのトランジスタと一つの強誘電体コンデンサとで構
成されるから、高集積化にも適しているという効果があ
る。

【図面の簡単な説明】

【図１】本発明の一実施例の全体構成を示す回路図であ
る。

【図２】記憶セルの拡大図である。

【図３】強誘電体の分極特性を示すグラフである。

【図４】センスアンプの一例を示す回路図である。

【図５】データ書き込み時の波形図である。

【図６】データ読み出し時の波形図である。

【符号の説明】

１遅延回路（ドライブライン制御手
段）Ｍ₀₀〜Ｍ_NN 記憶セルＢＬ₀〜ＢＬ_N ビットラインＷＬ₀〜ＷＬ_N ワードラインＤＬ₀〜ＤＬ_N ドライブラインＺ₁ 強誘電体コンデンサＮ₁ ＮＭＯＳトランジスタ（パストラ
ンジスタ）

Claims

【特許請求の範囲】【請求項１】強誘電体コンデンサの一方の電極をパス
トランジスタを介してビットラインに接続するととも
に、前記パストランジスタのゲートをワードラインに接
続し、前記強誘電体コンデンサの他方の電極をドライブ
ラインに接続し、そして、前記ワードラインが選択され
てから所定時間経過した後に前記ドライブラインを立ち
上げるドライブライン制御手段を設けたことを特徴とす
る半導体記憶装置。