JPH053303A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】クロスポイントセル構造を採用するＮＯＲ型マ
スクＲＯＭを備えた半導体集積回路装置において、高集
積化を図るとともに、情報読出し動作速度の高速化を図
る。 【構成】クロスポイントセル構造を採用するＮＯＲ型マ
スクＲＯＭを備えた半導体集積回路装置において、メモ
リセル列のメモリセルＱ_E のうち、配列方向に隣接する
一方のメモリセルＱ_E のゲート電極６が、配列方向に隣
接する他方のメモリセルＱ_E のゲート電極１０に対して
異なる層のゲート層で構成されるとともに、この他方の
メモリセルＱ_E のゲート電極１０の一部に重ねられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、マスクＲＯＭ（Ｒead Ｏnly Ｍemory）を
備えた半導体集積回路装置に適用して有効な技術に関す
る。

【０００２】

【従来の技術】マイクロプロセッサ、ゲートアレイ等の
半導体集積回路装置に搭載されるマスクＲＯＭとして、
高速読出し動作が可能な所謂クロスポイントセル構造を
採用するＮＯＲ型（横型）のマスクＲＯＭが報告されて
いる。例えば、シャープ技報、「大容量 １６Ｍｂ ＣＭ
ＯＳ マスク ＲＯＭ」、第４０巻、１９８８年、第７１
頁乃至第７５頁。

【０００３】クロスポイントセル構造を採用するマスク
ＲＯＭは、ＭＯＳＦＥＴがゲート幅方向に複数個（例え
ば１６個）配列され、この配列された複数個のＭＯＳＦ
ＥＴの夫々のソース領域（拡散層）間、ドレイン領域間
が相互に電気的に接続される。この配列された複数個の
ＭＯＳＦＥＴは夫々 １［bit］の情報を記憶する。ま
た、換言すれば、クロスポイントセル構造を採用するマ
スクＲＯＭは、半導体領域で形成されたビット線、ソー
ス線の夫々が相互に離隔して配置されかつほぼ平行に同
一方向に延在し、このビット線、ソース線の夫々を横切
るワード線がビット線及びソース線の延在方向に複数本
配置される。

【０００４】前記メモリセルであるＭＯＳＦＥＴはｎチ
ャネル導電型で構成され、ドレイン領域（ビット線）、
ソース領域（ソース線）のいずれもｎ型半導体領域で構
成される。ＭＯＳＦＥＴのゲート電極（ワード線）は単
層ゲート構造が採用され、配列された複数個のＭＯＳＦ
ＥＴの夫々のゲート電極間は所定間隔をもって相互に離
隔される。

【０００５】前記複数個のメモリセルの配列のうち、初
段のメモリセルはセレクト用ＭＯＳＦＥＴを介在してメ
インビット線に接続され、終段のメモリセルはセレクト
用ＭＯＳＦＥＴを介在して仮想ソース線に接続される。
メインビット線、仮想ソース線の夫々は、メモリセルに
接続されるワード線の上層に配置される同一導電層のア
ルミニウム合金膜で形成される。このメインビット線、
仮想ソース線の夫々は、複数個のメモリセルの配列方向
と同一方向に延在するとともに、ワード線の延在方向に
交互に配列され、配列されたうちのいくつかのメモリセ
ル上を横切る。

【０００６】このクロスポイントセル構造を採用するマ
スクＲＯＭは、予じめすべてのメモリセルであるＭＯＳ
ＦＥＴがワード線を選択したときに導通状態となるしき
い値電圧に設定され、このうちの所定数のメモリセルで
あるＭＯＳＦＥＴがワード線を選択しても導通状態にな
らないしきい値電圧に変更されることにより、情報の書
込みが行われる。

【０００７】情報の読出し動作は、以下のとおり行われ
る。

【０００８】まず、選択されたメインビット線からセレ
クト用ＭＯＳＦＥＴを通してビット線（ｎ型半導体領
域）に電流が流れる。次に、メモリセルを選択し、この
メモリセルが導通状態になると、ビット線に流れた電流
は、選択されたメモリセルを通してソース線、仮想ソー
ス線の夫々に流れる。この電流量の変化を選択されたメ
インビット線に接続されるセンスアンプ回路で検出し、
選択されたメモリセルの情報１が判定される。

【０００９】また、メモリセルを選択しても導通状態に
ならない場合、ビット線に流れた電流は選択されたメモ
リセルを通してソース線、仮想ソース線の夫々に流れな
い。この場合、電流量に変化がないので、センスアンプ
回路において、メモリセルの情報０が判定される。

【００１０】このように構成されるクロスポイントセル
構造を採用するＮＯＲ型マスクＲＯＭは、下記の特徴が
ある。

【００１１】（Ａ）メモリセルとメインビット線、仮想
ソース線の夫々との間の接続が、複数個配列されるメモ
リセル毎に行われるので、接続領域の占有面積を縮小
し、マスクＲＯＭの集積度を向上できる。クロスポイン
トセル構造を採用するマスクＲＯＭは、ＮＡＮＤ型（縦
型）マスクＲＯＭのメモリセルの配列に似ているので、
このＮＡＮＤ型マスクＲＯＭに近い集積度が得られる。

【００１２】（Ｂ）ビット線とソース線（いずれもｎ型
半導体領域）との間に並列にメモリセルが接続され、情
報読出し電流経路に複数個配列されたメモリセルのすべ
てが直列抵抗（チャネル領域の抵抗が主体）として付加
されないので、マスクＲＯＭの情報読出し動作速度が速
い。

【００１３】（Ｃ）メモリセルであるＭＯＳＦＥＴに単
層ゲート構造が採用されるので、マスクＲＯＭの製造プ
ロセスの工程数を削減できる。この結果、マスクＲＯＭ
の製品コストを低減できる。

【００１４】

【発明が解決しようとする課題】しかしながら、前述の
クロスポイントセル構造を採用するマスクＲＯＭは、以
下の点についての配慮がなされていない。

【００１５】（Ａ）前述のクロスポイントセル構造を採
用するマスクＲＯＭは、単層ゲート構造が採用されるの
で、複数個配列されたメモリセルの夫々の隣接する間、
具体的にはゲート電極間（ワード線間に相当する）が電
気的な分離を目的として離隔される。このゲート電極間
の離隔寸法は、例えば製造プロセスで使用するフォトリ
ソグラフィ技術の最小の解像度（加工寸法）に相当す
る。このため、メモリセル間の離隔寸法に相当する分、
マスクＲＯＭの集積度が低下する。

【００１６】（Ｂ）前述のメモリセル間の離隔寸法は同
時にビット線、ソース線（いずれもｎ型半導体領域）の
夫々の長さを長くする。このため、ビット線、ソース線
（いずれも情報読出し電流経路）に抵抗（拡散層抵
抗）、寄生容量（主に基板との間に形成されるｐｎ接合
容量）が付加されるので、マスクＲＯＭの情報読出し動
作速度が低下する。

【００１７】（Ｃ）前記メインビット線、仮想ソース線
のいずれもがメモリセル上を延在する。複数個配列され
たメモリセルの夫々の間は、フィールド絶縁膜に相当す
る厚い膜厚の絶縁膜が基本的に形成されておらず、又情
報読出し動作速度の高速化（寄生容量の低下）を目的と
して寄生ＭＯＳのしきい値電圧はそれ程高くできない。
このため、選択されたメインビット線や選択された仮想
ソース線からの電界効果に基づき、これらの下層に配置
された選択されたメモリセルとそれに隣接する非選択さ
れたメモリセルとの間が短絡する。つまり、マスクＲＯ
Ｍの情報読出し動作において、誤動作が発生するので、
動作信頼性が低下する。

【００１８】本発明の目的は、ＮＯＲ型マスクＲＯＭを
備えた半導体集積回路装置において、高集積度化を図る
とともに、情報読出し動作速度の高速化を図ることが可
能な技術を提供することにある。

【００１９】本発明の他の目的は、前記目的を達成する
とともに、前記ＮＯＲ型マスクＲＯＭを備えた半導体集
積回路装置において、動作信頼性を向上することが可能
な技術を提供することにある。

【００２０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００２１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。

【００２２】（１）複数個のＭＩＳＦＥＴをゲート幅方
向に配列し、この配列の前段側、後段側の夫々に隣接し
て位置するＭＩＳＦＥＴのソース領域間、ドレイン領域
間のいずれもが相互に電気的に接続され、この配列され
た複数個のＭＩＳＦＥＴの夫々が情報を記憶するメモリ
セルとして使用される、ＮＯＲ型構造を採用するマスク
ＲＯＭを備えた半導体集積回路装置において、前記ＮＯ
Ｒ型構造を採用するマスクＲＯＭの複数個配列されたメ
モリセルのうち、配列方向に隣接する一方のメモリセル
であるＭＩＳＦＥＴのゲート電極が、配列方向に隣接す
る他方のメモリセルであるＭＩＳＦＥＴのゲート電極に
対して異なる層のゲート層で構成されるとともに、この
他方のメモリセルであるＭＩＳＦＥＴのゲート電極の一
部に重ねられる。

【００２３】（２）前記手段（１）のＮＯＲ型構造を採
用するマスクＲＯＭの複数個配列されるメモリセルのす
べての若しくは一部の領域上には、前記配列の初段のメ
モリセルにセレクト用ＭＩＳＦＥＴを介在して接続され
るビット線、又は前記配列の終段のメモリセルにセレク
ト用ＭＩＳＦＥＴを介在して接続される仮想ソース線が
配置される。

【００２４】

【作用】上述した手段（１）によれば、下記の作用効果
が得られる。

【００２５】（Ａ）前記ＮＯＲ型構造（横型構造）を採
用するマスクＲＯＭにおいて、２層ゲート構造の採用に
より、配列方向に隣接するメモリセル間の離隔寸法を廃
止できるので、集積度を向上できる。

【００２６】（Ｂ）前記作用効果（１）により、配列方
向に複数個のメモリセルであるＭＩＳＦＥＴの夫々のソ
ース領域を接続したソース線（拡散層配線）、同様にド
レイン領域を接続したビット線（拡散層配線）のいずれ
の配線長も短くでき、ソース線、ビット線の夫々の寄生
抵抗及び基板との間に形成される寄生容量を低減できる
ので、情報の読出し動作において、読出し電流の流れる
速度を高め、動作速度の高速化が図れる。また、ＮＯＲ
型構造を採用するマスクＲＯＭは、ソース線とビット線
との間において、メモリセルが並列に接続されるので、
ＮＡＮＤ型構造（縦型構造）を採用するマスクＲＯＭに
比べて、動作速度の高速化が図れる。

【００２７】上述した手段（２）によれば、前記手段
（１）により、前記配列方向に隣接するメモリセル間の
実質的な素子分離領域が存在せず（オープンフィールド
が存在せず）、又複数個配列されたメモリセル及びメモ
リセル間がゲート電極で覆われるので、メモリセル上の
メインビット線又は仮想ソース線からの電界効果を低減
し、情報読出し動作時に選択されたメモリセルと、それ
に隣接する非選択されたメモリセルとの間のパンチスル
ーに基づく短絡及びこの短絡による情報読出し動作の誤
動作を防止できる。

【００２８】以下、本発明の構成について、クロスポイ
ントセル構造を採用するＮＯＲ型マスクＲＯＭを備えた
半導体集積回路装置に本発明を適用した一実施例ととも
に説明する。

【００２９】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００３０】

【実施例】本発明の一実施例であるＮＯＲ型マスクＲＯ
Ｍ又は半導体集積回路装置に搭載されたＮＯＲ型マスク
ＲＯＭの構成を図１（等価回路図）で示す。

【００３１】図１に示すように、ＮＯＲ型（横型）マス
クＲＯＭは １［bit］の情報を記憶するメモリセルＱ_E
がｎチャネルＭＩＳＦＥＴで構成される。メモリセルＱ
_E は、そのｎチャネルＭＩＳＦＥＴのゲート幅方向（図
１中、縦方向）に複数個電気的に並列に接続され配列さ
れ、メモリセル列（コラム）を構成する。この配列数に
限定されないが、メモリセル列は１６個の（ １６［bi
t］の情報の）メモリセルＱ_E が配置される。このメモ
リセル列は、縦方向、横方向に夫々に複数個配列され、
メモリセルアレイ（メモリセルマット）を構成する。

【００３２】前記メモリセル列のメモリセルＱ_E の夫々
は配列方向に隣接するｎチャネルＭＩＳＦＥＴのドレイ
ン領域間が相互に電気的に接続され、この相互に接続さ
れたドレイン領域はメモリセル列内においてビット線を
構成する。また、メモリセル列のメモリセルＱ_E の夫々
は配列方向に隣接するｎチャネルＭＩＳＦＥＴのソース
領域が相互に電気的に接続され、この相互に接続された
ソース領域はメモリセル列内においてソース線を構成す
る。前記ビット線、ソース線のいずれも、メモリセル列
のメモリセルＱ_E の配列方向に沿って、相互に離隔され
かつ前記配列方向にほぼ平行に延在する。

【００３３】メモリセル列のメモリセルＱ_E であるｎチ
ャネルＭＩＳＦＥＴの各々のゲート電極にはワード線Ｗ
Ｌが接続される。ワード線は、前記メモリセル列のメモ
リセルＱ_E の配列方向に対して交差する方向（図１中、
横方向）に延在し、前記配列方向に複数本配置される。

【００３４】メモリセル列の配列の初段に位置するメモ
リセルＱ_E （ビット線）は、セレクト用ｎチャネルＭＩ
ＳＦＥＴＱ_S1を介在し、メインビット線ＢＬに電気的に
接続される。また、このメモリセル列の配列の終段に位
置するメモリセルＱ_E は、セレクト用ｎチャネルＭＩＳ
ＦＥＴＱ_S2を介在し、同一のメインビット線ＢＬに接続
される。メインビット線ＢＬはセンスアンプ回路ＳＡに
接続される。

【００３５】このメインビット線ＢＬに接続されたメモ
リセル列に対して、横方向に若しくは縦方向に隣接する
他のメモリセル列の配列の初段に位置にするメモリセル
Ｑ_E （ソース線）は、セレクト用ｎチャネルＭＩＳＦＥ
ＴＱ_S1を介在し、仮想ソース線ＳＬに接続される。ま
た、このメモリセル列の配列の終段に位置するメモリセ
ルＱ_E は、セレクト用ｎチャネルＭＩＳＦＥＴＱ_S2を介
在し、同一の仮想ソース線ＳＬに接続される。仮想ソー
ス線ＳＬはスイッチ用ｎチャネルＭＩＳＦＥＴを介在し
て接地電源ＧＮＤに接続される。

【００３６】メモリセルアレイに配置された複数個のメ
モリセルＱ_E のうち、ワード線ＷＬに選択信号が印加さ
れた際に導通状態になる、しきい値電圧に設定されたメ
モリセルＱ_E1は例えば情報１が記憶される。また、ワー
ド線ＷＬに選択信号が印加された際に非導通状態にな
る、しきい値電圧に設定されたメモリセルＱ_E2は例えば
情報０が記憶される。

【００３７】次に、前記ＮＯＲ型マスクＲＯＭの具体的
な構造について、図２（要部平面図）及び図３（図２の
Ａ−Ａ切断線で切った断面図）を使用し、簡単に説明す
る。

【００３８】図２及び図３に示すように、ＮＯＲ型マス
クＲＯＭ又は半導体集積回路装置に搭載されたＮＯＲ型
マスクＲＯＭは単結晶珪素からなるｐ- 型半導体基板１
を主体に構成される。

【００３９】メモリセル列に配列されたメモリセルＱ_E
のうち、配列の初段から終段に向って、偶数段に配置さ
れたメモリセルＱ_E は、ｐ- 型半導体基板１（若しくは
ｐ型ウエル領域）の主面に形成される。つまり、この偶
数段に配置されたメモリセルＱ_E はゲート絶縁膜５、ゲ
ート電極６、ソース領域及びドレイン領域として使用さ
れる一対のｎ+ 型半導体領域３を主体に構成される。

【００４０】前記ゲート電極６は、ＮＯＲ型マスクＲＯ
Ｍの製造プロセスにおいて、第１層目ゲート材形成工程
で形成され、例えば多結晶珪素膜で形成される。

【００４１】ソース領域、ドレイン領域の夫々であるｎ
+ 型半導体領域３はｐ- 型半導体基板１の主面部に構成
され、このｎ+ 型半導体領域３の表面上にはゲート絶縁
膜５に比べて厚い膜厚の絶縁膜２を介在してワード線
（ＷＬ）６が延在する。偶数段に配置されたメモリセル
Ｑ_E であるｎチャネルＭＩＳＦＥＴのゲート電極６に接
続されるワード線６は、前記ゲート電極６と同一導電層
で形成され、かつ一体に構成される。

【００４２】メモリセル列に配列されたメモリセルＱ_E
のうち、配列の初段から終段に向って、奇数段に配置さ
れたメモリセルＱ_E は、同様に、ｐ- 型半導体基板１の
主面に形成される。つまり、この奇数段に配置されたメ
モリセルＱ_E はゲート絶縁膜８、ゲート電極１０、ソー
ス領域及びドレイン領域として使用される一対のｎ+型
半導体領域３を主体に構成される。

【００４３】前記ゲート絶縁膜８、ゲート電極１０の夫
々は、ｐ- 型半導体基板１の主面にその主面から深さ方
向に向って形成された細孔７の側壁及び底面に沿って形
成される。

【００４４】前記ゲート電極１０は、ＮＯＲ型マスクＲ
ＯＭの製造プロセスにおいて、第２層目ゲート材形成工
程で形成され、例えば多結晶珪素膜で形成される。この
ゲート電極１０は、本実施例において、偶数段に配置さ
れるメモリセルＱ_E であるｎチャネルＭＩＳＦＥＴのゲ
ート電極６に一部が重ね合される。つまり、ゲート電極
６、１０の夫々の間は離隔寸法を介在せずに（ゲート電
極６間の離隔寸法に比べて小さい寸法内において）配置
される。換言すれば、メモリセル列に配列される偶数段
のメモリセルＱ_E 、奇数段のメモリセルＱ_E の夫々は、
両者間に製造プロセスでの最小加工寸法（フォトリソグ
ラフィ技術での最小の解像度）に相当する分の離隔寸法
を設定せずに、接近させた状態で配列される。

【００４５】奇数段に配置されたメモリセルＱ_E である
ｎチャネルＭＩＳＦＥＴのゲート電極１０に接続される
ワード線（ＷＬ）１０は同様に前記ゲート電極１０と同
一導電層で形成され、かつ一体に構成される。

【００４６】前述の偶数段に配置されたメモリセルＱ_E
のうち、情報１を記憶するメモリセルＱ_E1は例えばしき
い値電圧がｐ- 型半導体基板１の表面の不純物濃度（実
際にはしきい値電圧調整用不純物が導入される）で決定
される。情報０を記憶するメモリセルＱ_E2は例えばしき
い値電圧がｐ- 型半導体基板１の主面に形成されたｐ型
半導体領域４で決定される。

【００４７】また、奇数段に配置されたメモリセルＱ_E
のうち、情報１を記憶するメモリセルＱ_E1は例えばしき
い値電圧がｐ- 型半導体基板１の細孔７の側壁及び底面
の表面の不純物濃度（実際にはしきい値電圧調整用不純
物が導入される）で決定される。情報０を記憶するメモ
リセルＱ_E2は例えばしきい値電圧がｐ- 型半導体基板１
の細孔７の主面に形成されたｐ型半導体領域９で決定さ
れる。

【００４８】メモリセル列の初段側に配置されたセレク
ト用ｎチャネルＭＩＳＦＥＴＱ_S1は、ｐ- 型半導体基板
１の主面に形成され、ゲート絶縁膜５、ゲート電極６
（第１層目ゲート材）、ｎ+ 型半導体領域３及びｎ+ 型
半導体領域１１を主体に構成される。このセレクト用ｎ
チャネルＭＩＳＦＥＴＱ_S1のｎ+ 型半導体領域１１には
メインビット線（ＢＬ）１４若しくは仮想ソース線（Ｓ
Ｌ）１４のいずれかが接続される。メインビット線１
４、仮想ソース線１４の夫々は、層間絶縁膜１２上に延
在し、この層間絶縁膜１２に形成された接続孔１３を通
してｎ+ 型半導体領域１１に接続される。メインビット
線１４、仮想ソース線１４の夫々は、同一導電層で形成
され、例えばアルミニウム合金膜で形成される。

【００４９】メモリセル列の終段側に配置されたセレク
ト用ｎチャネルＭＩＳＦＥＴＱ_S2は、ｐ- 型半導体基板
１の主面に形成され、ゲート絶縁膜８、ゲート電極１０
（第２層目ゲート材）、ｎ+ 型半導体領域３及びｎ+ 型
半導体領域１１を主体に構成される。このセレクト用ｎ
チャネルＭＩＳＦＥＴＱ_S2のｎ+ 型半導体領域１１には
仮想ソース線（ＳＬ）１４若しくはメインビット線（Ｂ
Ｌ）１４のいずれかが接続される。

【００５０】次に、前述のＮＯＲ型マスクＲＯＭの製造
方法について、図４乃至図１１（所定の製造工程毎に示
す要部断面図）を使用し、簡単に説明する。

【００５１】まず、単結晶珪素からなるｐ- 型半導体基
板１を用意する。

【００５２】次に、ｐ- 型半導体基板１の主面上の全面
に熱酸化法で形成された酸化珪素膜１６を形成し、チャ
ネル形成領域を形成する領域において、酸化珪素膜１６
上に窒化珪素膜１７を形成する。この窒化珪素膜１７は
不純物導入マスク、耐酸化マスクの夫々として使用され
る。

【００５３】次に、図４に示すように、前記窒化珪素膜
１７を不純物導入マスクとして使用し、ｐ- 型半導体基
板１の主面部にｎ型不純物３Ｎを導入する。ｎ型不純物
３Ｎは、イオン打込み法を使用し、酸化珪素膜１６を通
してｐ-型半導体基板１の主面部に導入される。

【００５４】次に、図５に示すように、前記窒化珪素膜
１７を耐酸化マスクとして使用し、メモリセルＱ_E であ
るｎチャネルＭＩＳＦＥＴのソース領域、ドレイン領域
の夫々の形成領域において、ｐ- 型半導体基板１の主面
上に厚い膜厚の絶縁膜２を形成する。絶縁膜２はｐ- 型
半導体基板１の主面に熱酸化を施して形成された酸化珪
素膜で形成される。この絶縁膜２を形成する工程ととも
に、この絶縁膜２の下側において、予じめ導入されたｎ
型不純物３Ｎが拡散され、ソース領域、ドレイン領域、
ビット線、ソース線のいずれかとして使用されるｎ+ 型
半導体領域３が形成される。

【００５５】次に、前記窒化珪素膜１７を除去した後、
ｐ- 型半導体基板１の主面の全面にしきい値電圧調整用
不純物を導入する。このしきい値電圧調整用不純物は情
報１を記憶するメモリセルＱ_E のしきい値電圧を調整す
る目的で導入される。

【００５６】次に、図６に示すように、偶数段に配置さ
れるメモリセルＱ_Eのうち、情報０を記憶するメモリセ
ルＱ_E2を形成する領域において、ｐ型不純物４Ｐを導入
する。このｐ型不純物４Ｐは、同図６に一点鎖線で示す
ように、不純物導入マスク１８を使用し、イオン打込み
法で導入される。

【００５７】次に、ｐ- 型半導体基板１のチャネル形成
領域となる主面上にゲート絶縁膜５を形成し、この後、
図７に示すように、ゲート電極６を形成する。ゲート電
極６は、製造プロセスの第１層目ゲート材形成工程にお
いて、ＣＶＤ法で形成された多結晶珪素膜に、フォトリ
ソグラフィ技術で形成されたエッチングマスクを使用
し、異方性エッチングによりパターンニングを施すこと
で形成する。このゲート電極６を形成する工程と同一工
程で、ワード線６、セレクト用ｎチャネルＭＩＳＦＥＴ
Ｑ_S1のゲート電極６も形成される。

【００５８】また、予じめ導入されたｐ型不純物４Ｐが
拡散され、偶数段に配置されるメモリセルＱ_E の情報０
が記憶されるメモリセルＱ_E2のしきい値電圧を決定する
ｐ型半導体領域４が形成される。

【００５９】これらの工程が完了することにより、偶数
段に配置されるメモリセルＱ_E が完成する。

【００６０】次に、図８に示すように、ゲート電極６を
エッチングマスクの主体として使用し、奇数段に配置さ
れるメモリセルＱ_E のチャネル形成領域において、ｐ-
型半導体基板１の主面に細孔７を形成する。この細孔７
は、例えば異方性エッチングで形成し、前記ゲート電極
６に対して自己整合で形成される。細孔７を形成する
際、ドレイン領域、ソース領域、ビット線、ソース線の
いずれかとして使用されるｎ+ 型半導体領域３は、その
上部に厚い膜厚の絶縁膜２が形成されており、この絶縁
膜２がエッチングに対するストッパ層となるので、エッ
チングされない。

【００６１】次に、前記細孔７の側壁及び側面におい
て、ｐ- 型半導体基板１の表面上に酸化珪素膜（符号は
付けない）を形成する。この後、奇数段に配置されるメ
モリセルＱ_E の形成領域において、ｐ- 型半導体基板１
の主面部に情報１を記憶するメモリセルＱ_E1のしきい値
電圧を調整するしきい値電圧調整用不純物を導入する。

【００６２】次に、図９に示すように、奇数段に配置さ
れるメモリセルＱ_Eのうち、情報０が記憶されるメモリ
セルＱ_E2を形成する領域において、ｐ- 型半導体基板１
の主面部にｐ型不純物９Ｐを導入する。ｐ型不純物９Ｐ
は、同図９に示すように、不純物導入マスク１９を使用
し、イオン打込み法で導入される。

【００６３】次に、前記細孔７の側壁及び底面におい
て、ｐ- 型半導体基板１のチャネル形成領域となる主面
上にゲート絶縁膜８を形成し、この後、図１０に示すよ
うに、ゲート電極１０を形成する。ゲート電極１０は、
製造プロセスの第２層目ゲート材形成工程において、Ｃ
ＶＤ法で形成された多結晶珪素膜に、フォトリソグラフ
ィ技術で形成されたエッチングマスクを使用し、異方性
エッチングによりパターンニングを施すことで形成す
る。このゲート電極１０を形成する工程と同一工程で、
ワード線１０、セレクト用ｎチャネルＭＩＳＦＥＴＱ_S2
のゲート電極１０も形成される。

【００６４】また、予じめ導入されたｐ型不純物９Ｐが
拡散され、奇数段に配置されるメモリセルＱ_E の情報０
が記憶されるメモリセルＱ_E2のしきい値電圧を決定する
ｐ型半導体領域９が形成される。

【００６５】これらの工程が完了することにより、奇数
段に配置されるメモリセルＱ_E が完成する。

【００６６】次に、前記セレクト用ｎチャネルＭＩＳＦ
ＥＴＱ_S1、セレクト用ｎチャネルＭＩＳＦＥＴＱ_S2の夫
々のｎ+ 型半導体領域１１を形成する。

【００６７】次に、層間絶縁膜１２、接続孔１３の夫々
を順次形成し、この後、前記図２及び図３に示すメイン
ビット線１４及び仮想ソース線１４を形成する。

【００６８】これら一連の製造プロセスを施すことによ
り、本実施例のＮＯＲ型マスクＲＯＭは完成する。

【００６９】次に、前述のＮＯＲ型マスクＲＯＭの情報
読出し動作について、前述の図１を使用し、簡単に説明
する。

【００７０】まず、メインビット線ＢＬ１及び仮想ソー
ス線ＳＬ１とワード線ＷＬ２との交差部に配置された、
偶数コラム（メモリセル列）のメモリセルＱ_E1の情報を
読出す場合について説明する。

【００７１】配列の初段側のセレクト用ｎチャネルＭＩ
ＳＦＥＴＱ_S1を選択し（導通状態にし）、終段側のセレ
クト用ｎチャネルＭＩＳＦＥＴＱ_S2を非選択（非導通状
態に）する。次に、ワード線ＷＬ２を選択し、メモリセ
ルＱ_E1を選択（導通状態に）するとともに、他のワード
線ＷＬを非選択する。この状態において、選択されたメ
インビット線ＢＬ１、ビット線、メモリセルＱ_E1、ソー
ス線、選択された仮想ソース線ＳＬ１の夫々を通して情
報読出し電流ｉ１を流し、この情報読出し電流ｉ１の変
化量を選択されたメインビット線ＢＬ１に接続されたセ
ンスアンプ回路ＳＡで検出する。この結果、センスアン
プ回路ＳＡにおいて、情報読出し電流ｉ１に変化が生じ
るので、メモリセルＱ_E1に記憶された情報１が判定され
る。

【００７２】次に、メインビット線ＢＬ１及び仮想ソー
ス線ＳＬ１とワード線ＷＬ２との交差部に配置された、
奇数コラム（メモリセル列）のメモリセルＱ_E2の情報を
読出す場合について説明する。

【００７３】配列の初段側のセレクト用ｎチャネルＭＩ
ＳＦＥＴＱ_S1を非選択し、終段側のセレクト用ｎチャネ
ルＭＩＳＦＥＴＱ_S2を選択する。次に、ワード線ＷＬ２
を選択し、メモリセルＱ_E2を選択するとともに、他のワ
ード線ＷＬを非選択する。この状態において、選択され
たメインビット線ＢＬ１、ビット線、メモリセルＱ_E2の
夫々を通して情報読出し電流ｉ２を流し、この情報読出
し電流ｉ２の変化量を選択されたメインビット線ＢＬ１
に接続されたセンスアンプ回路ＳＡで検出する。この結
果、センスアンプ回路ＳＡにおいて、情報読出し電流ｉ
２にほとんど変化がないので、メモリセルＱ_E2に記憶さ
れた情報０が判定される。

【００７４】このように、複数個のｎチャネルＭＩＳＦ
ＥＴをゲート幅方向に配列し、この配列の前段側、後段
側の夫々に隣接して位置するｎチャネルＭＩＳＦＥＴの
ソース領域間、ドレイン領域（ｎ+ 型半導体領域３）間
のいずれもが相互に電気的に接続され、この配列された
複数個のｎチャネルＭＩＳＦＥＴの夫々が情報を記憶す
るメモリセルＱ_E として使用される、ＮＯＲ型構造を採
用するマスクＲＯＭ又はそれを備えた半導体集積回路装
置において、前記ＮＯＲ型構造を採用するマスクＲＯＭ
の複数個配列されたメモリセルＱ_E のうち、配列方向に
隣接する一方の（例えば偶数段の）メモリセルＱ_Eであ
るｎチャネルＭＩＳＦＥＴのゲート電極６が、配列方向
に隣接する他方の（例えば奇数段の）メモリセルＱ_E で
あるｎチャネルＭＩＳＦＥＴのゲート電極１０に対して
異なる層のゲート層で構成されるとともに、この他方の
メモリセルＱ_E であるｎチャネルＭＩＳＦＥＴのゲート
電極１０の一部に重ねられる。この構成により、前記Ｎ
ＯＲ型構造を採用するマスクＲＯＭにおいて、２層ゲー
ト構造の採用により、配列方向に隣接するメモリセルＱ
_E 間の離隔寸法を廃止できるので、集積度を向上でき
る。また、配列方向に複数個のメモリセルＱ_E であるｎ
チャネルＭＩＳＦＥＴの夫々のソース領域を接続したソ
ース線（ｎ+ 型半導体領域３）、同様にドレイン領域を
接続したビット線（ｎ+ 型半導体領域３）のいずれの配
線長も短くでき、ソース線、ビット線の夫々の寄生抵抗
及びｐ- 型半導体基板１との間に形成される寄生容量を
低減できるので、情報の読出し動作において、読出し電
流の流れる速度を高め、動作速度の高速化が図れる。ま
た、ＮＯＲ型構造を採用するマスクＲＯＭは、ソース線
とビット線との間において、メモリセルＱ_Eが並列に接
続されるので、ＮＡＮＤ型構造（縦型構造）を採用する
マスクＲＯＭに比べて動作速度の高速化が図れる。

【００７５】また、前記ＮＯＲ型構造を採用するマスク
ＲＯＭの複数個配列されるメモリセルＱ_E のすべての若
しくは一部の領域上には、前記配列の初段のメモリセル
Ｑ_E にセレクト用ｎチャネルＭＩＳＦＥＴＱ_S を介在し
て接続されるメインビット線ＢＬ、又は前記配列の終段
のメモリセルＱ_E にセレクト用ｎチャネルＭＩＳＦＥＴ
Ｑ_S を介在して接続される仮想ソース線ＳＬが配置され
る。この構成により、配列方向に隣接するメモリセルＱ
_E 間の実質的な素子分離領域が存在せず（オープンフィ
ールドが存在せず）、又複数個配列されたメモリセルＱ
_E 及びメモリセルＱ_E 間がゲート電極６及び１０で覆わ
れるので、メモリセルＱ_E 上のメインビット線ＢＬ又は
仮想ソース線ＳＬからの電界効果を低減し、情報読出し
動作時に選択されたメモリセルＱ_E と、それに隣接する
非選択されたメモリセルＱ_E との間のパンチスルーに基
づく短絡及びこの短絡による情報読出し動作の誤動作を
防止できる。

【００７６】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。

【００７７】例えば、本発明は、前記ＮＯＲ型構造を採
用するマスクＲＯＭにおいて、ｐ-型半導体基板に変え
て、ｎ- 型半導体基板及びその主面部に形成されたｐ型
ウエル領域を使用してもよい。

【００７８】また、前記ＮＯＲ型構造を採用するマスク
ＲＯＭにおいて、メモリセルＱ_E であるｎチャネルＭＩ
ＳＦＥＴのゲート電極は、高融点金属膜、高融点金属珪
化膜のいずれかの単層、若しくは多結晶珪素膜に高融点
金属膜、高融点金属珪化膜のいずれかを積層した積層膜
で形成してもよい。

【００７９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００８０】ＮＯＲ型マスクＲＯＭを備えた半導体集積
回路装置において、高集積化を図れるとともに、情報読
出し動作速度の高速化を図れる。

【００８１】前記ＮＯＲ型マスクＲＯＭを備えた半導体
集積回路装置において、動作信頼性を向上できる。

【図面の簡単な説明】

【図１】本発明の一実施例であるＮＯＲ型マスクＲＯＭ
又は半導体集積回路装置に搭載されたＮＯＲ型マスクＲ
ＯＭの構成を示す等価回路図。

【図２】前記ＮＯＲ型マスクＲＯＭの要部平面図。

【図３】前記ＮＯＲ型マスクＲＯＭの要部断面図。

【図４】前記ＮＯＲ型マスクＲＯＭを製造工程毎に示す
第１工程での要部断面図。

【図５】第２工程での要部断面図。

【図６】第３工程での要部断面図。

【図７】第４工程での要部断面図。

【図８】第５工程での要部断面図。

【図９】第６工程での要部断面図。

【図１０】第７工程での要部断面図。

【図１１】第８工程での要部断面図。

【符号の説明】

１…半導体基板、２…絶縁膜、３，４，９，１１…半導
体領域、５，８…ゲート絶縁膜、６，１０…ゲート電極
又はワード線、７…細孔、１４…メインビット線又は仮
想ソース線、Ｑ_E …メモリセル、ＷＬ…ワード線、ＢＬ
…メインビット線、ＳＬ…仮想ソース線。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数個のＭＩＳＦＥＴをゲート幅方向に
   配列し、この配列の前段側、後段側の夫々に隣接して位
   置するＭＩＳＦＥＴのソース領域間、ドレイン領域間の
   いずれもが相互に電気的に接続され、この配列された複
   数個のＭＩＳＦＥＴの夫々が情報を記憶するメモリセル
   として使用される、ＮＯＲ型構造を採用するマスクＲＯ
   Ｍを備えた半導体集積回路装置において、前記ＮＯＲ型
   構造を採用するマスクＲＯＭの複数個配列されたメモリ
   セルのうち、配列方向に隣接する一方のメモリセルであ
   るＭＩＳＦＥＴのゲート電極が、配列方向に隣接する他
   方のメモリセルであるＭＩＳＦＥＴのゲート電極に対し
   て異なる層のゲート層で構成されるとともに、この他方
   のメモリセルであるＭＩＳＦＥＴのゲート電極の一部に
   重ねられることを特徴とする半導体集積回路装置。
2. 【請求項２】 前記請求項１に記載のＮＯＲ型構造を採
   用するマスクＲＯＭの複数個配列されるメモリセルのす
   べての若しくは一部の領域上には、前記配列の初段のメ
   モリセルにセレクト用ＭＩＳＦＥＴを介在して接続され
   るビット線、又は前記配列の終段のメモリセルにセレク
   ト用ＭＩＳＦＥＴを介在して接続される仮想ソース線が
   配置されることを特徴とする半導体集積回路装置。