JPH053303A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH053303A JPH053303A JP3151586A JP15158691A JPH053303A JP H053303 A JPH053303 A JP H053303A JP 3151586 A JP3151586 A JP 3151586A JP 15158691 A JP15158691 A JP 15158691A JP H053303 A JPH053303 A JP H053303A
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- memory cell
- mask rom
- memory cells
- gate electrode
- bit line
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Abstract
(57)【要約】
【目的】クロスポイントセル構造を採用するNOR型マ
スクROMを備えた半導体集積回路装置において、高集
積化を図るとともに、情報読出し動作速度の高速化を図
る。 【構成】クロスポイントセル構造を採用するNOR型マ
スクROMを備えた半導体集積回路装置において、メモ
リセル列のメモリセルQE のうち、配列方向に隣接する
一方のメモリセルQE のゲート電極6が、配列方向に隣
接する他方のメモリセルQE のゲート電極10に対して
異なる層のゲート層で構成されるとともに、この他方の
メモリセルQE のゲート電極10の一部に重ねられる。
スクROMを備えた半導体集積回路装置において、高集
積化を図るとともに、情報読出し動作速度の高速化を図
る。 【構成】クロスポイントセル構造を採用するNOR型マ
スクROMを備えた半導体集積回路装置において、メモ
リセル列のメモリセルQE のうち、配列方向に隣接する
一方のメモリセルQE のゲート電極6が、配列方向に隣
接する他方のメモリセルQE のゲート電極10に対して
異なる層のゲート層で構成されるとともに、この他方の
メモリセルQE のゲート電極10の一部に重ねられる。
Description
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、マスクROM(Read Only Memory)を
備えた半導体集積回路装置に適用して有効な技術に関す
る。
関し、特に、マスクROM(Read Only Memory)を
備えた半導体集積回路装置に適用して有効な技術に関す
る。
【0002】
【従来の技術】マイクロプロセッサ、ゲートアレイ等の
半導体集積回路装置に搭載されるマスクROMとして、
高速読出し動作が可能な所謂クロスポイントセル構造を
採用するNOR型(横型)のマスクROMが報告されて
いる。例えば、シャープ技報、「大容量 16Mb CM
OS マスク ROM」、第40巻、1988年、第71
頁乃至第75頁。
半導体集積回路装置に搭載されるマスクROMとして、
高速読出し動作が可能な所謂クロスポイントセル構造を
採用するNOR型(横型)のマスクROMが報告されて
いる。例えば、シャープ技報、「大容量 16Mb CM
OS マスク ROM」、第40巻、1988年、第71
頁乃至第75頁。
【0003】クロスポイントセル構造を採用するマスク
ROMは、MOSFETがゲート幅方向に複数個(例え
ば16個)配列され、この配列された複数個のMOSF
ETの夫々のソース領域(拡散層)間、ドレイン領域間
が相互に電気的に接続される。この配列された複数個の
MOSFETは夫々 1[bit]の情報を記憶する。ま
た、換言すれば、クロスポイントセル構造を採用するマ
スクROMは、半導体領域で形成されたビット線、ソー
ス線の夫々が相互に離隔して配置されかつほぼ平行に同
一方向に延在し、このビット線、ソース線の夫々を横切
るワード線がビット線及びソース線の延在方向に複数本
配置される。
ROMは、MOSFETがゲート幅方向に複数個(例え
ば16個)配列され、この配列された複数個のMOSF
ETの夫々のソース領域(拡散層)間、ドレイン領域間
が相互に電気的に接続される。この配列された複数個の
MOSFETは夫々 1[bit]の情報を記憶する。ま
た、換言すれば、クロスポイントセル構造を採用するマ
スクROMは、半導体領域で形成されたビット線、ソー
ス線の夫々が相互に離隔して配置されかつほぼ平行に同
一方向に延在し、このビット線、ソース線の夫々を横切
るワード線がビット線及びソース線の延在方向に複数本
配置される。
【0004】前記メモリセルであるMOSFETはnチ
ャネル導電型で構成され、ドレイン領域(ビット線)、
ソース領域(ソース線)のいずれもn型半導体領域で構
成される。MOSFETのゲート電極(ワード線)は単
層ゲート構造が採用され、配列された複数個のMOSF
ETの夫々のゲート電極間は所定間隔をもって相互に離
隔される。
ャネル導電型で構成され、ドレイン領域(ビット線)、
ソース領域(ソース線)のいずれもn型半導体領域で構
成される。MOSFETのゲート電極(ワード線)は単
層ゲート構造が採用され、配列された複数個のMOSF
ETの夫々のゲート電極間は所定間隔をもって相互に離
隔される。
【0005】前記複数個のメモリセルの配列のうち、初
段のメモリセルはセレクト用MOSFETを介在してメ
インビット線に接続され、終段のメモリセルはセレクト
用MOSFETを介在して仮想ソース線に接続される。
メインビット線、仮想ソース線の夫々は、メモリセルに
接続されるワード線の上層に配置される同一導電層のア
ルミニウム合金膜で形成される。このメインビット線、
仮想ソース線の夫々は、複数個のメモリセルの配列方向
と同一方向に延在するとともに、ワード線の延在方向に
交互に配列され、配列されたうちのいくつかのメモリセ
ル上を横切る。
段のメモリセルはセレクト用MOSFETを介在してメ
インビット線に接続され、終段のメモリセルはセレクト
用MOSFETを介在して仮想ソース線に接続される。
メインビット線、仮想ソース線の夫々は、メモリセルに
接続されるワード線の上層に配置される同一導電層のア
ルミニウム合金膜で形成される。このメインビット線、
仮想ソース線の夫々は、複数個のメモリセルの配列方向
と同一方向に延在するとともに、ワード線の延在方向に
交互に配列され、配列されたうちのいくつかのメモリセ
ル上を横切る。
【0006】このクロスポイントセル構造を採用するマ
スクROMは、予じめすべてのメモリセルであるMOS
FETがワード線を選択したときに導通状態となるしき
い値電圧に設定され、このうちの所定数のメモリセルで
あるMOSFETがワード線を選択しても導通状態にな
らないしきい値電圧に変更されることにより、情報の書
込みが行われる。
スクROMは、予じめすべてのメモリセルであるMOS
FETがワード線を選択したときに導通状態となるしき
い値電圧に設定され、このうちの所定数のメモリセルで
あるMOSFETがワード線を選択しても導通状態にな
らないしきい値電圧に変更されることにより、情報の書
込みが行われる。
【0007】情報の読出し動作は、以下のとおり行われ
る。
る。
【0008】まず、選択されたメインビット線からセレ
クト用MOSFETを通してビット線(n型半導体領
域)に電流が流れる。次に、メモリセルを選択し、この
メモリセルが導通状態になると、ビット線に流れた電流
は、選択されたメモリセルを通してソース線、仮想ソー
ス線の夫々に流れる。この電流量の変化を選択されたメ
インビット線に接続されるセンスアンプ回路で検出し、
選択されたメモリセルの情報1が判定される。
クト用MOSFETを通してビット線(n型半導体領
域)に電流が流れる。次に、メモリセルを選択し、この
メモリセルが導通状態になると、ビット線に流れた電流
は、選択されたメモリセルを通してソース線、仮想ソー
ス線の夫々に流れる。この電流量の変化を選択されたメ
インビット線に接続されるセンスアンプ回路で検出し、
選択されたメモリセルの情報1が判定される。
【0009】また、メモリセルを選択しても導通状態に
ならない場合、ビット線に流れた電流は選択されたメモ
リセルを通してソース線、仮想ソース線の夫々に流れな
い。この場合、電流量に変化がないので、センスアンプ
回路において、メモリセルの情報0が判定される。
ならない場合、ビット線に流れた電流は選択されたメモ
リセルを通してソース線、仮想ソース線の夫々に流れな
い。この場合、電流量に変化がないので、センスアンプ
回路において、メモリセルの情報0が判定される。
【0010】このように構成されるクロスポイントセル
構造を採用するNOR型マスクROMは、下記の特徴が
ある。
構造を採用するNOR型マスクROMは、下記の特徴が
ある。
【0011】(A)メモリセルとメインビット線、仮想
ソース線の夫々との間の接続が、複数個配列されるメモ
リセル毎に行われるので、接続領域の占有面積を縮小
し、マスクROMの集積度を向上できる。クロスポイン
トセル構造を採用するマスクROMは、NAND型(縦
型)マスクROMのメモリセルの配列に似ているので、
このNAND型マスクROMに近い集積度が得られる。
ソース線の夫々との間の接続が、複数個配列されるメモ
リセル毎に行われるので、接続領域の占有面積を縮小
し、マスクROMの集積度を向上できる。クロスポイン
トセル構造を採用するマスクROMは、NAND型(縦
型)マスクROMのメモリセルの配列に似ているので、
このNAND型マスクROMに近い集積度が得られる。
【0012】(B)ビット線とソース線(いずれもn型
半導体領域)との間に並列にメモリセルが接続され、情
報読出し電流経路に複数個配列されたメモリセルのすべ
てが直列抵抗(チャネル領域の抵抗が主体)として付加
されないので、マスクROMの情報読出し動作速度が速
い。
半導体領域)との間に並列にメモリセルが接続され、情
報読出し電流経路に複数個配列されたメモリセルのすべ
てが直列抵抗(チャネル領域の抵抗が主体)として付加
されないので、マスクROMの情報読出し動作速度が速
い。
【0013】(C)メモリセルであるMOSFETに単
層ゲート構造が採用されるので、マスクROMの製造プ
ロセスの工程数を削減できる。この結果、マスクROM
の製品コストを低減できる。
層ゲート構造が採用されるので、マスクROMの製造プ
ロセスの工程数を削減できる。この結果、マスクROM
の製品コストを低減できる。
【0014】
【発明が解決しようとする課題】しかしながら、前述の
クロスポイントセル構造を採用するマスクROMは、以
下の点についての配慮がなされていない。
クロスポイントセル構造を採用するマスクROMは、以
下の点についての配慮がなされていない。
【0015】(A)前述のクロスポイントセル構造を採
用するマスクROMは、単層ゲート構造が採用されるの
で、複数個配列されたメモリセルの夫々の隣接する間、
具体的にはゲート電極間(ワード線間に相当する)が電
気的な分離を目的として離隔される。このゲート電極間
の離隔寸法は、例えば製造プロセスで使用するフォトリ
ソグラフィ技術の最小の解像度(加工寸法)に相当す
る。このため、メモリセル間の離隔寸法に相当する分、
マスクROMの集積度が低下する。
用するマスクROMは、単層ゲート構造が採用されるの
で、複数個配列されたメモリセルの夫々の隣接する間、
具体的にはゲート電極間(ワード線間に相当する)が電
気的な分離を目的として離隔される。このゲート電極間
の離隔寸法は、例えば製造プロセスで使用するフォトリ
ソグラフィ技術の最小の解像度(加工寸法)に相当す
る。このため、メモリセル間の離隔寸法に相当する分、
マスクROMの集積度が低下する。
【0016】(B)前述のメモリセル間の離隔寸法は同
時にビット線、ソース線(いずれもn型半導体領域)の
夫々の長さを長くする。このため、ビット線、ソース線
(いずれも情報読出し電流経路)に抵抗(拡散層抵
抗)、寄生容量(主に基板との間に形成されるpn接合
容量)が付加されるので、マスクROMの情報読出し動
作速度が低下する。
時にビット線、ソース線(いずれもn型半導体領域)の
夫々の長さを長くする。このため、ビット線、ソース線
(いずれも情報読出し電流経路)に抵抗(拡散層抵
抗)、寄生容量(主に基板との間に形成されるpn接合
容量)が付加されるので、マスクROMの情報読出し動
作速度が低下する。
【0017】(C)前記メインビット線、仮想ソース線
のいずれもがメモリセル上を延在する。複数個配列され
たメモリセルの夫々の間は、フィールド絶縁膜に相当す
る厚い膜厚の絶縁膜が基本的に形成されておらず、又情
報読出し動作速度の高速化(寄生容量の低下)を目的と
して寄生MOSのしきい値電圧はそれ程高くできない。
このため、選択されたメインビット線や選択された仮想
ソース線からの電界効果に基づき、これらの下層に配置
された選択されたメモリセルとそれに隣接する非選択さ
れたメモリセルとの間が短絡する。つまり、マスクRO
Mの情報読出し動作において、誤動作が発生するので、
動作信頼性が低下する。
のいずれもがメモリセル上を延在する。複数個配列され
たメモリセルの夫々の間は、フィールド絶縁膜に相当す
る厚い膜厚の絶縁膜が基本的に形成されておらず、又情
報読出し動作速度の高速化(寄生容量の低下)を目的と
して寄生MOSのしきい値電圧はそれ程高くできない。
このため、選択されたメインビット線や選択された仮想
ソース線からの電界効果に基づき、これらの下層に配置
された選択されたメモリセルとそれに隣接する非選択さ
れたメモリセルとの間が短絡する。つまり、マスクRO
Mの情報読出し動作において、誤動作が発生するので、
動作信頼性が低下する。
【0018】本発明の目的は、NOR型マスクROMを
備えた半導体集積回路装置において、高集積度化を図る
とともに、情報読出し動作速度の高速化を図ることが可
能な技術を提供することにある。
備えた半導体集積回路装置において、高集積度化を図る
とともに、情報読出し動作速度の高速化を図ることが可
能な技術を提供することにある。
【0019】本発明の他の目的は、前記目的を達成する
とともに、前記NOR型マスクROMを備えた半導体集
積回路装置において、動作信頼性を向上することが可能
な技術を提供することにある。
とともに、前記NOR型マスクROMを備えた半導体集
積回路装置において、動作信頼性を向上することが可能
な技術を提供することにある。
【0020】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【0021】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
【0022】(1)複数個のMISFETをゲート幅方
向に配列し、この配列の前段側、後段側の夫々に隣接し
て位置するMISFETのソース領域間、ドレイン領域
間のいずれもが相互に電気的に接続され、この配列され
た複数個のMISFETの夫々が情報を記憶するメモリ
セルとして使用される、NOR型構造を採用するマスク
ROMを備えた半導体集積回路装置において、前記NO
R型構造を採用するマスクROMの複数個配列されたメ
モリセルのうち、配列方向に隣接する一方のメモリセル
であるMISFETのゲート電極が、配列方向に隣接す
る他方のメモリセルであるMISFETのゲート電極に
対して異なる層のゲート層で構成されるとともに、この
他方のメモリセルであるMISFETのゲート電極の一
部に重ねられる。
向に配列し、この配列の前段側、後段側の夫々に隣接し
て位置するMISFETのソース領域間、ドレイン領域
間のいずれもが相互に電気的に接続され、この配列され
た複数個のMISFETの夫々が情報を記憶するメモリ
セルとして使用される、NOR型構造を採用するマスク
ROMを備えた半導体集積回路装置において、前記NO
R型構造を採用するマスクROMの複数個配列されたメ
モリセルのうち、配列方向に隣接する一方のメモリセル
であるMISFETのゲート電極が、配列方向に隣接す
る他方のメモリセルであるMISFETのゲート電極に
対して異なる層のゲート層で構成されるとともに、この
他方のメモリセルであるMISFETのゲート電極の一
部に重ねられる。
【0023】(2)前記手段(1)のNOR型構造を採
用するマスクROMの複数個配列されるメモリセルのす
べての若しくは一部の領域上には、前記配列の初段のメ
モリセルにセレクト用MISFETを介在して接続され
るビット線、又は前記配列の終段のメモリセルにセレク
ト用MISFETを介在して接続される仮想ソース線が
配置される。
用するマスクROMの複数個配列されるメモリセルのす
べての若しくは一部の領域上には、前記配列の初段のメ
モリセルにセレクト用MISFETを介在して接続され
るビット線、又は前記配列の終段のメモリセルにセレク
ト用MISFETを介在して接続される仮想ソース線が
配置される。
【0024】
【作用】上述した手段(1)によれば、下記の作用効果
が得られる。
が得られる。
【0025】(A)前記NOR型構造(横型構造)を採
用するマスクROMにおいて、2層ゲート構造の採用に
より、配列方向に隣接するメモリセル間の離隔寸法を廃
止できるので、集積度を向上できる。
用するマスクROMにおいて、2層ゲート構造の採用に
より、配列方向に隣接するメモリセル間の離隔寸法を廃
止できるので、集積度を向上できる。
【0026】(B)前記作用効果(1)により、配列方
向に複数個のメモリセルであるMISFETの夫々のソ
ース領域を接続したソース線(拡散層配線)、同様にド
レイン領域を接続したビット線(拡散層配線)のいずれ
の配線長も短くでき、ソース線、ビット線の夫々の寄生
抵抗及び基板との間に形成される寄生容量を低減できる
ので、情報の読出し動作において、読出し電流の流れる
速度を高め、動作速度の高速化が図れる。また、NOR
型構造を採用するマスクROMは、ソース線とビット線
との間において、メモリセルが並列に接続されるので、
NAND型構造(縦型構造)を採用するマスクROMに
比べて、動作速度の高速化が図れる。
向に複数個のメモリセルであるMISFETの夫々のソ
ース領域を接続したソース線(拡散層配線)、同様にド
レイン領域を接続したビット線(拡散層配線)のいずれ
の配線長も短くでき、ソース線、ビット線の夫々の寄生
抵抗及び基板との間に形成される寄生容量を低減できる
ので、情報の読出し動作において、読出し電流の流れる
速度を高め、動作速度の高速化が図れる。また、NOR
型構造を採用するマスクROMは、ソース線とビット線
との間において、メモリセルが並列に接続されるので、
NAND型構造(縦型構造)を採用するマスクROMに
比べて、動作速度の高速化が図れる。
【0027】上述した手段(2)によれば、前記手段
(1)により、前記配列方向に隣接するメモリセル間の
実質的な素子分離領域が存在せず(オープンフィールド
が存在せず)、又複数個配列されたメモリセル及びメモ
リセル間がゲート電極で覆われるので、メモリセル上の
メインビット線又は仮想ソース線からの電界効果を低減
し、情報読出し動作時に選択されたメモリセルと、それ
に隣接する非選択されたメモリセルとの間のパンチスル
ーに基づく短絡及びこの短絡による情報読出し動作の誤
動作を防止できる。
(1)により、前記配列方向に隣接するメモリセル間の
実質的な素子分離領域が存在せず(オープンフィールド
が存在せず)、又複数個配列されたメモリセル及びメモ
リセル間がゲート電極で覆われるので、メモリセル上の
メインビット線又は仮想ソース線からの電界効果を低減
し、情報読出し動作時に選択されたメモリセルと、それ
に隣接する非選択されたメモリセルとの間のパンチスル
ーに基づく短絡及びこの短絡による情報読出し動作の誤
動作を防止できる。
【0028】以下、本発明の構成について、クロスポイ
ントセル構造を採用するNOR型マスクROMを備えた
半導体集積回路装置に本発明を適用した一実施例ととも
に説明する。
ントセル構造を採用するNOR型マスクROMを備えた
半導体集積回路装置に本発明を適用した一実施例ととも
に説明する。
【0029】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【0030】
【実施例】本発明の一実施例であるNOR型マスクRO
M又は半導体集積回路装置に搭載されたNOR型マスク
ROMの構成を図1(等価回路図)で示す。
M又は半導体集積回路装置に搭載されたNOR型マスク
ROMの構成を図1(等価回路図)で示す。
【0031】図1に示すように、NOR型(横型)マス
クROMは 1[bit]の情報を記憶するメモリセルQE
がnチャネルMISFETで構成される。メモリセルQ
E は、そのnチャネルMISFETのゲート幅方向(図
1中、縦方向)に複数個電気的に並列に接続され配列さ
れ、メモリセル列(コラム)を構成する。この配列数に
限定されないが、メモリセル列は16個の( 16[bi
t]の情報の)メモリセルQE が配置される。このメモ
リセル列は、縦方向、横方向に夫々に複数個配列され、
メモリセルアレイ(メモリセルマット)を構成する。
クROMは 1[bit]の情報を記憶するメモリセルQE
がnチャネルMISFETで構成される。メモリセルQ
E は、そのnチャネルMISFETのゲート幅方向(図
1中、縦方向)に複数個電気的に並列に接続され配列さ
れ、メモリセル列(コラム)を構成する。この配列数に
限定されないが、メモリセル列は16個の( 16[bi
t]の情報の)メモリセルQE が配置される。このメモ
リセル列は、縦方向、横方向に夫々に複数個配列され、
メモリセルアレイ(メモリセルマット)を構成する。
【0032】前記メモリセル列のメモリセルQE の夫々
は配列方向に隣接するnチャネルMISFETのドレイ
ン領域間が相互に電気的に接続され、この相互に接続さ
れたドレイン領域はメモリセル列内においてビット線を
構成する。また、メモリセル列のメモリセルQE の夫々
は配列方向に隣接するnチャネルMISFETのソース
領域が相互に電気的に接続され、この相互に接続された
ソース領域はメモリセル列内においてソース線を構成す
る。前記ビット線、ソース線のいずれも、メモリセル列
のメモリセルQE の配列方向に沿って、相互に離隔され
かつ前記配列方向にほぼ平行に延在する。
は配列方向に隣接するnチャネルMISFETのドレイ
ン領域間が相互に電気的に接続され、この相互に接続さ
れたドレイン領域はメモリセル列内においてビット線を
構成する。また、メモリセル列のメモリセルQE の夫々
は配列方向に隣接するnチャネルMISFETのソース
領域が相互に電気的に接続され、この相互に接続された
ソース領域はメモリセル列内においてソース線を構成す
る。前記ビット線、ソース線のいずれも、メモリセル列
のメモリセルQE の配列方向に沿って、相互に離隔され
かつ前記配列方向にほぼ平行に延在する。
【0033】メモリセル列のメモリセルQE であるnチ
ャネルMISFETの各々のゲート電極にはワード線W
Lが接続される。ワード線は、前記メモリセル列のメモ
リセルQE の配列方向に対して交差する方向(図1中、
横方向)に延在し、前記配列方向に複数本配置される。
ャネルMISFETの各々のゲート電極にはワード線W
Lが接続される。ワード線は、前記メモリセル列のメモ
リセルQE の配列方向に対して交差する方向(図1中、
横方向)に延在し、前記配列方向に複数本配置される。
【0034】メモリセル列の配列の初段に位置するメモ
リセルQE (ビット線)は、セレクト用nチャネルMI
SFETQS1を介在し、メインビット線BLに電気的に
接続される。また、このメモリセル列の配列の終段に位
置するメモリセルQE は、セレクト用nチャネルMIS
FETQS2を介在し、同一のメインビット線BLに接続
される。メインビット線BLはセンスアンプ回路SAに
接続される。
リセルQE (ビット線)は、セレクト用nチャネルMI
SFETQS1を介在し、メインビット線BLに電気的に
接続される。また、このメモリセル列の配列の終段に位
置するメモリセルQE は、セレクト用nチャネルMIS
FETQS2を介在し、同一のメインビット線BLに接続
される。メインビット線BLはセンスアンプ回路SAに
接続される。
【0035】このメインビット線BLに接続されたメモ
リセル列に対して、横方向に若しくは縦方向に隣接する
他のメモリセル列の配列の初段に位置にするメモリセル
QE (ソース線)は、セレクト用nチャネルMISFE
TQS1を介在し、仮想ソース線SLに接続される。ま
た、このメモリセル列の配列の終段に位置するメモリセ
ルQE は、セレクト用nチャネルMISFETQS2を介
在し、同一の仮想ソース線SLに接続される。仮想ソー
ス線SLはスイッチ用nチャネルMISFETを介在し
て接地電源GNDに接続される。
リセル列に対して、横方向に若しくは縦方向に隣接する
他のメモリセル列の配列の初段に位置にするメモリセル
QE (ソース線)は、セレクト用nチャネルMISFE
TQS1を介在し、仮想ソース線SLに接続される。ま
た、このメモリセル列の配列の終段に位置するメモリセ
ルQE は、セレクト用nチャネルMISFETQS2を介
在し、同一の仮想ソース線SLに接続される。仮想ソー
ス線SLはスイッチ用nチャネルMISFETを介在し
て接地電源GNDに接続される。
【0036】メモリセルアレイに配置された複数個のメ
モリセルQE のうち、ワード線WLに選択信号が印加さ
れた際に導通状態になる、しきい値電圧に設定されたメ
モリセルQE1は例えば情報1が記憶される。また、ワー
ド線WLに選択信号が印加された際に非導通状態にな
る、しきい値電圧に設定されたメモリセルQE2は例えば
情報0が記憶される。
モリセルQE のうち、ワード線WLに選択信号が印加さ
れた際に導通状態になる、しきい値電圧に設定されたメ
モリセルQE1は例えば情報1が記憶される。また、ワー
ド線WLに選択信号が印加された際に非導通状態にな
る、しきい値電圧に設定されたメモリセルQE2は例えば
情報0が記憶される。
【0037】次に、前記NOR型マスクROMの具体的
な構造について、図2(要部平面図)及び図3(図2の
A−A切断線で切った断面図)を使用し、簡単に説明す
る。
な構造について、図2(要部平面図)及び図3(図2の
A−A切断線で切った断面図)を使用し、簡単に説明す
る。
【0038】図2及び図3に示すように、NOR型マス
クROM又は半導体集積回路装置に搭載されたNOR型
マスクROMは単結晶珪素からなるp- 型半導体基板1
を主体に構成される。
クROM又は半導体集積回路装置に搭載されたNOR型
マスクROMは単結晶珪素からなるp- 型半導体基板1
を主体に構成される。
【0039】メモリセル列に配列されたメモリセルQE
のうち、配列の初段から終段に向って、偶数段に配置さ
れたメモリセルQE は、p- 型半導体基板1(若しくは
p型ウエル領域)の主面に形成される。つまり、この偶
数段に配置されたメモリセルQE はゲート絶縁膜5、ゲ
ート電極6、ソース領域及びドレイン領域として使用さ
れる一対のn+ 型半導体領域3を主体に構成される。
のうち、配列の初段から終段に向って、偶数段に配置さ
れたメモリセルQE は、p- 型半導体基板1(若しくは
p型ウエル領域)の主面に形成される。つまり、この偶
数段に配置されたメモリセルQE はゲート絶縁膜5、ゲ
ート電極6、ソース領域及びドレイン領域として使用さ
れる一対のn+ 型半導体領域3を主体に構成される。
【0040】前記ゲート電極6は、NOR型マスクRO
Mの製造プロセスにおいて、第1層目ゲート材形成工程
で形成され、例えば多結晶珪素膜で形成される。
Mの製造プロセスにおいて、第1層目ゲート材形成工程
で形成され、例えば多結晶珪素膜で形成される。
【0041】ソース領域、ドレイン領域の夫々であるn
+ 型半導体領域3はp- 型半導体基板1の主面部に構成
され、このn+ 型半導体領域3の表面上にはゲート絶縁
膜5に比べて厚い膜厚の絶縁膜2を介在してワード線
(WL)6が延在する。偶数段に配置されたメモリセル
QE であるnチャネルMISFETのゲート電極6に接
続されるワード線6は、前記ゲート電極6と同一導電層
で形成され、かつ一体に構成される。
+ 型半導体領域3はp- 型半導体基板1の主面部に構成
され、このn+ 型半導体領域3の表面上にはゲート絶縁
膜5に比べて厚い膜厚の絶縁膜2を介在してワード線
(WL)6が延在する。偶数段に配置されたメモリセル
QE であるnチャネルMISFETのゲート電極6に接
続されるワード線6は、前記ゲート電極6と同一導電層
で形成され、かつ一体に構成される。
【0042】メモリセル列に配列されたメモリセルQE
のうち、配列の初段から終段に向って、奇数段に配置さ
れたメモリセルQE は、同様に、p- 型半導体基板1の
主面に形成される。つまり、この奇数段に配置されたメ
モリセルQE はゲート絶縁膜8、ゲート電極10、ソー
ス領域及びドレイン領域として使用される一対のn+型
半導体領域3を主体に構成される。
のうち、配列の初段から終段に向って、奇数段に配置さ
れたメモリセルQE は、同様に、p- 型半導体基板1の
主面に形成される。つまり、この奇数段に配置されたメ
モリセルQE はゲート絶縁膜8、ゲート電極10、ソー
ス領域及びドレイン領域として使用される一対のn+型
半導体領域3を主体に構成される。
【0043】前記ゲート絶縁膜8、ゲート電極10の夫
々は、p- 型半導体基板1の主面にその主面から深さ方
向に向って形成された細孔7の側壁及び底面に沿って形
成される。
々は、p- 型半導体基板1の主面にその主面から深さ方
向に向って形成された細孔7の側壁及び底面に沿って形
成される。
【0044】前記ゲート電極10は、NOR型マスクR
OMの製造プロセスにおいて、第2層目ゲート材形成工
程で形成され、例えば多結晶珪素膜で形成される。この
ゲート電極10は、本実施例において、偶数段に配置さ
れるメモリセルQE であるnチャネルMISFETのゲ
ート電極6に一部が重ね合される。つまり、ゲート電極
6、10の夫々の間は離隔寸法を介在せずに(ゲート電
極6間の離隔寸法に比べて小さい寸法内において)配置
される。換言すれば、メモリセル列に配列される偶数段
のメモリセルQE 、奇数段のメモリセルQE の夫々は、
両者間に製造プロセスでの最小加工寸法(フォトリソグ
ラフィ技術での最小の解像度)に相当する分の離隔寸法
を設定せずに、接近させた状態で配列される。
OMの製造プロセスにおいて、第2層目ゲート材形成工
程で形成され、例えば多結晶珪素膜で形成される。この
ゲート電極10は、本実施例において、偶数段に配置さ
れるメモリセルQE であるnチャネルMISFETのゲ
ート電極6に一部が重ね合される。つまり、ゲート電極
6、10の夫々の間は離隔寸法を介在せずに(ゲート電
極6間の離隔寸法に比べて小さい寸法内において)配置
される。換言すれば、メモリセル列に配列される偶数段
のメモリセルQE 、奇数段のメモリセルQE の夫々は、
両者間に製造プロセスでの最小加工寸法(フォトリソグ
ラフィ技術での最小の解像度)に相当する分の離隔寸法
を設定せずに、接近させた状態で配列される。
【0045】奇数段に配置されたメモリセルQE である
nチャネルMISFETのゲート電極10に接続される
ワード線(WL)10は同様に前記ゲート電極10と同
一導電層で形成され、かつ一体に構成される。
nチャネルMISFETのゲート電極10に接続される
ワード線(WL)10は同様に前記ゲート電極10と同
一導電層で形成され、かつ一体に構成される。
【0046】前述の偶数段に配置されたメモリセルQE
のうち、情報1を記憶するメモリセルQE1は例えばしき
い値電圧がp- 型半導体基板1の表面の不純物濃度(実
際にはしきい値電圧調整用不純物が導入される)で決定
される。情報0を記憶するメモリセルQE2は例えばしき
い値電圧がp- 型半導体基板1の主面に形成されたp型
半導体領域4で決定される。
のうち、情報1を記憶するメモリセルQE1は例えばしき
い値電圧がp- 型半導体基板1の表面の不純物濃度(実
際にはしきい値電圧調整用不純物が導入される)で決定
される。情報0を記憶するメモリセルQE2は例えばしき
い値電圧がp- 型半導体基板1の主面に形成されたp型
半導体領域4で決定される。
【0047】また、奇数段に配置されたメモリセルQE
のうち、情報1を記憶するメモリセルQE1は例えばしき
い値電圧がp- 型半導体基板1の細孔7の側壁及び底面
の表面の不純物濃度(実際にはしきい値電圧調整用不純
物が導入される)で決定される。情報0を記憶するメモ
リセルQE2は例えばしきい値電圧がp- 型半導体基板1
の細孔7の主面に形成されたp型半導体領域9で決定さ
れる。
のうち、情報1を記憶するメモリセルQE1は例えばしき
い値電圧がp- 型半導体基板1の細孔7の側壁及び底面
の表面の不純物濃度(実際にはしきい値電圧調整用不純
物が導入される)で決定される。情報0を記憶するメモ
リセルQE2は例えばしきい値電圧がp- 型半導体基板1
の細孔7の主面に形成されたp型半導体領域9で決定さ
れる。
【0048】メモリセル列の初段側に配置されたセレク
ト用nチャネルMISFETQS1は、p- 型半導体基板
1の主面に形成され、ゲート絶縁膜5、ゲート電極6
(第1層目ゲート材)、n+ 型半導体領域3及びn+ 型
半導体領域11を主体に構成される。このセレクト用n
チャネルMISFETQS1のn+ 型半導体領域11には
メインビット線(BL)14若しくは仮想ソース線(S
L)14のいずれかが接続される。メインビット線1
4、仮想ソース線14の夫々は、層間絶縁膜12上に延
在し、この層間絶縁膜12に形成された接続孔13を通
してn+ 型半導体領域11に接続される。メインビット
線14、仮想ソース線14の夫々は、同一導電層で形成
され、例えばアルミニウム合金膜で形成される。
ト用nチャネルMISFETQS1は、p- 型半導体基板
1の主面に形成され、ゲート絶縁膜5、ゲート電極6
(第1層目ゲート材)、n+ 型半導体領域3及びn+ 型
半導体領域11を主体に構成される。このセレクト用n
チャネルMISFETQS1のn+ 型半導体領域11には
メインビット線(BL)14若しくは仮想ソース線(S
L)14のいずれかが接続される。メインビット線1
4、仮想ソース線14の夫々は、層間絶縁膜12上に延
在し、この層間絶縁膜12に形成された接続孔13を通
してn+ 型半導体領域11に接続される。メインビット
線14、仮想ソース線14の夫々は、同一導電層で形成
され、例えばアルミニウム合金膜で形成される。
【0049】メモリセル列の終段側に配置されたセレク
ト用nチャネルMISFETQS2は、p- 型半導体基板
1の主面に形成され、ゲート絶縁膜8、ゲート電極10
(第2層目ゲート材)、n+ 型半導体領域3及びn+ 型
半導体領域11を主体に構成される。このセレクト用n
チャネルMISFETQS2のn+ 型半導体領域11には
仮想ソース線(SL)14若しくはメインビット線(B
L)14のいずれかが接続される。
ト用nチャネルMISFETQS2は、p- 型半導体基板
1の主面に形成され、ゲート絶縁膜8、ゲート電極10
(第2層目ゲート材)、n+ 型半導体領域3及びn+ 型
半導体領域11を主体に構成される。このセレクト用n
チャネルMISFETQS2のn+ 型半導体領域11には
仮想ソース線(SL)14若しくはメインビット線(B
L)14のいずれかが接続される。
【0050】次に、前述のNOR型マスクROMの製造
方法について、図4乃至図11(所定の製造工程毎に示
す要部断面図)を使用し、簡単に説明する。
方法について、図4乃至図11(所定の製造工程毎に示
す要部断面図)を使用し、簡単に説明する。
【0051】まず、単結晶珪素からなるp- 型半導体基
板1を用意する。
板1を用意する。
【0052】次に、p- 型半導体基板1の主面上の全面
に熱酸化法で形成された酸化珪素膜16を形成し、チャ
ネル形成領域を形成する領域において、酸化珪素膜16
上に窒化珪素膜17を形成する。この窒化珪素膜17は
不純物導入マスク、耐酸化マスクの夫々として使用され
る。
に熱酸化法で形成された酸化珪素膜16を形成し、チャ
ネル形成領域を形成する領域において、酸化珪素膜16
上に窒化珪素膜17を形成する。この窒化珪素膜17は
不純物導入マスク、耐酸化マスクの夫々として使用され
る。
【0053】次に、図4に示すように、前記窒化珪素膜
17を不純物導入マスクとして使用し、p- 型半導体基
板1の主面部にn型不純物3Nを導入する。n型不純物
3Nは、イオン打込み法を使用し、酸化珪素膜16を通
してp-型半導体基板1の主面部に導入される。
17を不純物導入マスクとして使用し、p- 型半導体基
板1の主面部にn型不純物3Nを導入する。n型不純物
3Nは、イオン打込み法を使用し、酸化珪素膜16を通
してp-型半導体基板1の主面部に導入される。
【0054】次に、図5に示すように、前記窒化珪素膜
17を耐酸化マスクとして使用し、メモリセルQE であ
るnチャネルMISFETのソース領域、ドレイン領域
の夫々の形成領域において、p- 型半導体基板1の主面
上に厚い膜厚の絶縁膜2を形成する。絶縁膜2はp- 型
半導体基板1の主面に熱酸化を施して形成された酸化珪
素膜で形成される。この絶縁膜2を形成する工程ととも
に、この絶縁膜2の下側において、予じめ導入されたn
型不純物3Nが拡散され、ソース領域、ドレイン領域、
ビット線、ソース線のいずれかとして使用されるn+ 型
半導体領域3が形成される。
17を耐酸化マスクとして使用し、メモリセルQE であ
るnチャネルMISFETのソース領域、ドレイン領域
の夫々の形成領域において、p- 型半導体基板1の主面
上に厚い膜厚の絶縁膜2を形成する。絶縁膜2はp- 型
半導体基板1の主面に熱酸化を施して形成された酸化珪
素膜で形成される。この絶縁膜2を形成する工程ととも
に、この絶縁膜2の下側において、予じめ導入されたn
型不純物3Nが拡散され、ソース領域、ドレイン領域、
ビット線、ソース線のいずれかとして使用されるn+ 型
半導体領域3が形成される。
【0055】次に、前記窒化珪素膜17を除去した後、
p- 型半導体基板1の主面の全面にしきい値電圧調整用
不純物を導入する。このしきい値電圧調整用不純物は情
報1を記憶するメモリセルQE のしきい値電圧を調整す
る目的で導入される。
p- 型半導体基板1の主面の全面にしきい値電圧調整用
不純物を導入する。このしきい値電圧調整用不純物は情
報1を記憶するメモリセルQE のしきい値電圧を調整す
る目的で導入される。
【0056】次に、図6に示すように、偶数段に配置さ
れるメモリセルQEのうち、情報0を記憶するメモリセ
ルQE2を形成する領域において、p型不純物4Pを導入
する。このp型不純物4Pは、同図6に一点鎖線で示す
ように、不純物導入マスク18を使用し、イオン打込み
法で導入される。
れるメモリセルQEのうち、情報0を記憶するメモリセ
ルQE2を形成する領域において、p型不純物4Pを導入
する。このp型不純物4Pは、同図6に一点鎖線で示す
ように、不純物導入マスク18を使用し、イオン打込み
法で導入される。
【0057】次に、p- 型半導体基板1のチャネル形成
領域となる主面上にゲート絶縁膜5を形成し、この後、
図7に示すように、ゲート電極6を形成する。ゲート電
極6は、製造プロセスの第1層目ゲート材形成工程にお
いて、CVD法で形成された多結晶珪素膜に、フォトリ
ソグラフィ技術で形成されたエッチングマスクを使用
し、異方性エッチングによりパターンニングを施すこと
で形成する。このゲート電極6を形成する工程と同一工
程で、ワード線6、セレクト用nチャネルMISFET
QS1のゲート電極6も形成される。
領域となる主面上にゲート絶縁膜5を形成し、この後、
図7に示すように、ゲート電極6を形成する。ゲート電
極6は、製造プロセスの第1層目ゲート材形成工程にお
いて、CVD法で形成された多結晶珪素膜に、フォトリ
ソグラフィ技術で形成されたエッチングマスクを使用
し、異方性エッチングによりパターンニングを施すこと
で形成する。このゲート電極6を形成する工程と同一工
程で、ワード線6、セレクト用nチャネルMISFET
QS1のゲート電極6も形成される。
【0058】また、予じめ導入されたp型不純物4Pが
拡散され、偶数段に配置されるメモリセルQE の情報0
が記憶されるメモリセルQE2のしきい値電圧を決定する
p型半導体領域4が形成される。
拡散され、偶数段に配置されるメモリセルQE の情報0
が記憶されるメモリセルQE2のしきい値電圧を決定する
p型半導体領域4が形成される。
【0059】これらの工程が完了することにより、偶数
段に配置されるメモリセルQE が完成する。
段に配置されるメモリセルQE が完成する。
【0060】次に、図8に示すように、ゲート電極6を
エッチングマスクの主体として使用し、奇数段に配置さ
れるメモリセルQE のチャネル形成領域において、p-
型半導体基板1の主面に細孔7を形成する。この細孔7
は、例えば異方性エッチングで形成し、前記ゲート電極
6に対して自己整合で形成される。細孔7を形成する
際、ドレイン領域、ソース領域、ビット線、ソース線の
いずれかとして使用されるn+ 型半導体領域3は、その
上部に厚い膜厚の絶縁膜2が形成されており、この絶縁
膜2がエッチングに対するストッパ層となるので、エッ
チングされない。
エッチングマスクの主体として使用し、奇数段に配置さ
れるメモリセルQE のチャネル形成領域において、p-
型半導体基板1の主面に細孔7を形成する。この細孔7
は、例えば異方性エッチングで形成し、前記ゲート電極
6に対して自己整合で形成される。細孔7を形成する
際、ドレイン領域、ソース領域、ビット線、ソース線の
いずれかとして使用されるn+ 型半導体領域3は、その
上部に厚い膜厚の絶縁膜2が形成されており、この絶縁
膜2がエッチングに対するストッパ層となるので、エッ
チングされない。
【0061】次に、前記細孔7の側壁及び側面におい
て、p- 型半導体基板1の表面上に酸化珪素膜(符号は
付けない)を形成する。この後、奇数段に配置されるメ
モリセルQE の形成領域において、p- 型半導体基板1
の主面部に情報1を記憶するメモリセルQE1のしきい値
電圧を調整するしきい値電圧調整用不純物を導入する。
て、p- 型半導体基板1の表面上に酸化珪素膜(符号は
付けない)を形成する。この後、奇数段に配置されるメ
モリセルQE の形成領域において、p- 型半導体基板1
の主面部に情報1を記憶するメモリセルQE1のしきい値
電圧を調整するしきい値電圧調整用不純物を導入する。
【0062】次に、図9に示すように、奇数段に配置さ
れるメモリセルQEのうち、情報0が記憶されるメモリ
セルQE2を形成する領域において、p- 型半導体基板1
の主面部にp型不純物9Pを導入する。p型不純物9P
は、同図9に示すように、不純物導入マスク19を使用
し、イオン打込み法で導入される。
れるメモリセルQEのうち、情報0が記憶されるメモリ
セルQE2を形成する領域において、p- 型半導体基板1
の主面部にp型不純物9Pを導入する。p型不純物9P
は、同図9に示すように、不純物導入マスク19を使用
し、イオン打込み法で導入される。
【0063】次に、前記細孔7の側壁及び底面におい
て、p- 型半導体基板1のチャネル形成領域となる主面
上にゲート絶縁膜8を形成し、この後、図10に示すよ
うに、ゲート電極10を形成する。ゲート電極10は、
製造プロセスの第2層目ゲート材形成工程において、C
VD法で形成された多結晶珪素膜に、フォトリソグラフ
ィ技術で形成されたエッチングマスクを使用し、異方性
エッチングによりパターンニングを施すことで形成す
る。このゲート電極10を形成する工程と同一工程で、
ワード線10、セレクト用nチャネルMISFETQS2
のゲート電極10も形成される。
て、p- 型半導体基板1のチャネル形成領域となる主面
上にゲート絶縁膜8を形成し、この後、図10に示すよ
うに、ゲート電極10を形成する。ゲート電極10は、
製造プロセスの第2層目ゲート材形成工程において、C
VD法で形成された多結晶珪素膜に、フォトリソグラフ
ィ技術で形成されたエッチングマスクを使用し、異方性
エッチングによりパターンニングを施すことで形成す
る。このゲート電極10を形成する工程と同一工程で、
ワード線10、セレクト用nチャネルMISFETQS2
のゲート電極10も形成される。
【0064】また、予じめ導入されたp型不純物9Pが
拡散され、奇数段に配置されるメモリセルQE の情報0
が記憶されるメモリセルQE2のしきい値電圧を決定する
p型半導体領域9が形成される。
拡散され、奇数段に配置されるメモリセルQE の情報0
が記憶されるメモリセルQE2のしきい値電圧を決定する
p型半導体領域9が形成される。
【0065】これらの工程が完了することにより、奇数
段に配置されるメモリセルQE が完成する。
段に配置されるメモリセルQE が完成する。
【0066】次に、前記セレクト用nチャネルMISF
ETQS1、セレクト用nチャネルMISFETQS2の夫
々のn+ 型半導体領域11を形成する。
ETQS1、セレクト用nチャネルMISFETQS2の夫
々のn+ 型半導体領域11を形成する。
【0067】次に、層間絶縁膜12、接続孔13の夫々
を順次形成し、この後、前記図2及び図3に示すメイン
ビット線14及び仮想ソース線14を形成する。
を順次形成し、この後、前記図2及び図3に示すメイン
ビット線14及び仮想ソース線14を形成する。
【0068】これら一連の製造プロセスを施すことによ
り、本実施例のNOR型マスクROMは完成する。
り、本実施例のNOR型マスクROMは完成する。
【0069】次に、前述のNOR型マスクROMの情報
読出し動作について、前述の図1を使用し、簡単に説明
する。
読出し動作について、前述の図1を使用し、簡単に説明
する。
【0070】まず、メインビット線BL1及び仮想ソー
ス線SL1とワード線WL2との交差部に配置された、
偶数コラム(メモリセル列)のメモリセルQE1の情報を
読出す場合について説明する。
ス線SL1とワード線WL2との交差部に配置された、
偶数コラム(メモリセル列)のメモリセルQE1の情報を
読出す場合について説明する。
【0071】配列の初段側のセレクト用nチャネルMI
SFETQS1を選択し(導通状態にし)、終段側のセレ
クト用nチャネルMISFETQS2を非選択(非導通状
態に)する。次に、ワード線WL2を選択し、メモリセ
ルQE1を選択(導通状態に)するとともに、他のワード
線WLを非選択する。この状態において、選択されたメ
インビット線BL1、ビット線、メモリセルQE1、ソー
ス線、選択された仮想ソース線SL1の夫々を通して情
報読出し電流i1を流し、この情報読出し電流i1の変
化量を選択されたメインビット線BL1に接続されたセ
ンスアンプ回路SAで検出する。この結果、センスアン
プ回路SAにおいて、情報読出し電流i1に変化が生じ
るので、メモリセルQE1に記憶された情報1が判定され
る。
SFETQS1を選択し(導通状態にし)、終段側のセレ
クト用nチャネルMISFETQS2を非選択(非導通状
態に)する。次に、ワード線WL2を選択し、メモリセ
ルQE1を選択(導通状態に)するとともに、他のワード
線WLを非選択する。この状態において、選択されたメ
インビット線BL1、ビット線、メモリセルQE1、ソー
ス線、選択された仮想ソース線SL1の夫々を通して情
報読出し電流i1を流し、この情報読出し電流i1の変
化量を選択されたメインビット線BL1に接続されたセ
ンスアンプ回路SAで検出する。この結果、センスアン
プ回路SAにおいて、情報読出し電流i1に変化が生じ
るので、メモリセルQE1に記憶された情報1が判定され
る。
【0072】次に、メインビット線BL1及び仮想ソー
ス線SL1とワード線WL2との交差部に配置された、
奇数コラム(メモリセル列)のメモリセルQE2の情報を
読出す場合について説明する。
ス線SL1とワード線WL2との交差部に配置された、
奇数コラム(メモリセル列)のメモリセルQE2の情報を
読出す場合について説明する。
【0073】配列の初段側のセレクト用nチャネルMI
SFETQS1を非選択し、終段側のセレクト用nチャネ
ルMISFETQS2を選択する。次に、ワード線WL2
を選択し、メモリセルQE2を選択するとともに、他のワ
ード線WLを非選択する。この状態において、選択され
たメインビット線BL1、ビット線、メモリセルQE2の
夫々を通して情報読出し電流i2を流し、この情報読出
し電流i2の変化量を選択されたメインビット線BL1
に接続されたセンスアンプ回路SAで検出する。この結
果、センスアンプ回路SAにおいて、情報読出し電流i
2にほとんど変化がないので、メモリセルQE2に記憶さ
れた情報0が判定される。
SFETQS1を非選択し、終段側のセレクト用nチャネ
ルMISFETQS2を選択する。次に、ワード線WL2
を選択し、メモリセルQE2を選択するとともに、他のワ
ード線WLを非選択する。この状態において、選択され
たメインビット線BL1、ビット線、メモリセルQE2の
夫々を通して情報読出し電流i2を流し、この情報読出
し電流i2の変化量を選択されたメインビット線BL1
に接続されたセンスアンプ回路SAで検出する。この結
果、センスアンプ回路SAにおいて、情報読出し電流i
2にほとんど変化がないので、メモリセルQE2に記憶さ
れた情報0が判定される。
【0074】このように、複数個のnチャネルMISF
ETをゲート幅方向に配列し、この配列の前段側、後段
側の夫々に隣接して位置するnチャネルMISFETの
ソース領域間、ドレイン領域(n+ 型半導体領域3)間
のいずれもが相互に電気的に接続され、この配列された
複数個のnチャネルMISFETの夫々が情報を記憶す
るメモリセルQE として使用される、NOR型構造を採
用するマスクROM又はそれを備えた半導体集積回路装
置において、前記NOR型構造を採用するマスクROM
の複数個配列されたメモリセルQE のうち、配列方向に
隣接する一方の(例えば偶数段の)メモリセルQEであ
るnチャネルMISFETのゲート電極6が、配列方向
に隣接する他方の(例えば奇数段の)メモリセルQE で
あるnチャネルMISFETのゲート電極10に対して
異なる層のゲート層で構成されるとともに、この他方の
メモリセルQE であるnチャネルMISFETのゲート
電極10の一部に重ねられる。この構成により、前記N
OR型構造を採用するマスクROMにおいて、2層ゲー
ト構造の採用により、配列方向に隣接するメモリセルQ
E 間の離隔寸法を廃止できるので、集積度を向上でき
る。また、配列方向に複数個のメモリセルQE であるn
チャネルMISFETの夫々のソース領域を接続したソ
ース線(n+ 型半導体領域3)、同様にドレイン領域を
接続したビット線(n+ 型半導体領域3)のいずれの配
線長も短くでき、ソース線、ビット線の夫々の寄生抵抗
及びp- 型半導体基板1との間に形成される寄生容量を
低減できるので、情報の読出し動作において、読出し電
流の流れる速度を高め、動作速度の高速化が図れる。ま
た、NOR型構造を採用するマスクROMは、ソース線
とビット線との間において、メモリセルQEが並列に接
続されるので、NAND型構造(縦型構造)を採用する
マスクROMに比べて動作速度の高速化が図れる。
ETをゲート幅方向に配列し、この配列の前段側、後段
側の夫々に隣接して位置するnチャネルMISFETの
ソース領域間、ドレイン領域(n+ 型半導体領域3)間
のいずれもが相互に電気的に接続され、この配列された
複数個のnチャネルMISFETの夫々が情報を記憶す
るメモリセルQE として使用される、NOR型構造を採
用するマスクROM又はそれを備えた半導体集積回路装
置において、前記NOR型構造を採用するマスクROM
の複数個配列されたメモリセルQE のうち、配列方向に
隣接する一方の(例えば偶数段の)メモリセルQEであ
るnチャネルMISFETのゲート電極6が、配列方向
に隣接する他方の(例えば奇数段の)メモリセルQE で
あるnチャネルMISFETのゲート電極10に対して
異なる層のゲート層で構成されるとともに、この他方の
メモリセルQE であるnチャネルMISFETのゲート
電極10の一部に重ねられる。この構成により、前記N
OR型構造を採用するマスクROMにおいて、2層ゲー
ト構造の採用により、配列方向に隣接するメモリセルQ
E 間の離隔寸法を廃止できるので、集積度を向上でき
る。また、配列方向に複数個のメモリセルQE であるn
チャネルMISFETの夫々のソース領域を接続したソ
ース線(n+ 型半導体領域3)、同様にドレイン領域を
接続したビット線(n+ 型半導体領域3)のいずれの配
線長も短くでき、ソース線、ビット線の夫々の寄生抵抗
及びp- 型半導体基板1との間に形成される寄生容量を
低減できるので、情報の読出し動作において、読出し電
流の流れる速度を高め、動作速度の高速化が図れる。ま
た、NOR型構造を採用するマスクROMは、ソース線
とビット線との間において、メモリセルQEが並列に接
続されるので、NAND型構造(縦型構造)を採用する
マスクROMに比べて動作速度の高速化が図れる。
【0075】また、前記NOR型構造を採用するマスク
ROMの複数個配列されるメモリセルQE のすべての若
しくは一部の領域上には、前記配列の初段のメモリセル
QE にセレクト用nチャネルMISFETQS を介在し
て接続されるメインビット線BL、又は前記配列の終段
のメモリセルQE にセレクト用nチャネルMISFET
QS を介在して接続される仮想ソース線SLが配置され
る。この構成により、配列方向に隣接するメモリセルQ
E 間の実質的な素子分離領域が存在せず(オープンフィ
ールドが存在せず)、又複数個配列されたメモリセルQ
E 及びメモリセルQE 間がゲート電極6及び10で覆わ
れるので、メモリセルQE 上のメインビット線BL又は
仮想ソース線SLからの電界効果を低減し、情報読出し
動作時に選択されたメモリセルQE と、それに隣接する
非選択されたメモリセルQE との間のパンチスルーに基
づく短絡及びこの短絡による情報読出し動作の誤動作を
防止できる。
ROMの複数個配列されるメモリセルQE のすべての若
しくは一部の領域上には、前記配列の初段のメモリセル
QE にセレクト用nチャネルMISFETQS を介在し
て接続されるメインビット線BL、又は前記配列の終段
のメモリセルQE にセレクト用nチャネルMISFET
QS を介在して接続される仮想ソース線SLが配置され
る。この構成により、配列方向に隣接するメモリセルQ
E 間の実質的な素子分離領域が存在せず(オープンフィ
ールドが存在せず)、又複数個配列されたメモリセルQ
E 及びメモリセルQE 間がゲート電極6及び10で覆わ
れるので、メモリセルQE 上のメインビット線BL又は
仮想ソース線SLからの電界効果を低減し、情報読出し
動作時に選択されたメモリセルQE と、それに隣接する
非選択されたメモリセルQE との間のパンチスルーに基
づく短絡及びこの短絡による情報読出し動作の誤動作を
防止できる。
【0076】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【0077】例えば、本発明は、前記NOR型構造を採
用するマスクROMにおいて、p-型半導体基板に変え
て、n- 型半導体基板及びその主面部に形成されたp型
ウエル領域を使用してもよい。
用するマスクROMにおいて、p-型半導体基板に変え
て、n- 型半導体基板及びその主面部に形成されたp型
ウエル領域を使用してもよい。
【0078】また、前記NOR型構造を採用するマスク
ROMにおいて、メモリセルQE であるnチャネルMI
SFETのゲート電極は、高融点金属膜、高融点金属珪
化膜のいずれかの単層、若しくは多結晶珪素膜に高融点
金属膜、高融点金属珪化膜のいずれかを積層した積層膜
で形成してもよい。
ROMにおいて、メモリセルQE であるnチャネルMI
SFETのゲート電極は、高融点金属膜、高融点金属珪
化膜のいずれかの単層、若しくは多結晶珪素膜に高融点
金属膜、高融点金属珪化膜のいずれかを積層した積層膜
で形成してもよい。
【0079】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【0080】NOR型マスクROMを備えた半導体集積
回路装置において、高集積化を図れるとともに、情報読
出し動作速度の高速化を図れる。
回路装置において、高集積化を図れるとともに、情報読
出し動作速度の高速化を図れる。
【0081】前記NOR型マスクROMを備えた半導体
集積回路装置において、動作信頼性を向上できる。
集積回路装置において、動作信頼性を向上できる。
【図1】本発明の一実施例であるNOR型マスクROM
又は半導体集積回路装置に搭載されたNOR型マスクR
OMの構成を示す等価回路図。
又は半導体集積回路装置に搭載されたNOR型マスクR
OMの構成を示す等価回路図。
【図2】前記NOR型マスクROMの要部平面図。
【図3】前記NOR型マスクROMの要部断面図。
【図4】前記NOR型マスクROMを製造工程毎に示す
第1工程での要部断面図。
第1工程での要部断面図。
【図5】第2工程での要部断面図。
【図6】第3工程での要部断面図。
【図7】第4工程での要部断面図。
【図8】第5工程での要部断面図。
【図9】第6工程での要部断面図。
【図10】第7工程での要部断面図。
【図11】第8工程での要部断面図。
1…半導体基板、2…絶縁膜、3,4,9,11…半導
体領域、5,8…ゲート絶縁膜、6,10…ゲート電極
又はワード線、7…細孔、14…メインビット線又は仮
想ソース線、QE …メモリセル、WL…ワード線、BL
…メインビット線、SL…仮想ソース線。
体領域、5,8…ゲート絶縁膜、6,10…ゲート電極
又はワード線、7…細孔、14…メインビット線又は仮
想ソース線、QE …メモリセル、WL…ワード線、BL
…メインビット線、SL…仮想ソース線。
Claims (2)
- 【請求項1】 複数個のMISFETをゲート幅方向に
配列し、この配列の前段側、後段側の夫々に隣接して位
置するMISFETのソース領域間、ドレイン領域間の
いずれもが相互に電気的に接続され、この配列された複
数個のMISFETの夫々が情報を記憶するメモリセル
として使用される、NOR型構造を採用するマスクRO
Mを備えた半導体集積回路装置において、前記NOR型
構造を採用するマスクROMの複数個配列されたメモリ
セルのうち、配列方向に隣接する一方のメモリセルであ
るMISFETのゲート電極が、配列方向に隣接する他
方のメモリセルであるMISFETのゲート電極に対し
て異なる層のゲート層で構成されるとともに、この他方
のメモリセルであるMISFETのゲート電極の一部に
重ねられることを特徴とする半導体集積回路装置。 - 【請求項2】 前記請求項1に記載のNOR型構造を採
用するマスクROMの複数個配列されるメモリセルのす
べての若しくは一部の領域上には、前記配列の初段のメ
モリセルにセレクト用MISFETを介在して接続され
るビット線、又は前記配列の終段のメモリセルにセレク
ト用MISFETを介在して接続される仮想ソース線が
配置されることを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3151586A JPH053303A (ja) | 1991-06-24 | 1991-06-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3151586A JPH053303A (ja) | 1991-06-24 | 1991-06-24 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH053303A true JPH053303A (ja) | 1993-01-08 |
Family
ID=15521758
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3151586A Pending JPH053303A (ja) | 1991-06-24 | 1991-06-24 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH053303A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6376887B2 (en) | 1998-05-26 | 2002-04-23 | Nec Corporation | Semiconductor memory having buried digit lines |
CN113540213A (zh) * | 2020-04-17 | 2021-10-22 | 长鑫存储技术有限公司 | 有源区、有源区阵列及其形成方法 |
-
1991
- 1991-06-24 JP JP3151586A patent/JPH053303A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6376887B2 (en) | 1998-05-26 | 2002-04-23 | Nec Corporation | Semiconductor memory having buried digit lines |
CN113540213A (zh) * | 2020-04-17 | 2021-10-22 | 长鑫存储技术有限公司 | 有源区、有源区阵列及其形成方法 |
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