JPH05327788A - データ復調回路 - Google Patents
データ復調回路Info
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- JPH05327788A JPH05327788A JP4123416A JP12341692A JPH05327788A JP H05327788 A JPH05327788 A JP H05327788A JP 4123416 A JP4123416 A JP 4123416A JP 12341692 A JP12341692 A JP 12341692A JP H05327788 A JPH05327788 A JP H05327788A
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- Japan
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- data
- signal
- circuit
- period
- shift register
- Prior art date
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】 データの“０”，“１”ビットの境界でパル
ス幅が変調されたデータ変調信号から該データを復調す
る。 【構成】 データ変調信号ＤＭは、これと非同期のクロ
ック信号φ0 で駆動されるシフトレジスタ３ａととも
に、インバータ１で反転され、クロック信号φ1 で駆動
されるシフトレジスタ３ｂにも供給される。また、シフ
トレジスタ３ａ，３ｂは、夫々の入力の“Ｌ”期間クリ
アされる。シフトレジスタ３ａは、その転送時間よりも
長いデータ変調信号ＤＭの“Ｈ”期間で出力Ｐａを発生
し、シフトレジスタ３ｂは、その転送時間よりも長いデ
ータ変調信号ＤＭの“Ｌ”期間で出力Ｐａを発生する。
フリップフロップ回路４は出力Ｐａでリセットされ、出
力Ｐｂでセットされる。これにより、フリップフロップ
回路４から元のデータＤＡＴＡが得られる。
ス幅が変調されたデータ変調信号から該データを復調す
る。 【構成】 データ変調信号ＤＭは、これと非同期のクロ
ック信号φ0 で駆動されるシフトレジスタ３ａととも
に、インバータ１で反転され、クロック信号φ1 で駆動
されるシフトレジスタ３ｂにも供給される。また、シフ
トレジスタ３ａ，３ｂは、夫々の入力の“Ｌ”期間クリ
アされる。シフトレジスタ３ａは、その転送時間よりも
長いデータ変調信号ＤＭの“Ｈ”期間で出力Ｐａを発生
し、シフトレジスタ３ｂは、その転送時間よりも長いデ
ータ変調信号ＤＭの“Ｌ”期間で出力Ｐａを発生する。
フリップフロップ回路４は出力Ｐａでリセットされ、出
力Ｐｂでセットされる。これにより、フリップフロップ
回路４から元のデータＤＡＴＡが得られる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルデータの少
なくとも“１”，“０”ビットの境界でキャリアの周期
が変化するように変調された変調キャリア信号から該デ
ィジタルデータを復調するデータ復調回路に関する。
なくとも“１”，“０”ビットの境界でキャリアの周期
が変化するように変調された変調キャリア信号から該デ
ィジタルデータを復調するデータ復調回路に関する。
【０００２】
【従来の技術】送、受信装置間を無線でデータ伝送する
場合、高周波のキャリア信号を用い、このキャリア信号
をディジタルデータで変調して伝送する。近年注目され
るようになってきた非接触型ＩＣカードを用いるＩＣカ
ードシステムにおいても、非接触型ＩＣカードとリーダ
ライタとに設けられているコイルを磁気結合することに
より、これら間のデータ伝送路が形成されるようにした
ものであるから、これら間のデータ伝送もディジタルデ
ータでキャリア信号を変調することによって行なわれ
る。
場合、高周波のキャリア信号を用い、このキャリア信号
をディジタルデータで変調して伝送する。近年注目され
るようになってきた非接触型ＩＣカードを用いるＩＣカ
ードシステムにおいても、非接触型ＩＣカードとリーダ
ライタとに設けられているコイルを磁気結合することに
より、これら間のデータ伝送路が形成されるようにした
ものであるから、これら間のデータ伝送もディジタルデ
ータでキャリア信号を変調することによって行なわれ
る。
【０００３】以下、非接触型ＩＣカードを用いたＩＣカ
ードシステムの一例を図６により説明する。但し、同図
において、４０は外部インタフェース、４１はリーダラ
イタ、４２は非接触型ＩＣカード、４３はデータ処理回
路、４４は変調回路、４５はドライブ回路、４６は結合
コイル、４７は受信回路、４８はクロック発生回路、４
９は結合コイル、５０は整流回路、５１は電源回路、５
２は送信回路、５３は受信回路、５４はクロック生成回
路、５５はデータ処理回路、５６はリセット発生回路、
５７はメモリである。
ードシステムの一例を図６により説明する。但し、同図
において、４０は外部インタフェース、４１はリーダラ
イタ、４２は非接触型ＩＣカード、４３はデータ処理回
路、４４は変調回路、４５はドライブ回路、４６は結合
コイル、４７は受信回路、４８はクロック発生回路、４
９は結合コイル、５０は整流回路、５１は電源回路、５
２は送信回路、５３は受信回路、５４はクロック生成回
路、５５はデータ処理回路、５６はリセット発生回路、
５７はメモリである。
【０００４】リーダライタ４１から非接触型ＩＣカード
（以下、単にＩＣカードという）４２にデータを送る場
合には、ホスト（図示せず）等から外部インタフェース
４０を介してデータがリーダライタ４１に供給される。
リーダライタ４１においては、このデータが、クロック
発生回路４８からのクロックで動作するデータ処理回路
４３で処理された後、変調回路４４に供給され、クロッ
ク発生回路４８からの高周波のクロック信号をキャリア
信号として変調する。変調されたキャリア信号（以下、
変調キャリア信号という）はドライブ回路４５を介して
結合コイル４６に供給される。
（以下、単にＩＣカードという）４２にデータを送る場
合には、ホスト（図示せず）等から外部インタフェース
４０を介してデータがリーダライタ４１に供給される。
リーダライタ４１においては、このデータが、クロック
発生回路４８からのクロックで動作するデータ処理回路
４３で処理された後、変調回路４４に供給され、クロッ
ク発生回路４８からの高周波のクロック信号をキャリア
信号として変調する。変調されたキャリア信号（以下、
変調キャリア信号という）はドライブ回路４５を介して
結合コイル４６に供給される。
【０００５】このとき、ＩＣカード４２はリーダライタ
４１に装着されており、リーダライタ４１の結合コイル
４６とＩＣカード４２の結合コイル４９とが磁気結合さ
れている。
４１に装着されており、リーダライタ４１の結合コイル
４６とＩＣカード４２の結合コイル４９とが磁気結合さ
れている。
【０００６】そこで、ＩＣカード４２では、結合コイル
４６，４９を介して変調キャリア信号が供給される。こ
の変調キャリア信号は整流回路５０で整流され、電源回
路５１に供給されてＩＣカード４２の各部に必要な電源
電圧が生成される。また、整流回路５０の入力信号は受
信回路５３とクロック生成回路５４とに供給され、夫々
でデータの復調とクロックの生成が行なわれる。復調さ
れたデータは、クロック生成回路５４からのクロックや
リセット発生回路５６からのリセット信号等によって動
作するデータ処理回路５５で処理された後、メモリ５７
に供給されて書き込まれる。
４６，４９を介して変調キャリア信号が供給される。こ
の変調キャリア信号は整流回路５０で整流され、電源回
路５１に供給されてＩＣカード４２の各部に必要な電源
電圧が生成される。また、整流回路５０の入力信号は受
信回路５３とクロック生成回路５４とに供給され、夫々
でデータの復調とクロックの生成が行なわれる。復調さ
れたデータは、クロック生成回路５４からのクロックや
リセット発生回路５６からのリセット信号等によって動
作するデータ処理回路５５で処理された後、メモリ５７
に供給されて書き込まれる。
【０００７】ＩＣカード４２からリーダライタ４１にデ
ータが送られる場合には、リーダライタ４１において、
変調回路４４から無変調のキャリア信号が出力され、ド
ライブ回路４５、結合コイル４６、４９を介してＩＣカ
ード４２に供給される。ＩＣカード４２では、上記と同
様、このキャリア信号は整流回路５０で整流されて電源
回路５１に供給され、所定の電源電圧が生成される。ま
た、クロック生成回路５４で整流回路５０の入力信号か
らクロックが生成される。これにより、データ処理回路
５５が動作する。
ータが送られる場合には、リーダライタ４１において、
変調回路４４から無変調のキャリア信号が出力され、ド
ライブ回路４５、結合コイル４６、４９を介してＩＣカ
ード４２に供給される。ＩＣカード４２では、上記と同
様、このキャリア信号は整流回路５０で整流されて電源
回路５１に供給され、所定の電源電圧が生成される。ま
た、クロック生成回路５４で整流回路５０の入力信号か
らクロックが生成される。これにより、データ処理回路
５５が動作する。
【０００８】一方、メモリ５７から読み出されたデータ
は、ＣＰＵ等からするデータ処理回路５５で処理された
後、送信回路５２に供給される。送信回路５２は例えば
負荷抵抗とスイッチとからなり、このスイッチがデータ
の“１”，“０”ビットに応じてオン、オフする。
は、ＣＰＵ等からするデータ処理回路５５で処理された
後、送信回路５２に供給される。送信回路５２は例えば
負荷抵抗とスイッチとからなり、このスイッチがデータ
の“１”，“０”ビットに応じてオン、オフする。
【０００９】リーダライタ４１においては、送信回路５
２のスイッチオン、オフすると、結合コイル４６の両端
子からこの結合コイル４６側をみた負荷が変動し、これ
に応じて結合コイル４６に流れるキャリア電流の振幅が
変動する。即ち、このキャリア電流は送信回路５２に供
給されるデータによって振幅変調される。この振幅変調
されたキャリア電流は受信回路４７で検出され、データ
が復調される。このデータは、データ処理回路４３で処
理された後、外部インタフェース４０からホスト等に送
られる。
２のスイッチオン、オフすると、結合コイル４６の両端
子からこの結合コイル４６側をみた負荷が変動し、これ
に応じて結合コイル４６に流れるキャリア電流の振幅が
変動する。即ち、このキャリア電流は送信回路５２に供
給されるデータによって振幅変調される。この振幅変調
されたキャリア電流は受信回路４７で検出され、データ
が復調される。このデータは、データ処理回路４３で処
理された後、外部インタフェース４０からホスト等に送
られる。
【００１０】上記のようなＩＣカードシステムでは、Ｉ
Ｃカード４２において、リーダライタ４１から送られる
キャリア信号から電源電圧を生成するものであるから、
安定な電源電圧を得るためには、このキャリア信号の振
幅が一定データあることが好ましい。そこで、リーダラ
イタ４１からＩＣカード４２にデータを送る場合、変調
回路４４の変調方式を周波数変調方式や位相変調方式等
のキャリア信号の振幅を一定とする変調方式とすれば、
かかるデータ伝送において、ＩＣカード４２に供給され
るキャリア信号の振幅を一定とすることができる。
Ｃカード４２において、リーダライタ４１から送られる
キャリア信号から電源電圧を生成するものであるから、
安定な電源電圧を得るためには、このキャリア信号の振
幅が一定データあることが好ましい。そこで、リーダラ
イタ４１からＩＣカード４２にデータを送る場合、変調
回路４４の変調方式を周波数変調方式や位相変調方式等
のキャリア信号の振幅を一定とする変調方式とすれば、
かかるデータ伝送において、ＩＣカード４２に供給され
るキャリア信号の振幅を一定とすることができる。
【００１１】ところで、このようにディジタルデータで
周波数変調もしくは位相変調されたキャリア信号を復調
するために、従来、ＰＬＬ（フェーズ・ロックド・ルー
プ）が用いられるのが一般的であった。周波数変調され
たキャリア信号の場合、ＰＬＬのローパスフィルタから
復調されたディジタルデータが得られ、位相変調された
キャリア信号の場合、発振回路の発振周波数をキャリア
周波数の２倍とし、その出力信号の２分周信号とキャリ
ア信号との位相比較回路から復調されたディジタルデー
タが得られる。
周波数変調もしくは位相変調されたキャリア信号を復調
するために、従来、ＰＬＬ（フェーズ・ロックド・ルー
プ）が用いられるのが一般的であった。周波数変調され
たキャリア信号の場合、ＰＬＬのローパスフィルタから
復調されたディジタルデータが得られ、位相変調された
キャリア信号の場合、発振回路の発振周波数をキャリア
周波数の２倍とし、その出力信号の２分周信号とキャリ
ア信号との位相比較回路から復調されたディジタルデー
タが得られる。
【００１２】しかし、かかるＰＬＬを非接触型ＩＣカー
ドに組み込んでＩＣ化する場合、そのローパスフィルタ
等によってＩＣ回路が大型、かつ高価なものとなり、好
ましいものではなかった。
ドに組み込んでＩＣ化する場合、そのローパスフィルタ
等によってＩＣ回路が大型、かつ高価なものとなり、好
ましいものではなかった。
【００１３】これに対し、ディジタルデータの“１”，
“０”ビットの境界でキャリア信号の周期を無変調時よ
りも拡げるようにして、このディジタルデータでキャリ
ア信号を変調するようにしたデータ伝送方式及びそのデ
ータ復調回路が提供されている（特願平３−３２１５０
３号）。
“０”ビットの境界でキャリア信号の周期を無変調時よ
りも拡げるようにして、このディジタルデータでキャリ
ア信号を変調するようにしたデータ伝送方式及びそのデ
ータ復調回路が提供されている（特願平３−３２１５０
３号）。
【００１４】
【発明が解決しようとする課題】ところで、かかるデー
タ伝送方式でのデータ復調回路は、キャリア信号の周期
を判定し、その周期が他の期間よりも長いとき、ディジ
タルデータの“１”，“０”ビットの境界と判定するも
のであって、かかる周期の判定手段としては、キャリア
信号の無変調時の周期よりも長く、拡げられた該周期よ
りも短かい時定数の再トリガマルチバイブレータ等簡単
な構成の回路を用いることができるが、その時定数の設
定に高い精度を要するという問題があった。
タ伝送方式でのデータ復調回路は、キャリア信号の周期
を判定し、その周期が他の期間よりも長いとき、ディジ
タルデータの“１”，“０”ビットの境界と判定するも
のであって、かかる周期の判定手段としては、キャリア
信号の無変調時の周期よりも長く、拡げられた該周期よ
りも短かい時定数の再トリガマルチバイブレータ等簡単
な構成の回路を用いることができるが、その時定数の設
定に高い精度を要するという問題があった。
【００１５】本発明の目的は、かかる問題を解消し、設
定精度を緩和できて構成が簡単なデータ復調回路を提供
することにある。
定精度を緩和できて構成が簡単なデータ復調回路を提供
することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、データの少なくとも“１”，“０”ビッ
トの境界でキャリア信号の１／２周期の幅が変化する変
調キャリア信号のデータ復調回路であって、該変調キャ
リア信号に非同期のクロック信号を発生する手段と、該
変調キャリア信号をレベル反転する手段と、該クロック
信号で動作し該変調キャリア信号を入力としてかつ各段
が該変調キャリア信号の低レベル期間クリアされる第１
のシフトレジスタと、該クロック信号で動作しレベル反
転された該変調キャリア信号を入力としてかつ各段がレ
ベル反転された該変調キャリア信号の低レベル期間クリ
アされる第２のシフトレジスタと、該第１、第２のシフ
トレジスタの一方の出力でセットされる他方の出力でリ
セットされるフリップフロップ回路とで構成される。
に、本発明は、データの少なくとも“１”，“０”ビッ
トの境界でキャリア信号の１／２周期の幅が変化する変
調キャリア信号のデータ復調回路であって、該変調キャ
リア信号に非同期のクロック信号を発生する手段と、該
変調キャリア信号をレベル反転する手段と、該クロック
信号で動作し該変調キャリア信号を入力としてかつ各段
が該変調キャリア信号の低レベル期間クリアされる第１
のシフトレジスタと、該クロック信号で動作しレベル反
転された該変調キャリア信号を入力としてかつ各段がレ
ベル反転された該変調キャリア信号の低レベル期間クリ
アされる第２のシフトレジスタと、該第１、第２のシフ
トレジスタの一方の出力でセットされる他方の出力でリ
セットされるフリップフロップ回路とで構成される。
【００１７】
【作用】シフトレジスタでは、キャリア信号の高レベル
の半周期がクロック信号の周期で転送されようとする
が、変調キャリア信号の低レベル期間でシフトレジスタ
の各段がクリアされるから、キャリアの高レベルの半周
期が転送しきれないうちに変調キャリア信号が低レベル
となると、この半周期はシフトレジスタ内で消滅して出
力されない。従って、クロック信号に対して変調キャリ
ア信号の高レベルの半周期が短かいと、このシフトレベ
ルから出力されず、高レベルの長い半周期がシフトレベ
ル内を転送されて出力される。
の半周期がクロック信号の周期で転送されようとする
が、変調キャリア信号の低レベル期間でシフトレジスタ
の各段がクリアされるから、キャリアの高レベルの半周
期が転送しきれないうちに変調キャリア信号が低レベル
となると、この半周期はシフトレジスタ内で消滅して出
力されない。従って、クロック信号に対して変調キャリ
ア信号の高レベルの半周期が短かいと、このシフトレベ
ルから出力されず、高レベルの長い半周期がシフトレベ
ル内を転送されて出力される。
【００１８】かかるシフトレジスタからの出力によって
Ｔ型フリップフロップ回路をトリガーすることにより、
変調キャリア信号の高レベルの長い半周期毎にＴ型フリ
ップフロップ回路がトリガされることにより、従って、
Ｔ型フリップフロップ回路からは“１”，“０”ビット
の境界毎にレベル反転する元のデータが得られる。
Ｔ型フリップフロップ回路をトリガーすることにより、
変調キャリア信号の高レベルの長い半周期毎にＴ型フリ
ップフロップ回路がトリガされることにより、従って、
Ｔ型フリップフロップ回路からは“１”，“０”ビット
の境界毎にレベル反転する元のデータが得られる。
【００１９】“０”ビットから“１”ビットへの移行時
点では高レベルの半周期が、“１”ビットから“０”ビ
ットへの移行時点では低レベルの半周期が夫々無変調時
よりも長い変調キャリア信号に対しては、該変調キャリ
ア信号に対する上記構成の第１のシフトレジスタと、レ
ベル反転された変調キャリア信号に対する上記構成の第
２のシフトレジスタとを用いることにより、“０”ビッ
トから“１”ビットへの移行による高レベルの半周期で
第１のシフトレジスタから出力が生じ、“１”ビットか
ら“０”ビットへの移行による低レベルの半周期で第２
のシフトレジスタから出力が生ずる。従って、これら出
力により、Ｒ−Ｓフリップフロップ回路をセット、リセ
ットすることにより、元のデータが得られる。
点では高レベルの半周期が、“１”ビットから“０”ビ
ットへの移行時点では低レベルの半周期が夫々無変調時
よりも長い変調キャリア信号に対しては、該変調キャリ
ア信号に対する上記構成の第１のシフトレジスタと、レ
ベル反転された変調キャリア信号に対する上記構成の第
２のシフトレジスタとを用いることにより、“０”ビッ
トから“１”ビットへの移行による高レベルの半周期で
第１のシフトレジスタから出力が生じ、“１”ビットか
ら“０”ビットへの移行による低レベルの半周期で第２
のシフトレジスタから出力が生ずる。従って、これら出
力により、Ｒ−Ｓフリップフロップ回路をセット、リセ
ットすることにより、元のデータが得られる。
【００２０】
【実施例】まず、本発明を用いたデータ伝送システムに
ついて、図４により説明する。同図において、送信系２
０においては、外部からのデータＤＡＴＡが、データ処
理回路２４で処理された後、データ変調回路２２に供給
される。データ変調回路２２では、キャリア発生源２１
からの一定周期、一定デューティ比のキャリア信号ＣＡ
が供給され、データＤＡＴＡのエッジ（“０”ビットか
ら“１”ビットへの変化点、“１”ビットから“０”ビ
ットへの変化点）からｎ周期（但し、ｎは２以上の整
数）分レベルが一定に保持されるように、データＤＡＴ
Ａによって変調される。
ついて、図４により説明する。同図において、送信系２
０においては、外部からのデータＤＡＴＡが、データ処
理回路２４で処理された後、データ変調回路２２に供給
される。データ変調回路２２では、キャリア発生源２１
からの一定周期、一定デューティ比のキャリア信号ＣＡ
が供給され、データＤＡＴＡのエッジ（“０”ビットか
ら“１”ビットへの変化点、“１”ビットから“０”ビ
ットへの変化点）からｎ周期（但し、ｎは２以上の整
数）分レベルが一定に保持されるように、データＤＡＴ
Ａによって変調される。
【００２１】いま、図５に示すように、キャリア信号Ｃ
Ａのデューティ比が５０％として、その１／２周期の長
さをＴとすると、データ変調回路２２では、データＤＡ
ＴＡの“１”ビットから“０”ビットへ変化するエッジ
（立下りエッジ７でキャリア信号ＣＡの１つの“Ｈ”
（高レベル）期間をＴから例えば２Ｔの長さに期間伸長
し、データＤＡＴＡの“０”ビットから“１”ビットへ
変化するエッジ（立下りエッジ）でキャリア信号ＣＡの
１つの“Ｌ”（低レベル）期間をＴから例えば２Ｔの長
さに時間伸長する。従って、データ変調回路２２から得
られるデータ変調信号ＤＭは、元のキャリア信号ＣＡに
対し、データＤＡＴＡのエッジでＴだけ移相されること
になる。但し、この場合、データＤＡＴＡでの“０”，
“１”ビットの単位長は、キャリア信号ＣＡの周期の整
数倍としている。また、かかるデータ変調回路２２とし
ては、例えば、キャリア信号ＣＡとこれをレベル反転し
た信号とをデータＤＡＴＡの“０”，“１”ビットに応
じて切替え選択するようにすればよい。
Ａのデューティ比が５０％として、その１／２周期の長
さをＴとすると、データ変調回路２２では、データＤＡ
ＴＡの“１”ビットから“０”ビットへ変化するエッジ
（立下りエッジ７でキャリア信号ＣＡの１つの“Ｈ”
（高レベル）期間をＴから例えば２Ｔの長さに期間伸長
し、データＤＡＴＡの“０”ビットから“１”ビットへ
変化するエッジ（立下りエッジ）でキャリア信号ＣＡの
１つの“Ｌ”（低レベル）期間をＴから例えば２Ｔの長
さに時間伸長する。従って、データ変調回路２２から得
られるデータ変調信号ＤＭは、元のキャリア信号ＣＡに
対し、データＤＡＴＡのエッジでＴだけ移相されること
になる。但し、この場合、データＤＡＴＡでの“０”，
“１”ビットの単位長は、キャリア信号ＣＡの周期の整
数倍としている。また、かかるデータ変調回路２２とし
ては、例えば、キャリア信号ＣＡとこれをレベル反転し
た信号とをデータＤＡＴＡの“０”，“１”ビットに応
じて切替え選択するようにすればよい。
【００２２】図４に戻って、データ変調回路２２から出
力されるデータ変調信号ＤＭは、駆動部２３で処理され
た後、送信系２０から送信される。この送信信号が受信
系３で受信される。
力されるデータ変調信号ＤＭは、駆動部２３で処理され
た後、送信系２０から送信される。この送信信号が受信
系３で受信される。
【００２３】受信系３０では、受信信号が受信回路３２
で処理されて元のデータ変調信号ＤＭとなり、本発明の
データ復調回路３３に供給される。このデータ復調回路
３３では、クロック発生回路３４から受信回路３２から
のデータ変調信号ＤＭとは非同期のクロック信号φ0 が
供給され、これによってデータ変調信号ＤＭから元のデ
ータＤＡＴＡが復調される。ここで、クロック信号φ0
がデータ変調信号ＤＭとは非同期とは、このクロック信
号φ0 の周波数ｆ0 がデータ変調信号ＤＭでのキャリア
信号ＣＡの周波数ｆｃとは異なることを意味する。
で処理されて元のデータ変調信号ＤＭとなり、本発明の
データ復調回路３３に供給される。このデータ復調回路
３３では、クロック発生回路３４から受信回路３２から
のデータ変調信号ＤＭとは非同期のクロック信号φ0 が
供給され、これによってデータ変調信号ＤＭから元のデ
ータＤＡＴＡが復調される。ここで、クロック信号φ0
がデータ変調信号ＤＭとは非同期とは、このクロック信
号φ0 の周波数ｆ0 がデータ変調信号ＤＭでのキャリア
信号ＣＡの周波数ｆｃとは異なることを意味する。
【００２４】以下、本発明の実施例を図面により説明す
る。図１は本発明によるデータ復調回路の一実施例を示
すブロック図であって、１はインバータ、２はクロック
発生回路、３ａ，３ｂはシフトレジスタ、４はＳ−Ｒ・
ＦＦ（セット−リセット型フリップフロップ回路、５，
６ａ，６ｂはパルス幅縮小回路である。
る。図１は本発明によるデータ復調回路の一実施例を示
すブロック図であって、１はインバータ、２はクロック
発生回路、３ａ，３ｂはシフトレジスタ、４はＳ−Ｒ・
ＦＦ（セット−リセット型フリップフロップ回路、５，
６ａ，６ｂはパルス幅縮小回路である。
【００２５】同図において、図４の受信回路３２等から
の図５に示すようなデータ変調信号ＤＭは、一方では、
直接データＤとしてシフトレジスタ３ａに供給されると
ともに、他方では、インバータ１でレベル反転された
後、データＤとしてシフトレジスタ３ｂに供給される。
また、これらシフトレジスタ３ａ，３ｂは、そのデータ
Ｄの“Ｌ”期間クリアされる。
の図５に示すようなデータ変調信号ＤＭは、一方では、
直接データＤとしてシフトレジスタ３ａに供給されると
ともに、他方では、インバータ１でレベル反転された
後、データＤとしてシフトレジスタ３ｂに供給される。
また、これらシフトレジスタ３ａ，３ｂは、そのデータ
Ｄの“Ｌ”期間クリアされる。
【００２６】かかるシフトレジスタ３ａ，３ｂは、図４
のクロック発生回路３４に相当するクロック発生回路２
からのデータ変調信号ＤＭに非同期なクロック信号φ0
によってデータＤを転送するが、夫々上記のようにデー
タＤの“Ｌ”期間クリアされるから、かかるデータＤの
“Ｈ”の時間長（パルス幅）がシフトレジスタ３ａ，３
ｂの転送時間よりも長いとき、シフトレジスタ３ａ，３
ｂから“Ｈ”のパルスＰａ，Ｐｂが出力される。即ち、
いま、データ変調信号ＤＭを図５に示すようなものとす
ると、データ変調信号ＤＭの“Ｈ”期間が２Ｔとなった
とき、シフトレジスタ３ａがパルスＰａを出力し、デー
タ変調信号ＤＭの“Ｌ”期間が２Ｔとなったとき、シフ
トレジスタ３ｂがパルスＰｂを出力する。
のクロック発生回路３４に相当するクロック発生回路２
からのデータ変調信号ＤＭに非同期なクロック信号φ0
によってデータＤを転送するが、夫々上記のようにデー
タＤの“Ｌ”期間クリアされるから、かかるデータＤの
“Ｈ”の時間長（パルス幅）がシフトレジスタ３ａ，３
ｂの転送時間よりも長いとき、シフトレジスタ３ａ，３
ｂから“Ｈ”のパルスＰａ，Ｐｂが出力される。即ち、
いま、データ変調信号ＤＭを図５に示すようなものとす
ると、データ変調信号ＤＭの“Ｈ”期間が２Ｔとなった
とき、シフトレジスタ３ａがパルスＰａを出力し、デー
タ変調信号ＤＭの“Ｌ”期間が２Ｔとなったとき、シフ
トレジスタ３ｂがパルスＰｂを出力する。
【００２７】Ｓ−Ｒ・ＦＦ４はパルスＰａによってリセ
ットされ、パルスＰｂによってセットされる。ここで、
データ変調信号ＤＭは、図５のデータＤＡＴＡで変調さ
れた図５に示すものとすると、パルスＰａはデータ変調
信号ＤＡにおけるデータＤＡＴＡの立下りエッジのタイ
ミングで出力され、パルスＰｂは同じく立上りエッジの
タイミングで出力されるから、Ｓ−Ｒ・ＦＦ４からは図
５に示すデータＤＡＴＡと同じ元のデータＤＡＴＡが得
られる。
ットされ、パルスＰｂによってセットされる。ここで、
データ変調信号ＤＭは、図５のデータＤＡＴＡで変調さ
れた図５に示すものとすると、パルスＰａはデータ変調
信号ＤＡにおけるデータＤＡＴＡの立下りエッジのタイ
ミングで出力され、パルスＰｂは同じく立上りエッジの
タイミングで出力されるから、Ｓ−Ｒ・ＦＦ４からは図
５に示すデータＤＡＴＡと同じ元のデータＤＡＴＡが得
られる。
【００２８】図２は図１におけるシフトレジスタ３ａの
部分を具体的に示したブロック図であって、６，７はＤ
・ＦＦ（Ｄ型フリップフロップ回路）であり、図１に対
応する部分には同一符号をつけている。次に、この具体
的の動作を図３のタイムチャートを用いて説明する。
部分を具体的に示したブロック図であって、６，７はＤ
・ＦＦ（Ｄ型フリップフロップ回路）であり、図１に対
応する部分には同一符号をつけている。次に、この具体
的の動作を図３のタイムチャートを用いて説明する。
【００２９】図２、図３において、いま、データ変調信
号ＤＭでのデータＤＡＴＡのエッジに対応する部分の
“Ｈ”の期間がキャリア信号ＣＡの周期の２倍とし、他
の部分の“Ｈ”期間の時間長をＴとすると、この“Ｈ”
期間の時間長は４Ｔである。この場合には、シフトレジ
スタ３ａは２段の縦続接続されたＤ・ＦＦ６，７によっ
て構成され、これらはデータ変調信号ＤＭの“Ｌ”期間
同時にクリアされる。Ｄ・ＦＦ６，７は、データ変調信
号ＤＭのキャリア周期２Ｔよりも若干短かい周期（１／
ｆ0 ）のクロック信号φ0 の立上りエッジでデータ変調
信号ＤＭをサンプルホールドする。
号ＤＭでのデータＤＡＴＡのエッジに対応する部分の
“Ｈ”の期間がキャリア信号ＣＡの周期の２倍とし、他
の部分の“Ｈ”期間の時間長をＴとすると、この“Ｈ”
期間の時間長は４Ｔである。この場合には、シフトレジ
スタ３ａは２段の縦続接続されたＤ・ＦＦ６，７によっ
て構成され、これらはデータ変調信号ＤＭの“Ｌ”期間
同時にクリアされる。Ｄ・ＦＦ６，７は、データ変調信
号ＤＭのキャリア周期２Ｔよりも若干短かい周期（１／
ｆ0 ）のクロック信号φ0 の立上りエッジでデータ変調
信号ＤＭをサンプルホールドする。
【００３０】そこで、データ変調信号ＤＭの“Ｈ”期間
がＴの部分が供給されているものとすると、この“Ｈ”
期間にクロック信号φ0 の立上りエッジが存在する場
合、その立上りエッジ時点ｔ1 でＤ・ＦＦ６の出力Ｑａ
が“Ｈ”となるが、データ変調信号ＤＭのこの“Ｈ”期
間の終了時点ｔ2 から次の“Ｈ”期間までＤ・ＦＦ６，
７はクリアされることになり、従って、この“Ｈ”期間
により、Ｄ・ＦＦ６の出力Ｑａは時立上りｔ1〜ｔ2間で
“Ｈ”となる。かかる出力Ｑａが次段のＤ・ＦＦ７の入
力となるが、これが“Ｈ”となる時刻ｔ1 〜ｔ2 間には
クロック信号φ0の立上りエッジは存在せず、従って、
Ｄ・ＦＦ７の出力Ｐａは“Ｈ”となることはない。この
ようにして、データ変調信号ＤＭでの時間長Ｔの“Ｈ”
の期間が除かれることになる。
がＴの部分が供給されているものとすると、この“Ｈ”
期間にクロック信号φ0 の立上りエッジが存在する場
合、その立上りエッジ時点ｔ1 でＤ・ＦＦ６の出力Ｑａ
が“Ｈ”となるが、データ変調信号ＤＭのこの“Ｈ”期
間の終了時点ｔ2 から次の“Ｈ”期間までＤ・ＦＦ６，
７はクリアされることになり、従って、この“Ｈ”期間
により、Ｄ・ＦＦ６の出力Ｑａは時立上りｔ1〜ｔ2間で
“Ｈ”となる。かかる出力Ｑａが次段のＤ・ＦＦ７の入
力となるが、これが“Ｈ”となる時刻ｔ1 〜ｔ2 間には
クロック信号φ0の立上りエッジは存在せず、従って、
Ｄ・ＦＦ７の出力Ｐａは“Ｈ”となることはない。この
ようにして、データ変調信号ＤＭでの時間長Ｔの“Ｈ”
の期間が除かれることになる。
【００３１】次に、データ変調信号ＤＭの時間長４Ｔの
“Ｈ”期間が供給された場合には、クロック信号φ0 の
周期がデータ変調信号ＤＭのキャリア周期２Ｔよりも若
干短かいから、この時間長４Ｔの“Ｈ”期間内には、必
ずクロック信号φ0 の立上りエッジが２個存在する。
“Ｈ”期間が供給された場合には、クロック信号φ0 の
周期がデータ変調信号ＤＭのキャリア周期２Ｔよりも若
干短かいから、この時間長４Ｔの“Ｈ”期間内には、必
ずクロック信号φ0 の立上りエッジが２個存在する。
【００３２】そこで、この“Ｈ”期間内に存在するクロ
ック信号φ0 の最初の立上りエッジ（時刻ｔ3 ）でＤ・
ＦＦ６の出力Ｑａが“Ｈ”となり、クロック信号φ0 の
次の立上りエッジ（時刻ｔ4）を越え、４Ｔの時間長の
“Ｈ”期間が終る（時刻ｔ5）まで“Ｈ”に保持され
る。従って、この出力Ｑａの“Ｈ”期間内でクロック信
号φ0の立上りエッジが存在することになり、その時刻
ｔ4からデータ変調信号ＤＭでの４Ｔの時間長の“Ｈ”
期間が終了時刻ｔ5までＤ・ＦＦ７の出力Ｐａは“Ｈ”
となる。このようにして、データ変調信号ＤＭの“Ｈ”
期間が４Ｔ以上のとき、Ｄ・ＦＦ７から、従って、シフ
トレジスタ３ａから“Ｈ”のパルスＰａが得られ、Ｓ−
Ｒ・ＦＦ４をリセットすることができる。
ック信号φ0 の最初の立上りエッジ（時刻ｔ3 ）でＤ・
ＦＦ６の出力Ｑａが“Ｈ”となり、クロック信号φ0 の
次の立上りエッジ（時刻ｔ4）を越え、４Ｔの時間長の
“Ｈ”期間が終る（時刻ｔ5）まで“Ｈ”に保持され
る。従って、この出力Ｑａの“Ｈ”期間内でクロック信
号φ0の立上りエッジが存在することになり、その時刻
ｔ4からデータ変調信号ＤＭでの４Ｔの時間長の“Ｈ”
期間が終了時刻ｔ5までＤ・ＦＦ７の出力Ｐａは“Ｈ”
となる。このようにして、データ変調信号ＤＭの“Ｈ”
期間が４Ｔ以上のとき、Ｄ・ＦＦ７から、従って、シフ
トレジスタ３ａから“Ｈ”のパルスＰａが得られ、Ｓ−
Ｒ・ＦＦ４をリセットすることができる。
【００３３】図１におけるシフトレジスタ３ｂもこれと
同じ構成をなしているが、データ変調信号ＤＭをレベル
反転したものが供給されるから、データ変調信号ＤＭの
４Ｔ以上の時間長の“Ｌ”期間で“Ｈ”のパルスＰｂが
得られることになる。
同じ構成をなしているが、データ変調信号ＤＭをレベル
反転したものが供給されるから、データ変調信号ＤＭの
４Ｔ以上の時間長の“Ｌ”期間で“Ｈ”のパルスＰｂが
得られることになる。
【００３４】ところで、以上の動作は、データ変調信号
ＤＭのＴの時間長の“Ｈ”期間が２段のＤ・ＦＦ６，７
を転送され得ず、４Ｔの時間長の“Ｈ”期間が転送でき
るように、クロック信号φ0の周波数ｆ0を設定すること
により可能となる。そこで、いま、データ変調信号ＤＭ
のキャリア周期の１／２をτ1、データＤＡＴＡのエッ
ジによるデータ変調信号ＤＭの“Ｈ”または“Ｌ”期間
の時間長をτ2（上記の４Ｔに対応する）とすると、期
間τ1中に存在するクロック信号φ0の立上りエッジの数
が２個を越えてはならず、また、期間τ2中に存在する
クロックφ0の立上りエッジの数は２個を越えなければ
ならない。従って、クロック信号φ0の周波数ｆ0として
は、 ２／τ2 ＜ｆ0 １／τ1 という条件を満足する必要がある。一般に、シフトレジ
スタ３ａ，３ｂがｎ段のＤ・ＦＦからなる場合には、 ｎ／τ2 ＜ｆ0 ＜（ｎ−１）／τ1 を満足していなければならない。
ＤＭのＴの時間長の“Ｈ”期間が２段のＤ・ＦＦ６，７
を転送され得ず、４Ｔの時間長の“Ｈ”期間が転送でき
るように、クロック信号φ0の周波数ｆ0を設定すること
により可能となる。そこで、いま、データ変調信号ＤＭ
のキャリア周期の１／２をτ1、データＤＡＴＡのエッ
ジによるデータ変調信号ＤＭの“Ｈ”または“Ｌ”期間
の時間長をτ2（上記の４Ｔに対応する）とすると、期
間τ1中に存在するクロック信号φ0の立上りエッジの数
が２個を越えてはならず、また、期間τ2中に存在する
クロックφ0の立上りエッジの数は２個を越えなければ
ならない。従って、クロック信号φ0の周波数ｆ0として
は、 ２／τ2 ＜ｆ0 １／τ1 という条件を満足する必要がある。一般に、シフトレジ
スタ３ａ，３ｂがｎ段のＤ・ＦＦからなる場合には、 ｎ／τ2 ＜ｆ0 ＜（ｎ−１）／τ1 を満足していなければならない。
【００３５】図２に示す具体例の場合、τ2 ＝４Ｔ，τ
1 ＝Ｔ，１／Ｔ＝２ｆｃ（ｆｃ＝データ変調信号ＤＭの
キャリア周波数）であるから、 ｆｃ／２＜ｆｏ＜ｆｃ であり、クロック信号φ0 はデータ変調信号ＤＭのキャ
リア周波数ｆｃに非同期であって、その周波数ｆｏの許
容変動幅を大きくとれるため、クロック発生回路２に用
いられる発振器の発振条件が大幅に緩和できて、集積回
路化が容易となる。シフトレジスタ３ａ，３ｂのＤ・Ｆ
Ｆの段数ｎを大きくする程この効果がより増大する。
1 ＝Ｔ，１／Ｔ＝２ｆｃ（ｆｃ＝データ変調信号ＤＭの
キャリア周波数）であるから、 ｆｃ／２＜ｆｏ＜ｆｃ であり、クロック信号φ0 はデータ変調信号ＤＭのキャ
リア周波数ｆｃに非同期であって、その周波数ｆｏの許
容変動幅を大きくとれるため、クロック発生回路２に用
いられる発振器の発振条件が大幅に緩和できて、集積回
路化が容易となる。シフトレジスタ３ａ，３ｂのＤ・Ｆ
Ｆの段数ｎを大きくする程この効果がより増大する。
【００３６】また、この実施例であるデータ復調回路も
ディジタル回路のみで構成できるため、集積回路化が極
めて容易であり、小型化、低コスト化が可能となる。
ディジタル回路のみで構成できるため、集積回路化が極
めて容易であり、小型化、低コスト化が可能となる。
【００３７】なお、図１において、シフトレジスタ３
ａ，３ｂの次段に夫々パルス幅縮小化回路５ａ，５ｂを
設け、シフトレジスタ３ａ，３ｂの出力Ｐａ，Ｐｂをこ
れらパルス幅縮小化回路５ａ，５ｂを介してＳ−Ｒ・Ｆ
Ｆ４に供給するようにしてもよい。この場合には、これ
らパルス幅縮小化回路５ａ，５ｂでの縮小量以下のパル
ス幅出力Ｐａ，Ｐｂは除かれるので、データ変調信号Ｄ
Ｍの時間長Ｔの“Ｈ”期間でシフトレジスタ３ａ，３ｂ
が“Ｈ”の出力Ｐａ，Ｐｂを発生しても、これらはＳ−
Ｒ・ＦＦ４に供給されない。従って、この場合には、ク
ロック信号φ0 の周波数ｆ0 の許容変動幅をさらに緩和
できるし、シフトレジスタ３ａ，３ｂでのＤ・ＦＦの段
数を減らすことができる。
ａ，３ｂの次段に夫々パルス幅縮小化回路５ａ，５ｂを
設け、シフトレジスタ３ａ，３ｂの出力Ｐａ，Ｐｂをこ
れらパルス幅縮小化回路５ａ，５ｂを介してＳ−Ｒ・Ｆ
Ｆ４に供給するようにしてもよい。この場合には、これ
らパルス幅縮小化回路５ａ，５ｂでの縮小量以下のパル
ス幅出力Ｐａ，Ｐｂは除かれるので、データ変調信号Ｄ
Ｍの時間長Ｔの“Ｈ”期間でシフトレジスタ３ａ，３ｂ
が“Ｈ”の出力Ｐａ，Ｐｂを発生しても、これらはＳ−
Ｒ・ＦＦ４に供給されない。従って、この場合には、ク
ロック信号φ0 の周波数ｆ0 の許容変動幅をさらに緩和
できるし、シフトレジスタ３ａ，３ｂでのＤ・ＦＦの段
数を減らすことができる。
【００３８】また、かかるパルス幅縮小化回路５ａ，５
ｂをシフトレジスタ３ａ，３ｂの入力段夫々に設けるよ
うにしてもよく、同様の効果が得られる。
ｂをシフトレジスタ３ａ，３ｂの入力段夫々に設けるよ
うにしてもよく、同様の効果が得られる。
【００３９】かかるパルス幅縮小化回路５ａ，５ｂとし
ては、例えば、図２に示すように、遅延手段６及びアン
ドゲート７によって簡単な構成とすることができ、縮小
量は遅延手段６の遅延量で決まる。
ては、例えば、図２に示すように、遅延手段６及びアン
ドゲート７によって簡単な構成とすることができ、縮小
量は遅延手段６の遅延量で決まる。
【００４０】以上、本発明の一実施例について説明した
が、本発明はかかる実施例にのみ限定されるものではな
い。例えば、データ変調信号ＤＭでのデータＤＡＴＡの
エッジによる“Ｈ”，“Ｌ”期間の時間長を４Ｔとした
が、これに限られるものではない。また、データ変調信
号ＤＡのキャリアのデューティ比は５０％である必要が
なく、これに応じてシフトレジスタ３ａ，３ｂの段数を
異ならせることもできる。
が、本発明はかかる実施例にのみ限定されるものではな
い。例えば、データ変調信号ＤＭでのデータＤＡＴＡの
エッジによる“Ｈ”，“Ｌ”期間の時間長を４Ｔとした
が、これに限られるものではない。また、データ変調信
号ＤＡのキャリアのデューティ比は５０％である必要が
なく、これに応じてシフトレジスタ３ａ，３ｂの段数を
異ならせることもできる。
【００４１】また、本発明はデータ伝送系にのみ適用さ
れるものではなく、他のシステム、例えば、図６に示し
たＩＣカードシステムにおけるＩＣカード４２中の受信
回路５３のデータ復調回路として用いることができる。
かかるシステムにおいては、本願発明がディジタル回路
で小型にできるから、非常に有用である。
れるものではなく、他のシステム、例えば、図６に示し
たＩＣカードシステムにおけるＩＣカード４２中の受信
回路５３のデータ復調回路として用いることができる。
かかるシステムにおいては、本願発明がディジタル回路
で小型にできるから、非常に有用である。
【００４２】
【発明の効果】以上説明したように、本発明によれば、
ディジタル回路で構成できて集積回路化が容易となる
し、また、データ復調用のクロック信号として、その周
波数の許容変動幅を大きくとることができるから、該ク
ロック信号の発生のための発振器の条件を大幅に緩和で
き、集積回路化が容易となり、小型、低コスト化が達成
できる。
ディジタル回路で構成できて集積回路化が容易となる
し、また、データ復調用のクロック信号として、その周
波数の許容変動幅を大きくとることができるから、該ク
ロック信号の発生のための発振器の条件を大幅に緩和で
き、集積回路化が容易となり、小型、低コスト化が達成
できる。
【図１】本発明によるデータ復調回路の一実施例を示す
ブロック図である。
ブロック図である。
【図２】図１におけるシフトレジスタを具体的に示した
ブロック図である。
ブロック図である。
【図３】図２に示した具体例の動作を示すタイミングチ
ャートである。
ャートである。
【図４】本発明を用いた伝送系の概略構成図である。
【図５】図４で示した伝送系の動作を示すタイミングチ
ャートである。
ャートである。
【図６】非接触ＩＣカードによるＩＣカードシステムを
示すブロック図である。
示すブロック図である。
１ インバータ ２ クロック信号発生回路 ３ａ，３ｂ シフトレジスタ ４ セット−リセット型フリップフロップ回路 ６，７ Ｄ型フリップフロップ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 片山 洋介 大阪府茨木市丑寅一丁目１番88号日立マク セル株式会社内 (72)発明者 西薗 和則 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 国分 政利 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 家木 俊温 東京都港区虎ノ門１丁目26番５号 エヌ・ ティ・ティ・データ通信株式会社内 (72)発明者 竹内 隆 東京都港区虎ノ門１丁目26番５号 エヌ・ ティ・ティ・データ通信株式会社内
Claims (1)
- 【請求項１】 ディジタルデータの“０”，“１”ビッ
トの境界でキャリア信号の高レベルの半周期が他の高レ
ベルの半周期よりも長く変調されたデータ変調信号から
該ディジタルデータを復調するデータ復調回路であっ
て、 該データ変調信号に非同期なクロック信号を発生するク
ロック発生手段と、 該データ変調信号をレベル反転するインバータと、 該データ変調信号を入力として該クロック信号で動作
し、かつ該データ変調信号の低レベル期間でクリアされ
る第１のシフトレジスタと、 該インバータの出力信号を入力として該クロック信号で
動作し、かつ該インバータの出力信号の低レベル期間で
クリアされる第２のシフトレジスタと、 該第１，第２のシフトレジスタの出力信号の一方でセッ
トされ、他方でリセットされるフリップフロップ回路と
を備えたことを特徴とするデータ復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4123416A JPH05327788A (ja) | 1992-05-15 | 1992-05-15 | データ復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4123416A JPH05327788A (ja) | 1992-05-15 | 1992-05-15 | データ復調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05327788A true JPH05327788A (ja) | 1993-12-10 |
Family
ID=14860021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4123416A Withdrawn JPH05327788A (ja) | 1992-05-15 | 1992-05-15 | データ復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05327788A (ja) |
Cited By (14)
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-
1992
- 1992-05-15 JP JP4123416A patent/JPH05327788A/ja not_active Withdrawn
Cited By (29)
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