JPH05327475A - プログラマブルロジックデバイス - Google Patents
プログラマブルロジックデバイスInfo
- Publication number
- JPH05327475A JPH05327475A JP4132964A JP13296492A JPH05327475A JP H05327475 A JPH05327475 A JP H05327475A JP 4132964 A JP4132964 A JP 4132964A JP 13296492 A JP13296492 A JP 13296492A JP H05327475 A JPH05327475 A JP H05327475A
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- JP
- Japan
- Prior art keywords
- output
- programmable logic
- circuit
- circuits
- output terminal
- Prior art date
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- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明はプログラマブルロジックデバイスに関
し、出力回路に出力端子選択回路を設けることにより、
任意のプログラマブル論理部の出力を任意の出力端子に
出力することのできるＰＬＤを実現することを目的とす
る。 【構成】異なる数の論理積回路と１つの論理和回路を備
えるプログラマブル論理部Ｌ１〜Ｌｎと、フリップフロ
ップ回路Ｆを備える出力回路ＯＣ１〜ＯＣｎよりなるプ
ログラマブルロジックデバイス１００において、出力回
路ＯＣ１〜ＯＣｎに出力端子選択回路ＴＳを設け、任意
のプログラマブル論理部Ｌ１〜Ｌｎの出力を任意の出力
端子ｔ１〜ｔｎに出力するように構成する。
し、出力回路に出力端子選択回路を設けることにより、
任意のプログラマブル論理部の出力を任意の出力端子に
出力することのできるＰＬＤを実現することを目的とす
る。 【構成】異なる数の論理積回路と１つの論理和回路を備
えるプログラマブル論理部Ｌ１〜Ｌｎと、フリップフロ
ップ回路Ｆを備える出力回路ＯＣ１〜ＯＣｎよりなるプ
ログラマブルロジックデバイス１００において、出力回
路ＯＣ１〜ＯＣｎに出力端子選択回路ＴＳを設け、任意
のプログラマブル論理部Ｌ１〜Ｌｎの出力を任意の出力
端子ｔ１〜ｔｎに出力するように構成する。
Description
【０００１】
【産業上の利用分野】本発明はプログラマブルロジック
デバイスに関する。プログラマブルロジックデバイス
（以下ＰＬＤと称する）は論理をプログラム可能な構成
とすることにより、任意の論理演算を行うことにより、
任意のパターンの信号を発生させるデバイスである。
デバイスに関する。プログラマブルロジックデバイス
（以下ＰＬＤと称する）は論理をプログラム可能な構成
とすることにより、任意の論理演算を行うことにより、
任意のパターンの信号を発生させるデバイスである。
【０００２】図３はＰＬＤを説明する図である。ここで
はＡＮＤプログラマブル×ＯＲ固定の例である。（Ａ）
はＰＬＤのプログラマブル論理部Ｌを示す。ＯＲ回路Ｏ
Ｒには複数のＡＮＤ回路が接続されている。縦の線は入
力信号を示し、通常、隣あった偶数番目と奇数番目がペ
アになっていて、一方が入力信号の正極性信号であり、
他方がその負極性信号である。
はＡＮＤプログラマブル×ＯＲ固定の例である。（Ａ）
はＰＬＤのプログラマブル論理部Ｌを示す。ＯＲ回路Ｏ
Ｒには複数のＡＮＤ回路が接続されている。縦の線は入
力信号を示し、通常、隣あった偶数番目と奇数番目がペ
アになっていて、一方が入力信号の正極性信号であり、
他方がその負極性信号である。
【０００３】また、横の線は積項線と呼ばれるものであ
り、論理積をつくるものである。（Ｂ）は（Ａ）に示す
ＡＮＤ回路の１つ取り出したものであり、ａ〜ｎは入力
信号を示し、Ｂは入力信号の正極性信号と負極性信号の
２つの信号を出力するバッファ、Ｄはダイオード、Ａは
ＡＮＤ回路である。
り、論理積をつくるものである。（Ｂ）は（Ａ）に示す
ＡＮＤ回路の１つ取り出したものであり、ａ〜ｎは入力
信号を示し、Ｂは入力信号の正極性信号と負極性信号の
２つの信号を出力するバッファ、Ｄはダイオード、Ａは
ＡＮＤ回路である。
【０００４】ＡＮＤ回路Ａにはすべての入力信号ａ〜ｎ
の正極性信号と負極性信号がヒューズを介して接続され
ており、論理積をつくる信号のヒューズを残して他を切
断することにより必要な論理を得ている。
の正極性信号と負極性信号がヒューズを介して接続され
ており、論理積をつくる信号のヒューズを残して他を切
断することにより必要な論理を得ている。
【０００５】かかる、ＰＬＤのプログラマブル論理部の
出力を任意の出力回路から出力することのできるＰＬＤ
が要求されている。
出力を任意の出力回路から出力することのできるＰＬＤ
が要求されている。
【０００６】
【従来の技術】図４は従来例を説明する図を示す。図は
図３で説明したプログラマブル論理部Ｌ１〜Ｌ１０と、
出力回路ＯＣ１〜ＯＣ１０から構成されたＰＬＤ１００
の例である。
図３で説明したプログラマブル論理部Ｌ１〜Ｌ１０と、
出力回路ＯＣ１〜ＯＣ１０から構成されたＰＬＤ１００
の例である。
【０００７】図において、プログラマブル論理部Ｌ１〜
Ｌ１０の出力は、出力回路ＯＣ１〜ＯＣ１０をとおして
端子Ｔ２３〜Ｔ１４から出力される。図５は従来例の出
力回路を説明する図である。図３で説明したプログラマ
ブル論理部Ｌの出力は出力回路ＯＣとインバータＩＮＶ
を通して出力される。
Ｌ１０の出力は、出力回路ＯＣ１〜ＯＣ１０をとおして
端子Ｔ２３〜Ｔ１４から出力される。図５は従来例の出
力回路を説明する図である。図３で説明したプログラマ
ブル論理部Ｌの出力は出力回路ＯＣとインバータＩＮＶ
を通して出力される。
【０００８】出力回路ＯＣはフリップフロップ回路（以
下ＦＦ回路と称する）Ｆ、１／４セレクタＳ１および１
／２セレクタＳ２から構成されている。また、１／２セ
レクタＳ２の出力はバッファＢをとおしてＰＬＤ１００
の内部への入力信号としている。
下ＦＦ回路と称する）Ｆ、１／４セレクタＳ１および１
／２セレクタＳ２から構成されている。また、１／２セ
レクタＳ２の出力はバッファＢをとおしてＰＬＤ１００
の内部への入力信号としている。
【０００９】このように、出力端子は入力端子としても
使用することが可能であり、ＰＬＤの入出力端子数は一
般的にｍＶｎの形で示している。ここでｍは入力端子
数、ｎは出力端子数である。
使用することが可能であり、ＰＬＤの入出力端子数は一
般的にｍＶｎの形で示している。ここでｍは入力端子
数、ｎは出力端子数である。
【００１０】図４においては、Ｔ１〜Ｔ１１およびＴ１
３は入力用の端子であり、Ｔ１２はアース端子、Ｔ１４
〜Ｔ２３は入出力用の端子であるので、入力端子として
２２端子、出力端子として１０端子が使用可能であるの
で２２Ｖ１０と表現する。
３は入力用の端子であり、Ｔ１２はアース端子、Ｔ１４
〜Ｔ２３は入出力用の端子であるので、入力端子として
２２端子、出力端子として１０端子が使用可能であるの
で２２Ｖ１０と表現する。
【００１１】
【発明が解決しようとする課題】図６は従来例のプログ
ラマブル論理部と出力回路の接続を説明する図である。
図４で説明した従来例のプログラマブル論理部Ｌ１〜Ｌ
１０の積項線の本数の例として、２２Ｖ１０で説明す
る。積項線の本数はＰＬＤの集積度を高めるために、プ
ログラマブル論理部Ｌ１〜Ｌ１０毎に異なった本数とし
ており、論理演算を行う項数が多いものは、積項線の本
数の多いプログラマブル論理部を使用し、論理演算を行
う項数が少ないものは、積項線の本数の少ないプログラ
マブル論理部を使用している。
ラマブル論理部と出力回路の接続を説明する図である。
図４で説明した従来例のプログラマブル論理部Ｌ１〜Ｌ
１０の積項線の本数の例として、２２Ｖ１０で説明す
る。積項線の本数はＰＬＤの集積度を高めるために、プ
ログラマブル論理部Ｌ１〜Ｌ１０毎に異なった本数とし
ており、論理演算を行う項数が多いものは、積項線の本
数の多いプログラマブル論理部を使用し、論理演算を行
う項数が少ないものは、積項線の本数の少ないプログラ
マブル論理部を使用している。
【００１２】図６に示す２２Ｖ１０のＰＬＤの場合に
は、プログラマブル論理部Ｌ１〜Ｌ１０の積項線の本数
は、８、１０、１２、１４、１６、１６、１４、１２、
１０、８本となっている。（プログラマブル論理部Ｌ７
〜Ｌ９は図示省略） かかる２２Ｖ１０のＰＬＤにおいて、例えば、積項線を
１６本使用する場合は、その出力は端子Ｔ１８または端
子Ｔ１９に制限されてしまう。
は、プログラマブル論理部Ｌ１〜Ｌ１０の積項線の本数
は、８、１０、１２、１４、１６、１６、１４、１２、
１０、８本となっている。（プログラマブル論理部Ｌ７
〜Ｌ９は図示省略） かかる２２Ｖ１０のＰＬＤにおいて、例えば、積項線を
１６本使用する場合は、その出力は端子Ｔ１８または端
子Ｔ１９に制限されてしまう。
【００１３】ここで、回路変更により、今まで端子Ｔ１
８に出力していた信号を端子Ｔ２１に出力することが必
要になったような場合には、積項線を１６本使用したい
が、出力端子Ｔ２１には、積項線が１２本しか割り当て
られていないので、出力端子Ｔ２１には出力することが
できない。
８に出力していた信号を端子Ｔ２１に出力することが必
要になったような場合には、積項線を１６本使用したい
が、出力端子Ｔ２１には、積項線が１２本しか割り当て
られていないので、出力端子Ｔ２１には出力することが
できない。
【００１４】そこで、このような出力端子の変更がある
場合にはプリント板パッケージのパターンを変更するこ
とにより対応している。本発明はＰＬＤの任意のプログ
ラマブル論理部の出力を任意の出力回路から出力するこ
とのできるＰＬＤを実現しようとする。
場合にはプリント板パッケージのパターンを変更するこ
とにより対応している。本発明はＰＬＤの任意のプログ
ラマブル論理部の出力を任意の出力回路から出力するこ
とのできるＰＬＤを実現しようとする。
【００１５】
【課題を解決するための手段】図１は本発明の原理を説
明する図である。図中の１００はＰＬＤであり、Ｌ１〜
Ｌｎは異なる数の論理積回路と１つの論理和回路を備え
るプログラマブル論理部であり、ＯＣ１〜ＯＣｎはフリ
ップフロップ回路Ｆを備える出力回路である。
明する図である。図中の１００はＰＬＤであり、Ｌ１〜
Ｌｎは異なる数の論理積回路と１つの論理和回路を備え
るプログラマブル論理部であり、ＯＣ１〜ＯＣｎはフリ
ップフロップ回路Ｆを備える出力回路である。
【００１６】また、ＴＳは出力回路ＯＣ１〜ＯＣｎに設
ける出力端子選択回路ＴＳであり、任意のプログラマブ
ル論理部Ｌ１〜Ｌｎの出力を任意の出力端子ｔ１〜ｔｎ
に出力する。
ける出力端子選択回路ＴＳであり、任意のプログラマブ
ル論理部Ｌ１〜Ｌｎの出力を任意の出力端子ｔ１〜ｔｎ
に出力する。
【００１７】
【作用】プログラマブル論理部Ｌ１〜Ｌｎの積項線の本
数がプログラマブル論理部Ｌ１〜Ｌｎ毎に異なるＰＬＤ
１００では、使用する積項線の本数により、使用するプ
ログラマブル論理部Ｌ１〜Ｌｎが決まってしまい、同時
に出力回路ＯＣ１〜ＯＣｎおよび出力端子ｔ１〜ｔｎも
決まってしまう。
数がプログラマブル論理部Ｌ１〜Ｌｎ毎に異なるＰＬＤ
１００では、使用する積項線の本数により、使用するプ
ログラマブル論理部Ｌ１〜Ｌｎが決まってしまい、同時
に出力回路ＯＣ１〜ＯＣｎおよび出力端子ｔ１〜ｔｎも
決まってしまう。
【００１８】したがって、多くの本数の積項線を使用す
るプログラマブル論理部の出力を、少ない積項線を使用
するプログラマブル論理部の出力回路に対応する出力端
子には出力できないので、出力回路ＯＣ１〜ＯＣｎに出
力端子選択回路ＴＳを設け、出力端子選択回路ＴＳで任
意の出力端子ｔ１〜ｔｎを選択することにより、任意の
プログラマブル論理部Ｌ１〜Ｌｎの出力を任意の出力端
子ｔ１〜ｔｎに出力することが可能となる。
るプログラマブル論理部の出力を、少ない積項線を使用
するプログラマブル論理部の出力回路に対応する出力端
子には出力できないので、出力回路ＯＣ１〜ＯＣｎに出
力端子選択回路ＴＳを設け、出力端子選択回路ＴＳで任
意の出力端子ｔ１〜ｔｎを選択することにより、任意の
プログラマブル論理部Ｌ１〜Ｌｎの出力を任意の出力端
子ｔ１〜ｔｎに出力することが可能となる。
【００１９】
【実施例】図２は本発明の実施例の出力回路を説明する
図である。（Ａ）は出力回路を説明する図であり、図３
で説明したプログラマブル論理部Ｌの出力は出力回路Ｏ
ＣとインバータＩＮＶを通して任意の出力端子に出力す
る。
図である。（Ａ）は出力回路を説明する図であり、図３
で説明したプログラマブル論理部Ｌの出力は出力回路Ｏ
ＣとインバータＩＮＶを通して任意の出力端子に出力す
る。
【００２０】本発明の実施例の出力回路ＯＣは従来例で
説明したＦＦ回路Ｆ、１／４セレクタＳ１および１／２
セレクタＳ２からなる出力回路ＯＣに出力端子選択回路
ＴＳを設けた構成としている。
説明したＦＦ回路Ｆ、１／４セレクタＳ１および１／２
セレクタＳ２からなる出力回路ＯＣに出力端子選択回路
ＴＳを設けた構成としている。
【００２１】また、１／２セレクタＳ２の出力はバッフ
ァＢをとおしてＰＬＤ内部への入力信号として戻すこと
ができるのは、従来例と同じである。（Ｂ）は出力端子
選択回路ＴＳの構成の１例を示す。ここでは２２Ｖ１０
の例とし、出力端子はＴ１４〜Ｔ２３の１０端子がある
ので、出力端子選択回路ＴＳを１０個の開閉接点を有す
るスイッチＳＷで構成している。
ァＢをとおしてＰＬＤ内部への入力信号として戻すこと
ができるのは、従来例と同じである。（Ｂ）は出力端子
選択回路ＴＳの構成の１例を示す。ここでは２２Ｖ１０
の例とし、出力端子はＴ１４〜Ｔ２３の１０端子がある
ので、出力端子選択回路ＴＳを１０個の開閉接点を有す
るスイッチＳＷで構成している。
【００２２】各プログラマブル論理部Ｌ１〜Ｌ１０の出
力は出力回路ＯＣのＦＦ回路Ｆ、１／４セレクタＳ１を
通ってスイッチＳＷに入力される。スイッチＳＷは図示
省略の接続設定部からの接続制御信号により、任意の出
力端子Ｔ１４〜Ｔ２３に対応する接点を閉じることによ
り、任意のプログラマブル論理部Ｌ１〜Ｌ１０の出力を
任意の出力端子Ｔ１４〜Ｔ２３に出力することができ
る。
力は出力回路ＯＣのＦＦ回路Ｆ、１／４セレクタＳ１を
通ってスイッチＳＷに入力される。スイッチＳＷは図示
省略の接続設定部からの接続制御信号により、任意の出
力端子Ｔ１４〜Ｔ２３に対応する接点を閉じることによ
り、任意のプログラマブル論理部Ｌ１〜Ｌ１０の出力を
任意の出力端子Ｔ１４〜Ｔ２３に出力することができ
る。
【００２３】
【発明の効果】本発明は、使用する積項線の数がプログ
ラマブル論理部毎に異なるＰＬＤにおいて、出力回路の
中に出力端子選択回路を設けることにより、任意のプロ
グラマブル論理部の出力を任意の出力端子に出力するこ
とができる。
ラマブル論理部毎に異なるＰＬＤにおいて、出力回路の
中に出力端子選択回路を設けることにより、任意のプロ
グラマブル論理部の出力を任意の出力端子に出力するこ
とができる。
【００２４】また、任意のプログラマブル論理部の出力
を任意の出力端子に出力することができるので、出力端
子の変更が生じた際に、プリント板パッケージのパター
ンを変更することなく簡単に回路変更を行うことが可能
となる。
を任意の出力端子に出力することができるので、出力端
子の変更が生じた際に、プリント板パッケージのパター
ンを変更することなく簡単に回路変更を行うことが可能
となる。
【図１】 本発明の原理を説明する図
【図２】 本発明の実施例の出力回路を説明する図
【図３】 ＰＬＤを説明する図
【図４】 従来例を説明する図
【図５】 従来例の出力回路を説明する図
【図６】 従来例のプログラマブル論理部と出力回路の
接続を説明する図
接続を説明する図
１００ ＰＬＤ Ｌ、Ｌ１〜Ｌｎ プログラマブル論理部 ＯＣ、ＯＣ１〜ＯＣｎ 出力回路 ＴＳ 出力端子選択回路 Ｆ ＦＦ回路 Ａ ＡＮＤ回路 ＯＲ ＯＲ回
路 Ｂ バッファ Ｄ ダイオー
ド Ｓ１ １／４セレクタ Ｓ２ １／２
セレクタ ＩＮＶ インバータ ＳＷ スイッ
チ ｔ１〜ｔｎ 出力端子 Ｔ１〜Ｔｎ
端子
路 Ｂ バッファ Ｄ ダイオー
ド Ｓ１ １／４セレクタ Ｓ２ １／２
セレクタ ＩＮＶ インバータ ＳＷ スイッ
チ ｔ１〜ｔｎ 出力端子 Ｔ１〜Ｔｎ
端子
Claims (2)
- 【請求項１】 異なる数の論理積回路と１つの論理和回
路を備えるプログラマブル論理部（Ｌ１〜Ｌｎ）と、フ
リップフロップ回路（Ｆ）を備える出力回路（ＯＣ１〜
ＯＣｎ）よりなるプログラマブルロジックデバイス（１
００）において、 前記出力回路（ＯＣ１〜ＯＣｎ）に出力端子選択回路
（ＴＳ）を設け、 任意の前記プログラマブル論理部（Ｌ１〜Ｌｎ）の出力
を任意の出力端子（ｔ１〜ｔｎ）に出力することを特徴
とするプログラマブルロジックデバイス。 - 【請求項２】 前記出力端子選択回路（ＴＳ）は接続設
定部からの接続制御信号により、プログラム設定可能な
スイッチ（ＳＷ）としたことを特徴とする請求項１記載
のプログラマブルロジックデバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132964A JPH05327475A (ja) | 1992-05-26 | 1992-05-26 | プログラマブルロジックデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132964A JPH05327475A (ja) | 1992-05-26 | 1992-05-26 | プログラマブルロジックデバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05327475A true JPH05327475A (ja) | 1993-12-10 |
Family
ID=15093625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4132964A Withdrawn JPH05327475A (ja) | 1992-05-26 | 1992-05-26 | プログラマブルロジックデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05327475A (ja) |
-
1992
- 1992-05-26 JP JP4132964A patent/JPH05327475A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |