JPH05327475A - プログラマブルロジックデバイス - Google Patents
プログラマブルロジックデバイスInfo
- Publication number
- JPH05327475A JPH05327475A JP4132964A JP13296492A JPH05327475A JP H05327475 A JPH05327475 A JP H05327475A JP 4132964 A JP4132964 A JP 4132964A JP 13296492 A JP13296492 A JP 13296492A JP H05327475 A JPH05327475 A JP H05327475A
- Authority
- JP
- Japan
- Prior art keywords
- output
- programmable logic
- circuit
- circuits
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明はプログラマブルロジックデバイスに関
し、出力回路に出力端子選択回路を設けることにより、
任意のプログラマブル論理部の出力を任意の出力端子に
出力することのできるPLDを実現することを目的とす
る。 【構成】異なる数の論理積回路と1つの論理和回路を備
えるプログラマブル論理部L1〜Lnと、フリップフロ
ップ回路Fを備える出力回路OC1〜OCnよりなるプ
ログラマブルロジックデバイス100において、出力回
路OC1〜OCnに出力端子選択回路TSを設け、任意
のプログラマブル論理部L1〜Lnの出力を任意の出力
端子t1〜tnに出力するように構成する。
し、出力回路に出力端子選択回路を設けることにより、
任意のプログラマブル論理部の出力を任意の出力端子に
出力することのできるPLDを実現することを目的とす
る。 【構成】異なる数の論理積回路と1つの論理和回路を備
えるプログラマブル論理部L1〜Lnと、フリップフロ
ップ回路Fを備える出力回路OC1〜OCnよりなるプ
ログラマブルロジックデバイス100において、出力回
路OC1〜OCnに出力端子選択回路TSを設け、任意
のプログラマブル論理部L1〜Lnの出力を任意の出力
端子t1〜tnに出力するように構成する。
Description
【0001】
【産業上の利用分野】本発明はプログラマブルロジック
デバイスに関する。プログラマブルロジックデバイス
(以下PLDと称する)は論理をプログラム可能な構成
とすることにより、任意の論理演算を行うことにより、
任意のパターンの信号を発生させるデバイスである。
デバイスに関する。プログラマブルロジックデバイス
(以下PLDと称する)は論理をプログラム可能な構成
とすることにより、任意の論理演算を行うことにより、
任意のパターンの信号を発生させるデバイスである。
【0002】図3はPLDを説明する図である。ここで
はANDプログラマブル×OR固定の例である。(A)
はPLDのプログラマブル論理部Lを示す。OR回路O
Rには複数のAND回路が接続されている。縦の線は入
力信号を示し、通常、隣あった偶数番目と奇数番目がペ
アになっていて、一方が入力信号の正極性信号であり、
他方がその負極性信号である。
はANDプログラマブル×OR固定の例である。(A)
はPLDのプログラマブル論理部Lを示す。OR回路O
Rには複数のAND回路が接続されている。縦の線は入
力信号を示し、通常、隣あった偶数番目と奇数番目がペ
アになっていて、一方が入力信号の正極性信号であり、
他方がその負極性信号である。
【0003】また、横の線は積項線と呼ばれるものであ
り、論理積をつくるものである。(B)は(A)に示す
AND回路の1つ取り出したものであり、a〜nは入力
信号を示し、Bは入力信号の正極性信号と負極性信号の
2つの信号を出力するバッファ、Dはダイオード、Aは
AND回路である。
り、論理積をつくるものである。(B)は(A)に示す
AND回路の1つ取り出したものであり、a〜nは入力
信号を示し、Bは入力信号の正極性信号と負極性信号の
2つの信号を出力するバッファ、Dはダイオード、Aは
AND回路である。
【0004】AND回路Aにはすべての入力信号a〜n
の正極性信号と負極性信号がヒューズを介して接続され
ており、論理積をつくる信号のヒューズを残して他を切
断することにより必要な論理を得ている。
の正極性信号と負極性信号がヒューズを介して接続され
ており、論理積をつくる信号のヒューズを残して他を切
断することにより必要な論理を得ている。
【0005】かかる、PLDのプログラマブル論理部の
出力を任意の出力回路から出力することのできるPLD
が要求されている。
出力を任意の出力回路から出力することのできるPLD
が要求されている。
【0006】
【従来の技術】図4は従来例を説明する図を示す。図は
図3で説明したプログラマブル論理部L1〜L10と、
出力回路OC1〜OC10から構成されたPLD100
の例である。
図3で説明したプログラマブル論理部L1〜L10と、
出力回路OC1〜OC10から構成されたPLD100
の例である。
【0007】図において、プログラマブル論理部L1〜
L10の出力は、出力回路OC1〜OC10をとおして
端子T23〜T14から出力される。図5は従来例の出
力回路を説明する図である。図3で説明したプログラマ
ブル論理部Lの出力は出力回路OCとインバータINV
を通して出力される。
L10の出力は、出力回路OC1〜OC10をとおして
端子T23〜T14から出力される。図5は従来例の出
力回路を説明する図である。図3で説明したプログラマ
ブル論理部Lの出力は出力回路OCとインバータINV
を通して出力される。
【0008】出力回路OCはフリップフロップ回路(以
下FF回路と称する)F、1/4セレクタS1および1
/2セレクタS2から構成されている。また、1/2セ
レクタS2の出力はバッファBをとおしてPLD100
の内部への入力信号としている。
下FF回路と称する)F、1/4セレクタS1および1
/2セレクタS2から構成されている。また、1/2セ
レクタS2の出力はバッファBをとおしてPLD100
の内部への入力信号としている。
【0009】このように、出力端子は入力端子としても
使用することが可能であり、PLDの入出力端子数は一
般的にmVnの形で示している。ここでmは入力端子
数、nは出力端子数である。
使用することが可能であり、PLDの入出力端子数は一
般的にmVnの形で示している。ここでmは入力端子
数、nは出力端子数である。
【0010】図4においては、T1〜T11およびT1
3は入力用の端子であり、T12はアース端子、T14
〜T23は入出力用の端子であるので、入力端子として
22端子、出力端子として10端子が使用可能であるの
で22V10と表現する。
3は入力用の端子であり、T12はアース端子、T14
〜T23は入出力用の端子であるので、入力端子として
22端子、出力端子として10端子が使用可能であるの
で22V10と表現する。
【0011】
【発明が解決しようとする課題】図6は従来例のプログ
ラマブル論理部と出力回路の接続を説明する図である。
図4で説明した従来例のプログラマブル論理部L1〜L
10の積項線の本数の例として、22V10で説明す
る。積項線の本数はPLDの集積度を高めるために、プ
ログラマブル論理部L1〜L10毎に異なった本数とし
ており、論理演算を行う項数が多いものは、積項線の本
数の多いプログラマブル論理部を使用し、論理演算を行
う項数が少ないものは、積項線の本数の少ないプログラ
マブル論理部を使用している。
ラマブル論理部と出力回路の接続を説明する図である。
図4で説明した従来例のプログラマブル論理部L1〜L
10の積項線の本数の例として、22V10で説明す
る。積項線の本数はPLDの集積度を高めるために、プ
ログラマブル論理部L1〜L10毎に異なった本数とし
ており、論理演算を行う項数が多いものは、積項線の本
数の多いプログラマブル論理部を使用し、論理演算を行
う項数が少ないものは、積項線の本数の少ないプログラ
マブル論理部を使用している。
【0012】図6に示す22V10のPLDの場合に
は、プログラマブル論理部L1〜L10の積項線の本数
は、8、10、12、14、16、16、14、12、
10、8本となっている。(プログラマブル論理部L7
〜L9は図示省略) かかる22V10のPLDにおいて、例えば、積項線を
16本使用する場合は、その出力は端子T18または端
子T19に制限されてしまう。
は、プログラマブル論理部L1〜L10の積項線の本数
は、8、10、12、14、16、16、14、12、
10、8本となっている。(プログラマブル論理部L7
〜L9は図示省略) かかる22V10のPLDにおいて、例えば、積項線を
16本使用する場合は、その出力は端子T18または端
子T19に制限されてしまう。
【0013】ここで、回路変更により、今まで端子T1
8に出力していた信号を端子T21に出力することが必
要になったような場合には、積項線を16本使用したい
が、出力端子T21には、積項線が12本しか割り当て
られていないので、出力端子T21には出力することが
できない。
8に出力していた信号を端子T21に出力することが必
要になったような場合には、積項線を16本使用したい
が、出力端子T21には、積項線が12本しか割り当て
られていないので、出力端子T21には出力することが
できない。
【0014】そこで、このような出力端子の変更がある
場合にはプリント板パッケージのパターンを変更するこ
とにより対応している。本発明はPLDの任意のプログ
ラマブル論理部の出力を任意の出力回路から出力するこ
とのできるPLDを実現しようとする。
場合にはプリント板パッケージのパターンを変更するこ
とにより対応している。本発明はPLDの任意のプログ
ラマブル論理部の出力を任意の出力回路から出力するこ
とのできるPLDを実現しようとする。
【0015】
【課題を解決するための手段】図1は本発明の原理を説
明する図である。図中の100はPLDであり、L1〜
Lnは異なる数の論理積回路と1つの論理和回路を備え
るプログラマブル論理部であり、OC1〜OCnはフリ
ップフロップ回路Fを備える出力回路である。
明する図である。図中の100はPLDであり、L1〜
Lnは異なる数の論理積回路と1つの論理和回路を備え
るプログラマブル論理部であり、OC1〜OCnはフリ
ップフロップ回路Fを備える出力回路である。
【0016】また、TSは出力回路OC1〜OCnに設
ける出力端子選択回路TSであり、任意のプログラマブ
ル論理部L1〜Lnの出力を任意の出力端子t1〜tn
に出力する。
ける出力端子選択回路TSであり、任意のプログラマブ
ル論理部L1〜Lnの出力を任意の出力端子t1〜tn
に出力する。
【0017】
【作用】プログラマブル論理部L1〜Lnの積項線の本
数がプログラマブル論理部L1〜Ln毎に異なるPLD
100では、使用する積項線の本数により、使用するプ
ログラマブル論理部L1〜Lnが決まってしまい、同時
に出力回路OC1〜OCnおよび出力端子t1〜tnも
決まってしまう。
数がプログラマブル論理部L1〜Ln毎に異なるPLD
100では、使用する積項線の本数により、使用するプ
ログラマブル論理部L1〜Lnが決まってしまい、同時
に出力回路OC1〜OCnおよび出力端子t1〜tnも
決まってしまう。
【0018】したがって、多くの本数の積項線を使用す
るプログラマブル論理部の出力を、少ない積項線を使用
するプログラマブル論理部の出力回路に対応する出力端
子には出力できないので、出力回路OC1〜OCnに出
力端子選択回路TSを設け、出力端子選択回路TSで任
意の出力端子t1〜tnを選択することにより、任意の
プログラマブル論理部L1〜Lnの出力を任意の出力端
子t1〜tnに出力することが可能となる。
るプログラマブル論理部の出力を、少ない積項線を使用
するプログラマブル論理部の出力回路に対応する出力端
子には出力できないので、出力回路OC1〜OCnに出
力端子選択回路TSを設け、出力端子選択回路TSで任
意の出力端子t1〜tnを選択することにより、任意の
プログラマブル論理部L1〜Lnの出力を任意の出力端
子t1〜tnに出力することが可能となる。
【0019】
【実施例】図2は本発明の実施例の出力回路を説明する
図である。(A)は出力回路を説明する図であり、図3
で説明したプログラマブル論理部Lの出力は出力回路O
CとインバータINVを通して任意の出力端子に出力す
る。
図である。(A)は出力回路を説明する図であり、図3
で説明したプログラマブル論理部Lの出力は出力回路O
CとインバータINVを通して任意の出力端子に出力す
る。
【0020】本発明の実施例の出力回路OCは従来例で
説明したFF回路F、1/4セレクタS1および1/2
セレクタS2からなる出力回路OCに出力端子選択回路
TSを設けた構成としている。
説明したFF回路F、1/4セレクタS1および1/2
セレクタS2からなる出力回路OCに出力端子選択回路
TSを設けた構成としている。
【0021】また、1/2セレクタS2の出力はバッフ
ァBをとおしてPLD内部への入力信号として戻すこと
ができるのは、従来例と同じである。(B)は出力端子
選択回路TSの構成の1例を示す。ここでは22V10
の例とし、出力端子はT14〜T23の10端子がある
ので、出力端子選択回路TSを10個の開閉接点を有す
るスイッチSWで構成している。
ァBをとおしてPLD内部への入力信号として戻すこと
ができるのは、従来例と同じである。(B)は出力端子
選択回路TSの構成の1例を示す。ここでは22V10
の例とし、出力端子はT14〜T23の10端子がある
ので、出力端子選択回路TSを10個の開閉接点を有す
るスイッチSWで構成している。
【0022】各プログラマブル論理部L1〜L10の出
力は出力回路OCのFF回路F、1/4セレクタS1を
通ってスイッチSWに入力される。スイッチSWは図示
省略の接続設定部からの接続制御信号により、任意の出
力端子T14〜T23に対応する接点を閉じることによ
り、任意のプログラマブル論理部L1〜L10の出力を
任意の出力端子T14〜T23に出力することができ
る。
力は出力回路OCのFF回路F、1/4セレクタS1を
通ってスイッチSWに入力される。スイッチSWは図示
省略の接続設定部からの接続制御信号により、任意の出
力端子T14〜T23に対応する接点を閉じることによ
り、任意のプログラマブル論理部L1〜L10の出力を
任意の出力端子T14〜T23に出力することができ
る。
【0023】
【発明の効果】本発明は、使用する積項線の数がプログ
ラマブル論理部毎に異なるPLDにおいて、出力回路の
中に出力端子選択回路を設けることにより、任意のプロ
グラマブル論理部の出力を任意の出力端子に出力するこ
とができる。
ラマブル論理部毎に異なるPLDにおいて、出力回路の
中に出力端子選択回路を設けることにより、任意のプロ
グラマブル論理部の出力を任意の出力端子に出力するこ
とができる。
【0024】また、任意のプログラマブル論理部の出力
を任意の出力端子に出力することができるので、出力端
子の変更が生じた際に、プリント板パッケージのパター
ンを変更することなく簡単に回路変更を行うことが可能
となる。
を任意の出力端子に出力することができるので、出力端
子の変更が生じた際に、プリント板パッケージのパター
ンを変更することなく簡単に回路変更を行うことが可能
となる。
【図1】 本発明の原理を説明する図
【図2】 本発明の実施例の出力回路を説明する図
【図3】 PLDを説明する図
【図4】 従来例を説明する図
【図5】 従来例の出力回路を説明する図
【図6】 従来例のプログラマブル論理部と出力回路の
接続を説明する図
接続を説明する図
100 PLD L、L1〜Ln プログラマブル論理部 OC、OC1〜OCn 出力回路 TS 出力端子選択回路 F FF回路 A AND回路 OR OR回
路 B バッファ D ダイオー
ド S1 1/4セレクタ S2 1/2
セレクタ INV インバータ SW スイッ
チ t1〜tn 出力端子 T1〜Tn
端子
路 B バッファ D ダイオー
ド S1 1/4セレクタ S2 1/2
セレクタ INV インバータ SW スイッ
チ t1〜tn 出力端子 T1〜Tn
端子
Claims (2)
- 【請求項1】 異なる数の論理積回路と1つの論理和回
路を備えるプログラマブル論理部(L1〜Ln)と、フ
リップフロップ回路(F)を備える出力回路(OC1〜
OCn)よりなるプログラマブルロジックデバイス(1
00)において、 前記出力回路(OC1〜OCn)に出力端子選択回路
(TS)を設け、 任意の前記プログラマブル論理部(L1〜Ln)の出力
を任意の出力端子(t1〜tn)に出力することを特徴
とするプログラマブルロジックデバイス。 - 【請求項2】 前記出力端子選択回路(TS)は接続設
定部からの接続制御信号により、プログラム設定可能な
スイッチ(SW)としたことを特徴とする請求項1記載
のプログラマブルロジックデバイス。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4132964A JPH05327475A (ja) | 1992-05-26 | 1992-05-26 | プログラマブルロジックデバイス |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4132964A JPH05327475A (ja) | 1992-05-26 | 1992-05-26 | プログラマブルロジックデバイス |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05327475A true JPH05327475A (ja) | 1993-12-10 |
Family
ID=15093625
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4132964A Withdrawn JPH05327475A (ja) | 1992-05-26 | 1992-05-26 | プログラマブルロジックデバイス |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05327475A (ja) |
-
1992
- 1992-05-26 JP JP4132964A patent/JPH05327475A/ja not_active Withdrawn
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |