JPH05326960A - 薄膜トランジスタを備えた固体装置およびその製造方法 - Google Patents
薄膜トランジスタを備えた固体装置およびその製造方法Info
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- JPH05326960A JPH05326960A JP4127574A JP12757492A JPH05326960A JP H05326960 A JPH05326960 A JP H05326960A JP 4127574 A JP4127574 A JP 4127574A JP 12757492 A JP12757492 A JP 12757492A JP H05326960 A JPH05326960 A JP H05326960A
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Abstract
(57)【要約】
【目的】 薄膜トランジスタの製造工程中に行うアニー
ル処理およびウェットエッチング処理にも耐え得る配線
層構造を採用して、歩留りおよび信頼性を向上可能な薄
膜トランジスタを備えた固体装置およびその製造方法を
実現する。 【構成】 基板４０の表面側に形成された薄膜トランジ
スタ５０のゲート電極５３およびゲート配線層６０は、
下層側ポリシリコン層６１，モリブデンシリサイド層６
２および上層側ポリシリコン層６３からなり、層間絶縁
膜５７にウェットエッチングを施して、第１〜第３の接
続孔６５１，６７１，６６１を形成するときには、上層
側ポリシリコン層６３がエッチングストッパーとなる。
ル処理およびウェットエッチング処理にも耐え得る配線
層構造を採用して、歩留りおよび信頼性を向上可能な薄
膜トランジスタを備えた固体装置およびその製造方法を
実現する。 【構成】 基板４０の表面側に形成された薄膜トランジ
スタ５０のゲート電極５３およびゲート配線層６０は、
下層側ポリシリコン層６１，モリブデンシリサイド層６
２および上層側ポリシリコン層６３からなり、層間絶縁
膜５７にウェットエッチングを施して、第１〜第３の接
続孔６５１，６７１，６６１を形成するときには、上層
側ポリシリコン層６３がエッチングストッパーとなる。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタを備え
た固体装置およびその製造方法に関し、特に、その製造
工程におけるアニール処理およびウェットエッチング処
理からの下層側配線層の保護技術に関する。
た固体装置およびその製造方法に関し、特に、その製造
工程におけるアニール処理およびウェットエッチング処
理からの下層側配線層の保護技術に関する。
【０００２】
【従来の技術】液晶表示パネルのアクティブマトリクス
基板やイメージセンサ用回路基板などにおいては、その
コントラスト特性を高く確保する目的などに、スイッチ
ング素子として、オンオフ比および応答速度が高い薄膜
トランジスタ（ＴＦＴ）が多用されている。この薄膜ト
ランジスタは、たとえば、図５（ａ）および図５（ｂ）
に示すように、基板４０ａの表面側に形成されたノンド
ープ型のシリコン層５０１ａと、その表面側に形成され
たゲート酸化膜５５ａと、このゲート電極５３ａをマス
クとして行われたイオン注入によって、シリコン層５０
１ａの一部が導電化したソース領域５１ａおよびドレイ
ン領域５２ａとを有する。ここで、液晶表示パネルなど
においては、基板４０ａの表面側に多数の画素が格子状
に配置されて、各画素毎の表示状態に切り換えによって
所定の画面を表示するため、特定の画素における表示動
作が遅延すると、表示の品位が著しく低下してしまう。
そこで、そのアクティブマトリクス回路に形成されるゲ
ート配線層６０ａには電気抵抗が低い配線材料が選択し
て使用される。また、ゲート配線層６０ａは薄膜トラン
ジスタ５０ａのゲート電極５３ａと同時に形成されるた
め、ゲート配線層６０ａを構成する配線材料にはゲート
電極５３ａをも構成可能であることが求められる。そこ
で、図５（ａ）および図５（ｂ）に示すアクティブマト
リクス基板において、ゲート配線層６０ａおよびゲート
電極５３ａは、いずれも、下層側の下層側ポリシリコン
層６１ａと上層側のモリブデンシリサイド層６２ａとか
らなる２層構造に形成されている。そして、薄膜トラン
ジスタ３０ａのソース領域５１ａには、それらの表面側
に形成された層間絶縁膜５７ａの第１の接続孔６５１ａ
を介してソース電極６５ａが導電接続し、ゲート配線層
６０ａには層間絶縁膜５７の第２の接続孔６６１ａを介
して上層側配線層６６ａが導電接続している。
基板やイメージセンサ用回路基板などにおいては、その
コントラスト特性を高く確保する目的などに、スイッチ
ング素子として、オンオフ比および応答速度が高い薄膜
トランジスタ（ＴＦＴ）が多用されている。この薄膜ト
ランジスタは、たとえば、図５（ａ）および図５（ｂ）
に示すように、基板４０ａの表面側に形成されたノンド
ープ型のシリコン層５０１ａと、その表面側に形成され
たゲート酸化膜５５ａと、このゲート電極５３ａをマス
クとして行われたイオン注入によって、シリコン層５０
１ａの一部が導電化したソース領域５１ａおよびドレイ
ン領域５２ａとを有する。ここで、液晶表示パネルなど
においては、基板４０ａの表面側に多数の画素が格子状
に配置されて、各画素毎の表示状態に切り換えによって
所定の画面を表示するため、特定の画素における表示動
作が遅延すると、表示の品位が著しく低下してしまう。
そこで、そのアクティブマトリクス回路に形成されるゲ
ート配線層６０ａには電気抵抗が低い配線材料が選択し
て使用される。また、ゲート配線層６０ａは薄膜トラン
ジスタ５０ａのゲート電極５３ａと同時に形成されるた
め、ゲート配線層６０ａを構成する配線材料にはゲート
電極５３ａをも構成可能であることが求められる。そこ
で、図５（ａ）および図５（ｂ）に示すアクティブマト
リクス基板において、ゲート配線層６０ａおよびゲート
電極５３ａは、いずれも、下層側の下層側ポリシリコン
層６１ａと上層側のモリブデンシリサイド層６２ａとか
らなる２層構造に形成されている。そして、薄膜トラン
ジスタ３０ａのソース領域５１ａには、それらの表面側
に形成された層間絶縁膜５７ａの第１の接続孔６５１ａ
を介してソース電極６５ａが導電接続し、ゲート配線層
６０ａには層間絶縁膜５７の第２の接続孔６６１ａを介
して上層側配線層６６ａが導電接続している。
【０００３】
【発明が解決しようとする課題】このような構成の薄膜
トランジスタ５０ａおよびゲート配線層６０ａを備える
アクティブマトリクス基板の製造工程において、ゲート
電極５３ａをマスクとしてイオン注入を行い、シリコン
層５０１ａ一部を導電化することによってソース領域５
１ａおよびドレイン領域５２ａを形成するため、注入さ
れた不純物を活性化する必要がある。また、層間絶縁膜
５７ａはＣＶＤ法により形成されたままでは粒径が粗い
ため、それを緻密化する必要もある。そこで、基板４０
ａ全体に約１０００℃以上の熱処理を施して、シリコン
層５０１ａにイオン注入された不純物を活性化すると共
に、層間絶縁膜５７ａを緻密化する工程が行われてい
る。
トランジスタ５０ａおよびゲート配線層６０ａを備える
アクティブマトリクス基板の製造工程において、ゲート
電極５３ａをマスクとしてイオン注入を行い、シリコン
層５０１ａ一部を導電化することによってソース領域５
１ａおよびドレイン領域５２ａを形成するため、注入さ
れた不純物を活性化する必要がある。また、層間絶縁膜
５７ａはＣＶＤ法により形成されたままでは粒径が粗い
ため、それを緻密化する必要もある。そこで、基板４０
ａ全体に約１０００℃以上の熱処理を施して、シリコン
層５０１ａにイオン注入された不純物を活性化すると共
に、層間絶縁膜５７ａを緻密化する工程が行われてい
る。
【０００４】しかしながら、従来のゲート電極５３ａお
よびゲート配線層６０ａの構造では、アニール処理によ
るモリブデンシリサイド層６２ａの変質によって、層間
絶縁膜５７ａに対するウェットエッチング工程におい
て、異常エッチングが発生しやすいという問題点があ
る。すなわち、モリブデンシリサイド層６２ａはアニー
ル工程において約１０００℃の雰囲気中で熱処理を受け
ると、図６に示すとおり、大きなグレイン６２ｃが成長
する。このため、層間絶縁膜５７ａにウェットエッチン
グを施して第２の接続孔６６１ａを形成しようとする
と、モリブデンシリサイド層６２ａのグレインバンダリ
ー６２ｂに沿ってエッチング液が容易に浸透してしま
い、さらに、グレインバンダリー６２ｂに対応して発生
した下層側ポリシリコン層６１ａのグレインバンダリー
６１ｂに沿ってもエッチング液が浸透する結果、エッチ
ング液の浸透部側からのエッチングの進行によって、そ
の縦方向においては、基板４０ａの側に欠陥部４０ｂを
発生させ、その横方向においては層間絶縁膜５７ａに欠
陥部５７ｂを発生させてしまう。このため、ゲート配線
層６０の電気的抵抗値の増大や断線などが発生し、アク
ティブマトリクス基板の歩留りおよび信頼性が低いとい
う問題点があった。このような問題点は、Ｊ．Ｅｌｅｃ
ｔｒｏｃｈｉｍ．Ｓｏｃ．，ＳＯＬＩＤ−ＳＴＡＴＥ
ＳＣＩＥＮＣＥ ＡＮＤ ＴＥＣＨＮＯＬＯＧＹ １９
８１，Ｖｏｌ．１２８，Ｎｏ．１０，２２０８−２２１
２にも報告されているように、タングステンシリサイド
層を用いた場合にも発生する。
よびゲート配線層６０ａの構造では、アニール処理によ
るモリブデンシリサイド層６２ａの変質によって、層間
絶縁膜５７ａに対するウェットエッチング工程におい
て、異常エッチングが発生しやすいという問題点があ
る。すなわち、モリブデンシリサイド層６２ａはアニー
ル工程において約１０００℃の雰囲気中で熱処理を受け
ると、図６に示すとおり、大きなグレイン６２ｃが成長
する。このため、層間絶縁膜５７ａにウェットエッチン
グを施して第２の接続孔６６１ａを形成しようとする
と、モリブデンシリサイド層６２ａのグレインバンダリ
ー６２ｂに沿ってエッチング液が容易に浸透してしま
い、さらに、グレインバンダリー６２ｂに対応して発生
した下層側ポリシリコン層６１ａのグレインバンダリー
６１ｂに沿ってもエッチング液が浸透する結果、エッチ
ング液の浸透部側からのエッチングの進行によって、そ
の縦方向においては、基板４０ａの側に欠陥部４０ｂを
発生させ、その横方向においては層間絶縁膜５７ａに欠
陥部５７ｂを発生させてしまう。このため、ゲート配線
層６０の電気的抵抗値の増大や断線などが発生し、アク
ティブマトリクス基板の歩留りおよび信頼性が低いとい
う問題点があった。このような問題点は、Ｊ．Ｅｌｅｃ
ｔｒｏｃｈｉｍ．Ｓｏｃ．，ＳＯＬＩＤ−ＳＴＡＴＥ
ＳＣＩＥＮＣＥ ＡＮＤ ＴＥＣＨＮＯＬＯＧＹ １９
８１，Ｖｏｌ．１２８，Ｎｏ．１０，２２０８−２２１
２にも報告されているように、タングステンシリサイド
層を用いた場合にも発生する。
【０００５】以上の問題点に鑑みて、本発明の課題は、
薄膜トランジスタの製造工程中に行うアニール処理およ
びウェットエッチング処理にも耐え得る配線層構造を採
用して、歩留りおよび信頼性を向上可能な薄膜トランジ
スタを備えた固体装置およびその製造方法を実現するこ
とにある。
薄膜トランジスタの製造工程中に行うアニール処理およ
びウェットエッチング処理にも耐え得る配線層構造を採
用して、歩留りおよび信頼性を向上可能な薄膜トランジ
スタを備えた固体装置およびその製造方法を実現するこ
とにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明において講じた手段は、同一基板の表面側
に、ゲート絶縁膜上のゲート電極をマスクとして不純物
が導入されたソース・ドレイン領域を備える薄膜トラン
ジスタと、少なくともモリブデンシリサイドやタングテ
ンシリサイドなどのメタルシリサイド層または高融点金
属層を備える下層側配線層と、それらの表面側の層間絶
縁膜の接続孔を介して下層側配線層に導電接続する上層
側配線層とを有する薄膜トランジスタを備えた固体装置
に対して、下層側配線層の上層側に、層間絶縁膜に対す
るエッチング液に対して耐エッチング性を有する耐熱性
の導電性保護膜を設けたことである。本発明において、
耐熱性とは、固体装置の製造工程中に、たとえば１００
０℃位の熱処理が行われても、その耐エッチング性やエ
ッッチング液の耐浸透性が著しく低下しないことを意味
する。
に、本発明において講じた手段は、同一基板の表面側
に、ゲート絶縁膜上のゲート電極をマスクとして不純物
が導入されたソース・ドレイン領域を備える薄膜トラン
ジスタと、少なくともモリブデンシリサイドやタングテ
ンシリサイドなどのメタルシリサイド層または高融点金
属層を備える下層側配線層と、それらの表面側の層間絶
縁膜の接続孔を介して下層側配線層に導電接続する上層
側配線層とを有する薄膜トランジスタを備えた固体装置
に対して、下層側配線層の上層側に、層間絶縁膜に対す
るエッチング液に対して耐エッチング性を有する耐熱性
の導電性保護膜を設けたことである。本発明において、
耐熱性とは、固体装置の製造工程中に、たとえば１００
０℃位の熱処理が行われても、その耐エッチング性やエ
ッッチング液の耐浸透性が著しく低下しないことを意味
する。
【０００７】ここで、導電性保護膜は、たとえば不純物
ドープ型のポリシリコン層を採用することができる。ま
た、薄膜トランジスタのゲート電極も下層側配線層と同
じ層からなる複層構造にして、薄膜トランジスタのゲー
ト電極と下層側配線層とを同時形成可能にしてもよい。
この場合には、薄膜トランジスタのゲート絶縁膜とゲー
ト電極との間における応力の影響などを緩和する目的
に、下層側配線層およびゲート電極の下層側をポリシリ
コン層で構成することが好ましい。
ドープ型のポリシリコン層を採用することができる。ま
た、薄膜トランジスタのゲート電極も下層側配線層と同
じ層からなる複層構造にして、薄膜トランジスタのゲー
ト電極と下層側配線層とを同時形成可能にしてもよい。
この場合には、薄膜トランジスタのゲート絶縁膜とゲー
ト電極との間における応力の影響などを緩和する目的
に、下層側配線層およびゲート電極の下層側をポリシリ
コン層で構成することが好ましい。
【０００８】このような構成の固体装置は、下層側配線
層を薄膜トランジスタのゲート電極から延出するゲート
配線層とし、これらの下層側配線層および薄膜トランジ
スタを利用して、基板の表面側に表示パネル用のアクテ
ィブマトリクスを形成するのに適している。また、ゲー
ト配線層によって、アクティブマトリクスの走査線を構
成し、それをブラックマトリクスとして利用することが
好ましい。
層を薄膜トランジスタのゲート電極から延出するゲート
配線層とし、これらの下層側配線層および薄膜トランジ
スタを利用して、基板の表面側に表示パネル用のアクテ
ィブマトリクスを形成するのに適している。また、ゲー
ト配線層によって、アクティブマトリクスの走査線を構
成し、それをブラックマトリクスとして利用することが
好ましい。
【０００９】このような構成の薄膜トランジスタを備え
た固体装置の製造方法においては、たとえば、基板の表
面側の半導体領域表面に薄膜トランジスタのゲート絶縁
膜を形成する工程と、基板の表面側のうち、ゲート電極
および下層側配線層の形成領域を含む領域にそれらを構
成する各層を積層する工程と、これらの各層を一括して
パターニングしてゲート電極および下層側配線層を形成
する工程と、それらの表面側から不純物を導入して半導
体領域に薄膜トランジスタのソース・ドレイン領域を形
成する工程と、それらの表面側に層間絶縁膜を形成する
工程と、少なくとも薄膜トランジスタおよび下層側配線
層の形成領域に対してアニールを施す工程と、それらの
表面側を所定のマスクパターンをもつマスクで覆った状
態でエッチング液によって層間絶縁膜にウェットエッチ
ングを施して接続孔を形成する工程と、それらの表面側
に上層側配線層を形成する工程とを行う。
た固体装置の製造方法においては、たとえば、基板の表
面側の半導体領域表面に薄膜トランジスタのゲート絶縁
膜を形成する工程と、基板の表面側のうち、ゲート電極
および下層側配線層の形成領域を含む領域にそれらを構
成する各層を積層する工程と、これらの各層を一括して
パターニングしてゲート電極および下層側配線層を形成
する工程と、それらの表面側から不純物を導入して半導
体領域に薄膜トランジスタのソース・ドレイン領域を形
成する工程と、それらの表面側に層間絶縁膜を形成する
工程と、少なくとも薄膜トランジスタおよび下層側配線
層の形成領域に対してアニールを施す工程と、それらの
表面側を所定のマスクパターンをもつマスクで覆った状
態でエッチング液によって層間絶縁膜にウェットエッチ
ングを施して接続孔を形成する工程と、それらの表面側
に上層側配線層を形成する工程とを行う。
【００１０】
【作用】上記手段を講じた本発明に係る薄膜トランジス
タを備えた固体装置においては、その下層側配線層が、
メタルシリサイド層または高融点金属層の上層側に、層
間絶縁膜に対するエッチング液に対する耐エッチング性
を有する耐熱性の導電性保護膜を有するため、薄膜トラ
ンジスタを備える固体装置の製造工程において、その薄
膜トランジスタを形成するために必要なアニール処理に
よって、メタルシリサイド層や高融点金属層の耐エッチ
ング性やエッチング液の耐浸透性が低下しても、メタル
シリサイド層または高融点金属層は、耐熱性，耐蝕性お
よびエッチング液の耐浸透性が高い導電性保護膜によっ
て保護されている。従って、アニール処理を行った後
に、層間絶縁膜にウェットエッチングを施して接続孔を
形成するときに、エッチングは導電性保護膜によって停
止する。それ故、異常エッチングが生じないので、歩留
りおよび信頼性のいずれもが高い。
タを備えた固体装置においては、その下層側配線層が、
メタルシリサイド層または高融点金属層の上層側に、層
間絶縁膜に対するエッチング液に対する耐エッチング性
を有する耐熱性の導電性保護膜を有するため、薄膜トラ
ンジスタを備える固体装置の製造工程において、その薄
膜トランジスタを形成するために必要なアニール処理に
よって、メタルシリサイド層や高融点金属層の耐エッチ
ング性やエッチング液の耐浸透性が低下しても、メタル
シリサイド層または高融点金属層は、耐熱性，耐蝕性お
よびエッチング液の耐浸透性が高い導電性保護膜によっ
て保護されている。従って、アニール処理を行った後
に、層間絶縁膜にウェットエッチングを施して接続孔を
形成するときに、エッチングは導電性保護膜によって停
止する。それ故、異常エッチングが生じないので、歩留
りおよび信頼性のいずれもが高い。
【００１１】
【実施例】つぎに、図面を参照して、本発明の一実施例
について説明する。本例においては、薄膜トランジスタ
を備えた固体装置の一例として、液晶表示パネルのアク
ティブマトリクス基板について説明する。
について説明する。本例においては、薄膜トランジスタ
を備えた固体装置の一例として、液晶表示パネルのアク
ティブマトリクス基板について説明する。
【００１２】図１は本発明の実施例に係るアクティブマ
トリクス基板に形成された薄膜トランジスタおよびその
ゲート配線層（下層側配線層）の構成を示す説明図であ
って、図１（ａ）はその平面図、図１（ｂ）は図１
（ａ）のIV−IV′線における断面図、図１（ｃ）は図１
（ａ）のＶ−Ｖ′線における断面図である。なお、本例
のアクティブマトリクス基板を用いた液晶表示パネルの
全体構成については、ブロック図で図３に示してある。
トリクス基板に形成された薄膜トランジスタおよびその
ゲート配線層（下層側配線層）の構成を示す説明図であ
って、図１（ａ）はその平面図、図１（ｂ）は図１
（ａ）のIV−IV′線における断面図、図１（ｃ）は図１
（ａ）のＶ−Ｖ′線における断面図である。なお、本例
のアクティブマトリクス基板を用いた液晶表示パネルの
全体構成については、ブロック図で図３に示してある。
【００１３】まず、本例の特徴点である薄膜トランジス
タ（ＴＦＴ）およびゲート配線層の構成について説明す
る前に、図３を参照して、液晶表示パネルの全体構成に
ついて説明する。
タ（ＴＦＴ）およびゲート配線層の構成について説明す
る前に、図３を参照して、液晶表示パネルの全体構成に
ついて説明する。
【００１４】図３において、アクティブマトリクス方式
の液晶表示パネルにおいては、画素マトリクス２２，信
号線駆動回路１２および走査線駆動回路２１が同一の透
明基板１１の上に形成されて、表示装置の小型化，高精
細化および低コスト化が図られている。ここで、信号線
駆動回路１２はシフトレジスタ１３，サンプルホールド
回路１７，１８，１９およびビデオ信号線１４，１５，
１６を有する一方、走査線駆動回路２１はシフトレジス
タ２０およびバッファ回路２３を有する。また、画素マ
トリクス２２は、信号線駆動回路１２に接続された複数
の信号線２６，２７，２８・・・と、走査線駆動回路２
１に接続された複数の走査線２４，２５・・・と、これ
らの走査線および信号線の交点に形成された複数の画素
３２，３３・・・を有し、各画素３２，３３・・・には
薄膜トランジスタ２９と液晶セル３０とを有する。ここ
で、信号線駆動回路１２の側には、そのシフトレジスタ
１３にクロック信号を入力すべきクロック信号線３４が
配置されている一方、走査線駆動回路２１の側には、そ
のシフトレジスタ２０にクロック信号を入力すべきクロ
ック信号線３７が配置されている。なお、３５，３８は
信号線駆動回路１２および走査線駆動回路２１にスター
ト信号を入力するスタート信号線である。また、アクテ
ィブマトリクス基板には、各画素３２，３３・・・に形
成された薄膜トランジスタ２９の他にも、多くの薄膜ト
ランジスタが形成され、それらは互いにゲート配線層で
配線接続されている。たとえば、走査線駆動回路２１の
シフトレジスタ２０において、その単位シフトレジスタ
は、図４（ａ）に示すように、互いに逆相のクロック信
号ＣＬＡ，ＣＬＡ＊で駆動されるクロックドインバータ
３ａ，４ａまたはクロックドインバータ３ｂ，４ｂと、
インバータ２とで構成され、そのうち、インバータ２
は、図４（ｂ）に示すように、ｐチャネル型の薄膜トラ
ンジスタ２０１とｎチャネル型の薄膜トランジスタ２０
２とからなるＣＭＯＳ構造になっている。また、クロッ
クドインバータ３ａ，４ａは、図４（ｃ）に示すよう
に、２つのｐチャネル型の薄膜トランジスタ３０１ａ，
３０２ａとｎチャネル型の薄膜トランジスタ４０１ａ，
４０２ａとから構成されてクロック信号ＣＬＡで駆動可
能になっている一方、クロックドインバータ３ｂ，４ｂ
は、図４（ｄ）に示すように、２つのｐチャネル型の薄
膜トランジスタ３０１ｂ，３０２ｂとｎチャネル型の薄
膜トランジスタ４０１ｂ，４０２ｂとから構成されて逆
相のクロック信号ＣＬＡ＊で駆動可能になっている。そ
して、これらのシフトレジスタから出力されるビット出
力信号に基づいて、各画素２９，３０・・・がそれぞれ
表示動作を行い、所定の画面を構成する。このため、各
画素２９，３０・・・の薄膜トランジスタ２９を駆動す
るための走査線２４，２５・・・の電気抵抗値が高い
と、格子状に配置された各画素２９のうち、たとえば、
基板１１の端縁側の画素における表示動作が遅れて、画
面の表示品位が低下する。また、各シフトレジスタ１
３，２０の薄膜トランジスタを回路接続するゲート配線
層の電気抵抗値が高くて、特定の単位シフトレジスタに
おいて信号の入出力タイミングに遅延が生じた場合に
も、画面の表示品位が低下する。
の液晶表示パネルにおいては、画素マトリクス２２，信
号線駆動回路１２および走査線駆動回路２１が同一の透
明基板１１の上に形成されて、表示装置の小型化，高精
細化および低コスト化が図られている。ここで、信号線
駆動回路１２はシフトレジスタ１３，サンプルホールド
回路１７，１８，１９およびビデオ信号線１４，１５，
１６を有する一方、走査線駆動回路２１はシフトレジス
タ２０およびバッファ回路２３を有する。また、画素マ
トリクス２２は、信号線駆動回路１２に接続された複数
の信号線２６，２７，２８・・・と、走査線駆動回路２
１に接続された複数の走査線２４，２５・・・と、これ
らの走査線および信号線の交点に形成された複数の画素
３２，３３・・・を有し、各画素３２，３３・・・には
薄膜トランジスタ２９と液晶セル３０とを有する。ここ
で、信号線駆動回路１２の側には、そのシフトレジスタ
１３にクロック信号を入力すべきクロック信号線３４が
配置されている一方、走査線駆動回路２１の側には、そ
のシフトレジスタ２０にクロック信号を入力すべきクロ
ック信号線３７が配置されている。なお、３５，３８は
信号線駆動回路１２および走査線駆動回路２１にスター
ト信号を入力するスタート信号線である。また、アクテ
ィブマトリクス基板には、各画素３２，３３・・・に形
成された薄膜トランジスタ２９の他にも、多くの薄膜ト
ランジスタが形成され、それらは互いにゲート配線層で
配線接続されている。たとえば、走査線駆動回路２１の
シフトレジスタ２０において、その単位シフトレジスタ
は、図４（ａ）に示すように、互いに逆相のクロック信
号ＣＬＡ，ＣＬＡ＊で駆動されるクロックドインバータ
３ａ，４ａまたはクロックドインバータ３ｂ，４ｂと、
インバータ２とで構成され、そのうち、インバータ２
は、図４（ｂ）に示すように、ｐチャネル型の薄膜トラ
ンジスタ２０１とｎチャネル型の薄膜トランジスタ２０
２とからなるＣＭＯＳ構造になっている。また、クロッ
クドインバータ３ａ，４ａは、図４（ｃ）に示すよう
に、２つのｐチャネル型の薄膜トランジスタ３０１ａ，
３０２ａとｎチャネル型の薄膜トランジスタ４０１ａ，
４０２ａとから構成されてクロック信号ＣＬＡで駆動可
能になっている一方、クロックドインバータ３ｂ，４ｂ
は、図４（ｄ）に示すように、２つのｐチャネル型の薄
膜トランジスタ３０１ｂ，３０２ｂとｎチャネル型の薄
膜トランジスタ４０１ｂ，４０２ｂとから構成されて逆
相のクロック信号ＣＬＡ＊で駆動可能になっている。そ
して、これらのシフトレジスタから出力されるビット出
力信号に基づいて、各画素２９，３０・・・がそれぞれ
表示動作を行い、所定の画面を構成する。このため、各
画素２９，３０・・・の薄膜トランジスタ２９を駆動す
るための走査線２４，２５・・・の電気抵抗値が高い
と、格子状に配置された各画素２９のうち、たとえば、
基板１１の端縁側の画素における表示動作が遅れて、画
面の表示品位が低下する。また、各シフトレジスタ１
３，２０の薄膜トランジスタを回路接続するゲート配線
層の電気抵抗値が高くて、特定の単位シフトレジスタに
おいて信号の入出力タイミングに遅延が生じた場合に
も、画面の表示品位が低下する。
【００１５】そこで、本例に係るアクティブマトリクス
基板においては、以下の構成の薄膜トランジスタおよび
ゲート配線層を採用する。
基板においては、以下の構成の薄膜トランジスタおよび
ゲート配線層を採用する。
【００１６】図１（ａ）〜（ｃ）において、基板４０は
アクティブマトリクス基板用の透明ガラス基板であり、
その表面側にはシリコン層５０１を有する、このシリコ
ン層５０１の両端側には、その表面側のゲート酸化膜５
５上に形成されたゲート電極５３をマスクとして行われ
たｎ型の不純物としてのリンなどのイオン注入によっ
て、その一部が導電化されたソース領域５１およびドレ
イン領域５２がセルフアラインとなるように形成されて
おり、これらのゲート酸化膜５５，ゲート電極５３，ソ
ース領域５１およびドレイン領域５２によって、薄膜ト
ランジスタ５０が構成されている。また、薄膜トランジ
スタ５０の表面側には層間絶縁膜５７が形成されてお
り、その第１の接続孔６５１を介してソース電極６５が
薄膜トランジスタ５０のソース領域５１に導電接続し、
その第３の接続孔６７１を介してドレイン電極６７がド
レイン領域５２に導電接続している。ここで、薄膜トラ
ンジスタ５０を画素領域のスイッチング素子として用い
る場合には、必要に応じて、構造を部分的に変更すると
共に、ドレイン電極６７としてはアルミニウム電極に代
えてＩＴＯ層を用いる。一方、薄膜トランジスタ５０の
形成領域からは、ゲート電極５３と一体に形成されたゲ
ート配線層６０が延出しており、ゲート配線層６０に対
しては、層間絶縁膜５７に形成された第２の接続孔６６
１を介して、上層側配線層６６が導電接続している。こ
のゲート配線層６０は、厚さが約１０００Åの下層側ポ
リシリコン層６１，厚さが約２０００Åのモリブデンシ
リサイド層６２（メタルシリサイド層）および厚さが約
１０００Åの上層側ポリシリコン層６３（導電性保護
膜）からなる３層構造になっている。また、ゲート配線
層６０とゲート電極５３とは一体に同時形成されたもの
であるため、薄膜トランジスタ５０のゲート電極５３
も、厚さが約１０００Åの下層側ポリシリコン層６１，
厚さが約２０００Åのモリブデンシリサイド層６２およ
び厚さが約１０００Åの上層側ポリシリコン層６３から
なる３層構造になっている。
アクティブマトリクス基板用の透明ガラス基板であり、
その表面側にはシリコン層５０１を有する、このシリコ
ン層５０１の両端側には、その表面側のゲート酸化膜５
５上に形成されたゲート電極５３をマスクとして行われ
たｎ型の不純物としてのリンなどのイオン注入によっ
て、その一部が導電化されたソース領域５１およびドレ
イン領域５２がセルフアラインとなるように形成されて
おり、これらのゲート酸化膜５５，ゲート電極５３，ソ
ース領域５１およびドレイン領域５２によって、薄膜ト
ランジスタ５０が構成されている。また、薄膜トランジ
スタ５０の表面側には層間絶縁膜５７が形成されてお
り、その第１の接続孔６５１を介してソース電極６５が
薄膜トランジスタ５０のソース領域５１に導電接続し、
その第３の接続孔６７１を介してドレイン電極６７がド
レイン領域５２に導電接続している。ここで、薄膜トラ
ンジスタ５０を画素領域のスイッチング素子として用い
る場合には、必要に応じて、構造を部分的に変更すると
共に、ドレイン電極６７としてはアルミニウム電極に代
えてＩＴＯ層を用いる。一方、薄膜トランジスタ５０の
形成領域からは、ゲート電極５３と一体に形成されたゲ
ート配線層６０が延出しており、ゲート配線層６０に対
しては、層間絶縁膜５７に形成された第２の接続孔６６
１を介して、上層側配線層６６が導電接続している。こ
のゲート配線層６０は、厚さが約１０００Åの下層側ポ
リシリコン層６１，厚さが約２０００Åのモリブデンシ
リサイド層６２（メタルシリサイド層）および厚さが約
１０００Åの上層側ポリシリコン層６３（導電性保護
膜）からなる３層構造になっている。また、ゲート配線
層６０とゲート電極５３とは一体に同時形成されたもの
であるため、薄膜トランジスタ５０のゲート電極５３
も、厚さが約１０００Åの下層側ポリシリコン層６１，
厚さが約２０００Åのモリブデンシリサイド層６２およ
び厚さが約１０００Åの上層側ポリシリコン層６３から
なる３層構造になっている。
【００１７】ここで、ゲート配線層６０にモリブデンシ
リサイド層６２を設けた理由は、ゲート配線層６０の電
気的抵抗値を小さくするためである。すなわち、液晶表
示パネルなどにおいては、前述のとおり、多数の画素が
格子状に配置されて、各画素毎の表示状態の切り換えに
よって所定の画面を表示するため、特定の画素における
表示動作が遅延すると、表示の品位が著しく低下してし
まうので、ゲート配線層６０の抵抗を低くして、それに
起因する信号の遅延を防止するためである。
リサイド層６２を設けた理由は、ゲート配線層６０の電
気的抵抗値を小さくするためである。すなわち、液晶表
示パネルなどにおいては、前述のとおり、多数の画素が
格子状に配置されて、各画素毎の表示状態の切り換えに
よって所定の画面を表示するため、特定の画素における
表示動作が遅延すると、表示の品位が著しく低下してし
まうので、ゲート配線層６０の抵抗を低くして、それに
起因する信号の遅延を防止するためである。
【００１８】また、ゲート配線層６０に上層側ポリシリ
コン層６３を設けた理由は、薄膜トランジスタ５０およ
びゲート配線層６０の製造工程のうち、層間絶縁膜５７
にウェットエッチングを施して第１の接続孔６５１，第
２の接続孔６６１および第３の接続孔６７１を形成する
ときに、この工程に先立って行われたアニール処理によ
ってモリブデンシリサイド層６２に生じたグレインバン
ダリーの影響を阻止するためである。すなわち、薄膜ト
ランジスタ５０およびゲート配線層６０の製造工程にお
いて、アニール工程を行うと、モリブデンシリサイド層
６２にはグレインが大きく成長して、グレインバンダリ
ーが発生するが、このグレインバンダリーは、層間絶縁
膜５７のエッチング液に対する耐浸透性が低いため、モ
リブデンシリサイド層６２が最表面に露出していると、
グレインバンダリーに沿ってエッチング液が浸透してし
まい、異常エッチングが生じる。これに対して、上層側
ポリシリコン層６３は、アニール処理後も、モリブデン
シリサイド層６２のグレインバンダリーの影響を受ける
ことなく、エッチング液に対する耐エッチング性やエッ
チング液の耐浸透性が高いので、ウェットエッチングに
対するストッパーとして機能し、異常エッチングを防止
する。
コン層６３を設けた理由は、薄膜トランジスタ５０およ
びゲート配線層６０の製造工程のうち、層間絶縁膜５７
にウェットエッチングを施して第１の接続孔６５１，第
２の接続孔６６１および第３の接続孔６７１を形成する
ときに、この工程に先立って行われたアニール処理によ
ってモリブデンシリサイド層６２に生じたグレインバン
ダリーの影響を阻止するためである。すなわち、薄膜ト
ランジスタ５０およびゲート配線層６０の製造工程にお
いて、アニール工程を行うと、モリブデンシリサイド層
６２にはグレインが大きく成長して、グレインバンダリ
ーが発生するが、このグレインバンダリーは、層間絶縁
膜５７のエッチング液に対する耐浸透性が低いため、モ
リブデンシリサイド層６２が最表面に露出していると、
グレインバンダリーに沿ってエッチング液が浸透してし
まい、異常エッチングが生じる。これに対して、上層側
ポリシリコン層６３は、アニール処理後も、モリブデン
シリサイド層６２のグレインバンダリーの影響を受ける
ことなく、エッチング液に対する耐エッチング性やエッ
チング液の耐浸透性が高いので、ウェットエッチングに
対するストッパーとして機能し、異常エッチングを防止
する。
【００１９】従って、本例のアクティブマトリクス基板
においては、ゲート配線層６０にモリブデンシリサイド
層６２を設けているため、ゲート配線層６０の電気的抵
抗値が小さいので、画素における表示動作の遅延が生じ
ず、表示の品位が高い。また、ゲート配線層６０の最表
層に上層側ポリシリコン層６３を設けているため、従来
のゲート配線層に生じていた異常エッチングを防止でき
るので、ゲート配線層６０の電気的抵抗値の増大や断線
などが発生せず、歩留りおよび信頼性のいずれもが高
い。
においては、ゲート配線層６０にモリブデンシリサイド
層６２を設けているため、ゲート配線層６０の電気的抵
抗値が小さいので、画素における表示動作の遅延が生じ
ず、表示の品位が高い。また、ゲート配線層６０の最表
層に上層側ポリシリコン層６３を設けているため、従来
のゲート配線層に生じていた異常エッチングを防止でき
るので、ゲート配線層６０の電気的抵抗値の増大や断線
などが発生せず、歩留りおよび信頼性のいずれもが高
い。
【００２０】また、ゲート配線層６０は光に対して非透
過性であるため、このゲート配線層６０によって、図１
３に示すアクティブマトリクスの走査線２４，２５・・
・を構成し、それを液晶表示パネルのブラックマトリク
スとして利用することによって、画素３２，３３・・・
との位置合わせ精度が高いブラックマトリクスを形成す
ることができ、液晶表示パネルの表示の品位が向上す
る。さらに、ゲート配線層６０およびゲート電極５３
は、その最下層側に下層側ポリシリコン層６１を有して
いるため、ゲート酸化膜５５に与える応力などの影響が
小さく、ゲート配線層６０に適した複層構造をゲート電
極５３に適用しても支障がない。
過性であるため、このゲート配線層６０によって、図１
３に示すアクティブマトリクスの走査線２４，２５・・
・を構成し、それを液晶表示パネルのブラックマトリク
スとして利用することによって、画素３２，３３・・・
との位置合わせ精度が高いブラックマトリクスを形成す
ることができ、液晶表示パネルの表示の品位が向上す
る。さらに、ゲート配線層６０およびゲート電極５３
は、その最下層側に下層側ポリシリコン層６１を有して
いるため、ゲート酸化膜５５に与える応力などの影響が
小さく、ゲート配線層６０に適した複層構造をゲート電
極５３に適用しても支障がない。
【００２１】このような構成のアクティブマトリクス基
板の製造方法を、図２を参照して説明する。
板の製造方法を、図２を参照して説明する。
【００２２】図２（ａ）〜（ｆ）は、本例のアクティブ
マトリクス基板の製造方法のうち、薄膜トランジスタ形
成工程およびゲート配線層形成工程の一部を示す工程断
面図である。
マトリクス基板の製造方法のうち、薄膜トランジスタ形
成工程およびゲート配線層形成工程の一部を示す工程断
面図である。
【００２３】まず、図２（ａ）に示すように、基板４０
の表面側のうち、薄膜トランジスタ５０の形成予定領域
に形成されたシリコン層５０１に対して、熱酸化または
ＥＣＲＣＶＤ法により、ゲート酸化膜５５を形成する。
の表面側のうち、薄膜トランジスタ５０の形成予定領域
に形成されたシリコン層５０１に対して、熱酸化または
ＥＣＲＣＶＤ法により、ゲート酸化膜５５を形成する。
【００２４】つぎに、図２（ｂ）に示すように、ゲート
電極５３およびゲート配線層６０の形成予定領域を含む
領域、すなわち、基板４０の表面全体に、ゲート電極５
３およびゲート配線層６０の下層を構成するノンドープ
型の下層側ポリシリコン層６１を、ＬＰＣＶＤ法、たと
えば、温度が約６００℃程度、かつ、低圧力の雰囲気中
で、Ｓｉ2 Ｈ6 を用いて厚さが約１０００Åになるよう
に形成した後に、その表面側に厚さが約２０００Åのモ
リブデンシリサイド層６２をスパッタ法で形成し、その
表面側に、厚さが約１０００Åの上層側ポリシリコン層
６３をＣＶＤ法により形成する。この状態で、これらの
層のシート抵抗値は４０〜５０Ω／□である。ここで、
上層側ポリシリコン層６３については、不純物ドープ型
のポリシリコンを使用してもよく、また、ノンドープ型
のポリシリコンを用いて、後工程で行われる不純物の導
入工程によって、導電化してもよい。一方、下層側ポリ
シリコン層６１についても、不純物をドープしたポリシ
リコン層を採用してもよい。なお、モリブデンシリサイ
ド層６２については、ＭｏＳｉ2 で示される組成式から
組成がずれて、Ｍｏリッチの組成になっていることもあ
る。
電極５３およびゲート配線層６０の形成予定領域を含む
領域、すなわち、基板４０の表面全体に、ゲート電極５
３およびゲート配線層６０の下層を構成するノンドープ
型の下層側ポリシリコン層６１を、ＬＰＣＶＤ法、たと
えば、温度が約６００℃程度、かつ、低圧力の雰囲気中
で、Ｓｉ2 Ｈ6 を用いて厚さが約１０００Åになるよう
に形成した後に、その表面側に厚さが約２０００Åのモ
リブデンシリサイド層６２をスパッタ法で形成し、その
表面側に、厚さが約１０００Åの上層側ポリシリコン層
６３をＣＶＤ法により形成する。この状態で、これらの
層のシート抵抗値は４０〜５０Ω／□である。ここで、
上層側ポリシリコン層６３については、不純物ドープ型
のポリシリコンを使用してもよく、また、ノンドープ型
のポリシリコンを用いて、後工程で行われる不純物の導
入工程によって、導電化してもよい。一方、下層側ポリ
シリコン層６１についても、不純物をドープしたポリシ
リコン層を採用してもよい。なお、モリブデンシリサイ
ド層６２については、ＭｏＳｉ2 で示される組成式から
組成がずれて、Ｍｏリッチの組成になっていることもあ
る。
【００２５】つぎに、上層側ポリシリコン層６３の表面
側を所定のマスクパターンをもつレジストマスクで覆っ
た状態で、下層側ポリシリコン層６１，モリブデンシリ
サイド層６２および上層側ポリシリコン層６３を一括し
てフォトエッチングによりパターニングして、図２
（ｃ）および図１（ａ）〜（ｃ）に示すように、ゲート
電極５３およびゲート配線層６０を残す。
側を所定のマスクパターンをもつレジストマスクで覆っ
た状態で、下層側ポリシリコン層６１，モリブデンシリ
サイド層６２および上層側ポリシリコン層６３を一括し
てフォトエッチングによりパターニングして、図２
（ｃ）および図１（ａ）〜（ｃ）に示すように、ゲート
電極５３およびゲート配線層６０を残す。
【００２６】つぎに、図２（ｄ）に示すように、それら
の表面側からｎ型の不純物としてのリンをイオン注入ま
たはイオンシャワードーピングによって、図１（ａ）〜
（ｃ）にも示すように、シリコン層５０１の一部を導電
化して、薄膜トランジスタ５０のソース領域５１および
ドレイン領域５２を形成する。
の表面側からｎ型の不純物としてのリンをイオン注入ま
たはイオンシャワードーピングによって、図１（ａ）〜
（ｃ）にも示すように、シリコン層５０１の一部を導電
化して、薄膜トランジスタ５０のソース領域５１および
ドレイン領域５２を形成する。
【００２７】つぎに、図２（ｅ）に示すように、それら
の表面側にＣＶＤ法によってシリコン酸化膜たる層間絶
縁膜５７を形成する。
の表面側にＣＶＤ法によってシリコン酸化膜たる層間絶
縁膜５７を形成する。
【００２８】つぎに、少なくとも薄膜トランジスタ５０
およびゲート配線層６０の形成領域に対して、すなわ
ち、基板４０の全体に対して、約１０００℃の窒素ガス
雰囲気中で、アニールを施す。このアニール処理によっ
て、ゲート配線層６０のシート抵抗値は、約１００Ω／
□であったものが、４〜５Ω／□にまで低下する。ま
た、シリコン層５０１のうち、ソース領域５１およびド
レイン領域５２に導入された不純物も活性化する。加え
て、層間絶縁膜５７も緻密化する。
およびゲート配線層６０の形成領域に対して、すなわ
ち、基板４０の全体に対して、約１０００℃の窒素ガス
雰囲気中で、アニールを施す。このアニール処理によっ
て、ゲート配線層６０のシート抵抗値は、約１００Ω／
□であったものが、４〜５Ω／□にまで低下する。ま
た、シリコン層５０１のうち、ソース領域５１およびド
レイン領域５２に導入された不純物も活性化する。加え
て、層間絶縁膜５７も緻密化する。
【００２９】つぎに、図２（ｆ）に示すように、層間絶
縁膜５７の表面側を所定のマスクパターンをもつマスク
レジストマスク５７１で覆った状態で、たとえばフッ素
系のエッチング液によって層間絶縁膜５７にウェットエ
ッチングを施して、第１の接続孔６５１，第２の接続孔
６６１および第３の接続孔６７１を形成する。
縁膜５７の表面側を所定のマスクパターンをもつマスク
レジストマスク５７１で覆った状態で、たとえばフッ素
系のエッチング液によって層間絶縁膜５７にウェットエ
ッチングを施して、第１の接続孔６５１，第２の接続孔
６６１および第３の接続孔６７１を形成する。
【００３０】しかる後に、層間絶縁膜５７の全表面に、
上層側配線層６６，ソース電極６５およびドレイン電極
６６を構成するアルミニウム層を形成した後に、アルミ
ニウム層にパターニングを施して、図１（ａ）〜（ｃ）
に示すように、上層側配線層６６，ソース電極６５およ
びドレイン電極６６を形成する。
上層側配線層６６，ソース電極６５およびドレイン電極
６６を構成するアルミニウム層を形成した後に、アルミ
ニウム層にパターニングを施して、図１（ａ）〜（ｃ）
に示すように、上層側配線層６６，ソース電極６５およ
びドレイン電極６６を形成する。
【００３１】以上のとおり、本例のアクティブマトリク
ス基板の製造方法においては、ゲート配線層６０にモリ
ブデンシリサイド層６２を設けてその電気的抵抗値を小
さくした構造を採用しながらも、その上層側に上層側ポ
リシリコン層６３を設けてあるため、アニール処理によ
って、モリブデンシリサイド層６２に大きなグレインが
成長し、そのグレインバンダリーに沿ってエッチング液
が浸透しやすい状態になったとしても、上層側ポリシリ
コン層６３がエッチングストッパーとして機能するた
め、異常エッチングが生じない。それ故、本例のアクテ
ィブマトリクス基板においては、ゲート配線層６０の電
気的抵抗値が小さいため、画素における表示動作の遅延
が生じないので、表示の品位が高く、また、異常エッチ
ングが防止されているため、ゲート配線層６０の電気的
抵抗値の増大や断線などが発生せず、歩留りおよび信頼
性のいずれもが高い。
ス基板の製造方法においては、ゲート配線層６０にモリ
ブデンシリサイド層６２を設けてその電気的抵抗値を小
さくした構造を採用しながらも、その上層側に上層側ポ
リシリコン層６３を設けてあるため、アニール処理によ
って、モリブデンシリサイド層６２に大きなグレインが
成長し、そのグレインバンダリーに沿ってエッチング液
が浸透しやすい状態になったとしても、上層側ポリシリ
コン層６３がエッチングストッパーとして機能するた
め、異常エッチングが生じない。それ故、本例のアクテ
ィブマトリクス基板においては、ゲート配線層６０の電
気的抵抗値が小さいため、画素における表示動作の遅延
が生じないので、表示の品位が高く、また、異常エッチ
ングが防止されているため、ゲート配線層６０の電気的
抵抗値の増大や断線などが発生せず、歩留りおよび信頼
性のいずれもが高い。
【００３２】なお、本例においては、薄膜トランジスタ
を備えた固体装置としてアクティブマトリクス基板を例
に説明したが、イメージセンサ用回路基板などにも適用
でき、同一基板の表面側に、ゲート絶縁膜上のゲート電
極をマスクとして不純物が導入されたソース・ドレイン
領域を備えた薄膜トランジスタと、少なくともメタルシ
リサイド層または高融点金属層を備える下層側配線層
と、それらの表面側に形成された層間絶縁膜の接続孔を
介して下層側配線層に導電接続する上層側配線層とを有
する固体装置であれば、用途などに限定がない。また、
本例においては、ゲート配線層（下層側配線層）および
薄膜トランジスタのゲート電極のいずれに対しても、メ
タルシリサイド層の上層側にポリシリコン層を設けた構
造を採用したが、層間絶縁膜の接続孔を介して上層側配
線層が導電接続する下層側配線層のみを、ポリシリコン
層などの導電性保護膜を有する構造にしてもよい。ま
た、メタルシリサイド層に代えて、あるいは、メタルシ
リサイド層に加えて、モリブデン層やタングテン層など
の高融点金属層を設けてもよい。
を備えた固体装置としてアクティブマトリクス基板を例
に説明したが、イメージセンサ用回路基板などにも適用
でき、同一基板の表面側に、ゲート絶縁膜上のゲート電
極をマスクとして不純物が導入されたソース・ドレイン
領域を備えた薄膜トランジスタと、少なくともメタルシ
リサイド層または高融点金属層を備える下層側配線層
と、それらの表面側に形成された層間絶縁膜の接続孔を
介して下層側配線層に導電接続する上層側配線層とを有
する固体装置であれば、用途などに限定がない。また、
本例においては、ゲート配線層（下層側配線層）および
薄膜トランジスタのゲート電極のいずれに対しても、メ
タルシリサイド層の上層側にポリシリコン層を設けた構
造を採用したが、層間絶縁膜の接続孔を介して上層側配
線層が導電接続する下層側配線層のみを、ポリシリコン
層などの導電性保護膜を有する構造にしてもよい。ま
た、メタルシリサイド層に代えて、あるいは、メタルシ
リサイド層に加えて、モリブデン層やタングテン層など
の高融点金属層を設けてもよい。
【００３３】
【発明の効果】以上のとおり、本発明に係る薄膜トラン
ジスタを備えた固体装置、たとえばアクティブマトリク
ス表示用基板においては、そのゲート配線層などの下層
側配線層が、メタルシリサイド層または高融点金属層の
上層側に、層間絶縁膜に対するエッチング液に対する耐
エッチング性を有する耐熱性の導電性保護膜を備えてい
ることに特徴を有する。従って、本発明によれば、下層
側配線層にメタルシリサイド層または高融点金属層を設
けてあるため、その電気抵抗が小さい。また、固体装置
の製造工程中に行うアニール処理によって、メタルシリ
サイド層や高融点金属層の耐エッチング性またはエッチ
ング液の耐浸透性が低下しても、その表面側は耐熱性お
よび耐蝕性が高い導電性保護膜によって覆われているた
め、この導電性保護膜によってウェットエッチングが停
止し、異常エッチングが生じないので、固体装置の歩留
りおよび信頼性が向上するという効果を奏する。
ジスタを備えた固体装置、たとえばアクティブマトリク
ス表示用基板においては、そのゲート配線層などの下層
側配線層が、メタルシリサイド層または高融点金属層の
上層側に、層間絶縁膜に対するエッチング液に対する耐
エッチング性を有する耐熱性の導電性保護膜を備えてい
ることに特徴を有する。従って、本発明によれば、下層
側配線層にメタルシリサイド層または高融点金属層を設
けてあるため、その電気抵抗が小さい。また、固体装置
の製造工程中に行うアニール処理によって、メタルシリ
サイド層や高融点金属層の耐エッチング性またはエッチ
ング液の耐浸透性が低下しても、その表面側は耐熱性お
よび耐蝕性が高い導電性保護膜によって覆われているた
め、この導電性保護膜によってウェットエッチングが停
止し、異常エッチングが生じないので、固体装置の歩留
りおよび信頼性が向上するという効果を奏する。
【図１】（ａ）本発明の実施例に係るアクティブマトリ
クス基板に形成された薄膜トランジスタおよびそのゲー
ト配線層の構成を示す平面図、（ｂ）は図１（ａ）のIV
−IV′線における断面図、（ｃ）は図１（ａ）のＶ−
Ｖ′線における断面図である。
クス基板に形成された薄膜トランジスタおよびそのゲー
ト配線層の構成を示す平面図、（ｂ）は図１（ａ）のIV
−IV′線における断面図、（ｃ）は図１（ａ）のＶ−
Ｖ′線における断面図である。
【図２】図１に示すアクティブマトリクス基板の製造方
法のうち、薄膜トランジスタおよびゲート配線層の製造
工程の一部を示す工程断面図である。
法のうち、薄膜トランジスタおよびゲート配線層の製造
工程の一部を示す工程断面図である。
【図３】図１に示すアクティブマトリクス基板を用いた
液晶表示パネルの全体構成を示すブロック図である。
液晶表示パネルの全体構成を示すブロック図である。
【図４】（ａ）は図１に示すアクティブマトリクス基板
に形成されたシフトレジスタの回路図、（ｂ）はそのイ
ンバータの回路図、（ｃ）および（ｄ）はそのクロック
ドインバータの回路図である。
に形成されたシフトレジスタの回路図、（ｂ）はそのイ
ンバータの回路図、（ｃ）および（ｄ）はそのクロック
ドインバータの回路図である。
【図５】従来の薄膜トランジスタおよびそのゲート配線
層の構成を示す平面図、（ｂ）は図５（ａ）のVI−VI′
線における断面図である。
層の構成を示す平面図、（ｂ）は図５（ａ）のVI−VI′
線における断面図である。
【図６】従来のゲート配線層に対する接続孔周囲の状態
を示す説明図である。
を示す説明図である。
１１・・・透明基板 １２・・・信号線駆動回路 １３，２０・・・シフトレジスタ ２１・・・走査線駆動回路 ２２・・・画素マトリクス ２４，２５・・・走査線 ２６，２７，２８・・・信号線 ２９，５０，５０ａ・・・薄膜トランジスタ ３０・・・液晶セル ３２，３３・・・画素 ５１，５１ａ・・・ソース領域 ５２，５２ａ・・・ドレイン領域 ５３，５３ａ・・・ゲート電極 ５７，５７ａ・・・層間絶縁膜 ６０，６０ａ・・・ゲート配線層（下層配線層） ６１，６１ａ・・・下層側ポリシリコン層 ６２，６２ａ・・・モリブデンシリサイド層 ６３・・・上層側ポリシリコン層（導電性保護層） ６６・・・上層側配線層 ６５１，６５１ａ・・・第１の接続孔 ６６１，６６１ａ・・・第２の接続孔 ６７１・・・第３の接続孔
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ａ 29/40 Ａ 9055−4Ｍ 29/62 Ｇ 9055−4Ｍ
Claims (8)
- 【請求項１】 同一基板の表面側に、ゲート絶縁膜上の
ゲート電極をマスクとして不純物が導入されたソース・
ドレイン領域を備える薄膜トランジスタと、少なくとも
メタルシリサイド層または高融点金属層を備える下層側
配線層と、それらの表面側に形成された層間絶縁膜の接
続孔を介して前記下層側配線層に導電接続する上層側配
線層と、を有し、前記下層側配線層は、その上層側に、
前記層間絶縁膜に対するエッチング液に対して耐エッチ
ング性を有する耐熱性の導電性保護膜を有することを特
徴とする薄膜トランジスタを備えた固体装置。 - 【請求項２】 請求項１において、前記導電性保護膜は
不純物ドープ型のポリシリコン層であることを特徴とす
る薄膜トランジスタを備えた固体装置。 - 【請求項３】 請求項１または請求項２において、前記
薄膜トランジスタのゲート電極は、前記下層側配線層と
同じ層から構成された複層構造になっていることを特徴
とする薄膜トランジスタを備えた固体装置。 - 【請求項４】 請求項３において、前記下層側配線層お
よび前記ゲート電極は、その下層側にポリシリコン層を
有することを特徴とする薄膜トランジスタを備えた固体
装置。 - 【請求項５】 請求項１ないし請求項４のいずれかの項
において、前記メタルシリサイド層は、モリブデンシリ
サイド層およびタングステンシリサイド層のうちの少な
くとも一方側の層からなることを特徴とする薄膜トラン
ジスタを備えた固体装置。 - 【請求項６】 請求項１ないし請求項５のいずれか項に
おいて、前記下層側配線層は前記薄膜トランジスタのゲ
ート電極から延出するゲート配線層であって、これらの
ゲート配線層および前記薄膜トランジスタを用いた表示
パネル用のアクティブマトリクス回路が前記基板の表面
側に形成されていることを特徴とする薄膜トランジスタ
を備えた固体装置。 - 【請求項７】 請求項６において、前記基板の表面側で
は、前記ゲート配線層によって画素マトリクスの走査線
が構成されており、これらの走査線によって、表示パネ
ルのブラックマトリクスが構成されていることを特徴と
する薄膜トランジスタを備えた固体装置。 - 【請求項８】 請求項１ないし請求項７のいずれかの項
に規定する薄膜トランジスタを備えた固体装置の製造方
法であって、前記基板の表面側の半導体領域表面に前記
薄膜トランジスタのゲート絶縁膜を形成する工程と、前
記基板の表面側のうち、前記ゲート電極および前記下層
側配線層の形成領域を含む領域にそれらを構成する各層
を積層する工程と、これらの各層を一括してパターニン
グして前記ゲート電極および前記下層側配線層を形成す
る工程と、それらの表面側から不純物を導入して前記半
導体領域に前記薄膜トランジスタのソース・ドレイン領
域を形成する工程と、それらの表面側に層間絶縁膜を形
成する工程と、少なくとも前記薄膜トランジスタおよび
前記下層側配線層の形成領域に対してアニールを施す工
程と、それらの表面側を所定のマスクパターンをもつマ
スクで覆った状態で前記エッチング液によって前記層間
絶縁膜にウェットエッチングを施して前記接続孔を形成
する工程と、それらの表面側に前記上層側配線層を形成
する工程と、を有することを特徴とする薄膜トランジス
タを備えた固体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4127574A JPH05326960A (ja) | 1992-05-20 | 1992-05-20 | 薄膜トランジスタを備えた固体装置およびその製造方法 |
| KR1019930008625A KR100297861B1 (ko) | 1992-05-20 | 1993-05-20 | 다층도체시스템의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4127574A JPH05326960A (ja) | 1992-05-20 | 1992-05-20 | 薄膜トランジスタを備えた固体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326960A true JPH05326960A (ja) | 1993-12-10 |
Family
ID=14963424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4127574A Pending JPH05326960A (ja) | 1992-05-20 | 1992-05-20 | 薄膜トランジスタを備えた固体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH05326960A (ja) |
| KR (1) | KR100297861B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004349513A (ja) * | 2003-05-22 | 2004-12-09 | Seiko Epson Corp | 薄膜回路装置及びその製造方法、並びに電気光学装置、電子機器 |
| EP1786037A2 (en) * | 1999-04-12 | 2007-05-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
-
1992
- 1992-05-20 JP JP4127574A patent/JPH05326960A/ja active Pending
-
1993
- 1993-05-20 KR KR1019930008625A patent/KR100297861B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1786037A2 (en) * | 1999-04-12 | 2007-05-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| EP1786037A3 (en) * | 1999-04-12 | 2012-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| US8866143B2 (en) | 1999-04-12 | 2014-10-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2004349513A (ja) * | 2003-05-22 | 2004-12-09 | Seiko Epson Corp | 薄膜回路装置及びその製造方法、並びに電気光学装置、電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100297861B1 (ko) | 2001-10-24 |
| KR940006284A (ko) | 1994-03-23 |
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