JPH05326858A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05326858A JPH05326858A JP4311665A JP31166592A JPH05326858A JP H05326858 A JPH05326858 A JP H05326858A JP 4311665 A JP4311665 A JP 4311665A JP 31166592 A JP31166592 A JP 31166592A JP H05326858 A JPH05326858 A JP H05326858A
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- JP
- Japan
- Prior art keywords
- vbb
- voltage
- layer
- type
- well
- Prior art date
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- Granted
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- Dram (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 一つの基板上に種々の特性のトランジスタを
もつ半導体装置を提供する。 【構成】 絶縁膜(INSULATOR)の上にn型の
不純物層を少なくとも2つ、P型の不純物層を少なくと
も2つ形成し、それぞれの不純物層には、トランジスタ
がそれぞれ1つ以上形成され、それぞれの不純物層にた
がいに異なる電圧が印加される。 【効果】 それぞれのウエルが電気的に分離されている
ので、素子ごとに異なる特性をもたせることができる。
もつ半導体装置を提供する。 【構成】 絶縁膜(INSULATOR)の上にn型の
不純物層を少なくとも2つ、P型の不純物層を少なくと
も2つ形成し、それぞれの不純物層には、トランジスタ
がそれぞれ1つ以上形成され、それぞれの不純物層にた
がいに異なる電圧が印加される。 【効果】 それぞれのウエルが電気的に分離されている
ので、素子ごとに異なる特性をもたせることができる。
Description
【0001】
【産業上の利用分野】本発明は半導体装置内の素子相互
間の電気的分離方法に関するものである。
間の電気的分離方法に関するものである。
【0002】
【従来の技術】従来、絶縁ゲート形電界効果トランジス
タ(以後MOSと略す。)あるいはバイポーラトランジ
スタ(以後BIPと略す)を用いた集積回路では、素子
間の電気的絶縁を行なうためpn接合に逆バイアスを印
加することで行ってきた。これらの詳細は例えば柳井,
永田著「集積回路工学(1)」(コロナ社)p.21〜
p.31などに述べられている。
タ(以後MOSと略す。)あるいはバイポーラトランジ
スタ(以後BIPと略す)を用いた集積回路では、素子
間の電気的絶縁を行なうためpn接合に逆バイアスを印
加することで行ってきた。これらの詳細は例えば柳井,
永田著「集積回路工学(1)」(コロナ社)p.21〜
p.31などに述べられている。
【0003】一方、近年論理LSI,SRAM(スタテ
ィックRAM)において、バイポーラトランジスタとC
MOSトランジスタ(nチャネル,pチャネル両MOS
トランジスタを用いる相補形MOSトランジスタ)を組
み合せて、前者の高速性と後者の高集積性、低消費電力
性の各特長を活かして、高速、高集積、低消費電力の論
理LSI,SRAMを実現する、いわゆるBiCMOS
方式が注目を集めている。これらは日経エレクトロニク
ス,1985年8月12号 187〜208頁などに詳
細が述べられている。このようなBiCMOS方式にお
いても前述と同様の素子間分離法が採用される。
ィックRAM)において、バイポーラトランジスタとC
MOSトランジスタ(nチャネル,pチャネル両MOS
トランジスタを用いる相補形MOSトランジスタ)を組
み合せて、前者の高速性と後者の高集積性、低消費電力
性の各特長を活かして、高速、高集積、低消費電力の論
理LSI,SRAMを実現する、いわゆるBiCMOS
方式が注目を集めている。これらは日経エレクトロニク
ス,1985年8月12号 187〜208頁などに詳
細が述べられている。このようなBiCMOS方式にお
いても前述と同様の素子間分離法が採用される。
【0004】図2は上記BiCMOS方式の原理的な断
面構造を示している。同図には、各々1個ずつのnチャ
ネルMOSトランジスタ(nMOS),pチャネルMO
Sトランジスタ(pMOS)、およびnpnバイポーラ
トランジスタ(npnBIP)を示す。
面構造を示している。同図には、各々1個ずつのnチャ
ネルMOSトランジスタ(nMOS),pチャネルMO
Sトランジスタ(pMOS)、およびnpnバイポーラ
トランジスタ(npnBIP)を示す。
【0005】ここでnMOS,pMOSのS,G,Dは
各々ソース,ゲート,ドレインの各端子であり、またn
pnBIPのC,E,Bはコレクタ,エミッタ,ベース
の端子である(以後の図面ではこれらの端子名を省略す
る)。また、同図で不純物拡散層は簡単のため、不純物
の導電形のみを記入している。したがって同一の記号を
付した箇所でも、導電形が同一であることを示すのみ
で、その不純物材料、不純物濃度は目的に応じて適宜任
意に選定される。これは特にことわらない限り以下の図
面においても同様である。さて、このような構造におい
て、従来技術では素子間の分離は、p形絶縁性基板(p
−Sub)には回路中の最も低い電位、またpMOSを
形成したn形分離層(nウエル)には、回路中の最も高
い電位を印加して各部の接合が順方向バイアスの条件に
ならないようにして、チップ中の多数の素子間の分離を
行なっている。すなわち、従来技術では回路が電源電圧
Vcc(たとえば5V)と接地(0V)の間で動作する
場合は、p−Subに0V、n形分離層に5Vを印加し
て、素子間分離を行なっていた。このような方式におい
ては、p−Subおよびn形分離層の印加電圧が、素子
間分離に必要な最低の電圧に選ばれているので、各接合
に印加される逆電圧を小さくでき、今後の素子微細化に
ともなう素子耐圧低下の問題などに対処可能な反面、以
下のような問題を生じる。
各々ソース,ゲート,ドレインの各端子であり、またn
pnBIPのC,E,Bはコレクタ,エミッタ,ベース
の端子である(以後の図面ではこれらの端子名を省略す
る)。また、同図で不純物拡散層は簡単のため、不純物
の導電形のみを記入している。したがって同一の記号を
付した箇所でも、導電形が同一であることを示すのみ
で、その不純物材料、不純物濃度は目的に応じて適宜任
意に選定される。これは特にことわらない限り以下の図
面においても同様である。さて、このような構造におい
て、従来技術では素子間の分離は、p形絶縁性基板(p
−Sub)には回路中の最も低い電位、またpMOSを
形成したn形分離層(nウエル)には、回路中の最も高
い電位を印加して各部の接合が順方向バイアスの条件に
ならないようにして、チップ中の多数の素子間の分離を
行なっている。すなわち、従来技術では回路が電源電圧
Vcc(たとえば5V)と接地(0V)の間で動作する
場合は、p−Subに0V、n形分離層に5Vを印加し
て、素子間分離を行なっていた。このような方式におい
ては、p−Subおよびn形分離層の印加電圧が、素子
間分離に必要な最低の電圧に選ばれているので、各接合
に印加される逆電圧を小さくでき、今後の素子微細化に
ともなう素子耐圧低下の問題などに対処可能な反面、以
下のような問題を生じる。
【0006】
【発明が解決しようとする課題】LSIの入出力端子は
外部回路と直接接続されるため、電源電圧以上もしくは
0V以下の外来雑音(一般にはオーバシュート、アンダ
ーシュートなどのサージ雑音)が入力される。入出力端
子は何らかの形で、チップ内の拡散層に接続されている
ため、従来技術においてはその接合部が順方向バイアス
となる。たとえば図2中のnMOSのソースS、もしく
はドレインDに示すようなn形の拡散層に負のサージ雑
音が印加されるとn形拡散層とp−Sub間は順方向バ
イアスとなり、p−Subからn形拡散層に向けて順方
向電流が流れる。その結果、少数キャリア(p形シリコ
ン基板では電子)がp−Subに注入される。この少数
キャリアの平均自由行程(mean free pat
h)は通常数百μmにも達するため、他の回路部分に到
達し、たとえば、SRAMにおいてはメモリセル内の記
憶情報が破壊されるなどの問題を生じる。この少数キャ
リア注入の現象は入出力端子部のみでなく、チップ内部
の回路動作においても容量結合、あるいはバイポーラト
ランジスタの飽和動作によって、拡散層あるいはp−S
ub電位が局所的に変動するなどにより生じる恐れがあ
る。このためBiCMOS方式の特長を充分活用して、
高性能の半導体装置を実現することが不可能となる。
外部回路と直接接続されるため、電源電圧以上もしくは
0V以下の外来雑音(一般にはオーバシュート、アンダ
ーシュートなどのサージ雑音)が入力される。入出力端
子は何らかの形で、チップ内の拡散層に接続されている
ため、従来技術においてはその接合部が順方向バイアス
となる。たとえば図2中のnMOSのソースS、もしく
はドレインDに示すようなn形の拡散層に負のサージ雑
音が印加されるとn形拡散層とp−Sub間は順方向バ
イアスとなり、p−Subからn形拡散層に向けて順方
向電流が流れる。その結果、少数キャリア(p形シリコ
ン基板では電子)がp−Subに注入される。この少数
キャリアの平均自由行程(mean free pat
h)は通常数百μmにも達するため、他の回路部分に到
達し、たとえば、SRAMにおいてはメモリセル内の記
憶情報が破壊されるなどの問題を生じる。この少数キャ
リア注入の現象は入出力端子部のみでなく、チップ内部
の回路動作においても容量結合、あるいはバイポーラト
ランジスタの飽和動作によって、拡散層あるいはp−S
ub電位が局所的に変動するなどにより生じる恐れがあ
る。このためBiCMOS方式の特長を充分活用して、
高性能の半導体装置を実現することが不可能となる。
【0007】本発明の目的は、上記問題を解決して安定
に動作する半導体装置を提供することにある。また本発
明の他の目的は、上記問題を解決してさらに基板あるい
は分離領域に印加する電圧を用途に応じて自由に設定す
るための電圧印加方法とこれを可能とするデバイス構造
を提供することである。
に動作する半導体装置を提供することにある。また本発
明の他の目的は、上記問題を解決してさらに基板あるい
は分離領域に印加する電圧を用途に応じて自由に設定す
るための電圧印加方法とこれを可能とするデバイス構造
を提供することである。
【0008】
【課題を解決するための手段】このため本発明では、少
数キャリア注入の恐れのある個所、たとえば基板に回路
の動作範囲の電圧よりさらに負(一般にp型シリコン基
板使用時)、あるいは正(一般にn型シリコン基板使用
時)の電圧を印加する。
数キャリア注入の恐れのある個所、たとえば基板に回路
の動作範囲の電圧よりさらに負(一般にp型シリコン基
板使用時)、あるいは正(一般にn型シリコン基板使用
時)の電圧を印加する。
【0009】また、さらに本発明では、上記の如き電圧
の印加法によって生じる問題、たとえば各素子に印加さ
れる電圧が増大し微細素子など低耐圧の素子の信頼度が
低下するなどの問題を解決するため、同一導電形のMO
Sあるいは同一導電形のバイポーラトランジスタの分離
領域をいくつかの電気的に絶縁した領域に分割し、各々
の用途に応じて好適な分離電圧を印加する。
の印加法によって生じる問題、たとえば各素子に印加さ
れる電圧が増大し微細素子など低耐圧の素子の信頼度が
低下するなどの問題を解決するため、同一導電形のMO
Sあるいは同一導電形のバイポーラトランジスタの分離
領域をいくつかの電気的に絶縁した領域に分割し、各々
の用途に応じて好適な分離電圧を印加する。
【0010】具体的には、図9に示すように、絶縁性基
板(INSULATOR)と、該絶縁性基板の上の第1の領域に設
けられた第1の導電型の第1の不純物層(p)と、上記絶
縁性基板の上記第1の領域と異なる第2の領域に設けら
れた第2の導電型の第2の不純物層(n)と、上記第2の
領域を挾んで上記第1の領域と分離した第3の領域に形
成された上記第1の導電型の第3の不純物層(p)と、図
9では示されていないが後述するように上記第3の領域
を挾んで上記第2の領域と分離した第4の領域に形成さ
れた上記第2の導電型の第4の不純物層(n)と、上記
第1の不純物層に形成された第2導電型チャネルの第1
のMOSトランジスタと、上記第2の不純物層に形成さ
れた第1導電型チャネルの第2のMOSトランジスタ
と、上記第3の不純物層に形成された第2導電型チャネ
ルの第3のMOSトランジスタと、上記第4の領域に形
成された上記第1導電型チャネルの第4のMOSトラン
ジスタとを有し、上記第1の不純物層に印加される第1
の電圧と上記第2の不純物層に印加される第2の電圧と
上記第3の不純物層に印加される第3の電圧と上記第4
の不純物層に印加される第4の電圧をそれぞれ用途に応
じて好適な分離電圧にする。
板(INSULATOR)と、該絶縁性基板の上の第1の領域に設
けられた第1の導電型の第1の不純物層(p)と、上記絶
縁性基板の上記第1の領域と異なる第2の領域に設けら
れた第2の導電型の第2の不純物層(n)と、上記第2の
領域を挾んで上記第1の領域と分離した第3の領域に形
成された上記第1の導電型の第3の不純物層(p)と、図
9では示されていないが後述するように上記第3の領域
を挾んで上記第2の領域と分離した第4の領域に形成さ
れた上記第2の導電型の第4の不純物層(n)と、上記
第1の不純物層に形成された第2導電型チャネルの第1
のMOSトランジスタと、上記第2の不純物層に形成さ
れた第1導電型チャネルの第2のMOSトランジスタ
と、上記第3の不純物層に形成された第2導電型チャネ
ルの第3のMOSトランジスタと、上記第4の領域に形
成された上記第1導電型チャネルの第4のMOSトラン
ジスタとを有し、上記第1の不純物層に印加される第1
の電圧と上記第2の不純物層に印加される第2の電圧と
上記第3の不純物層に印加される第3の電圧と上記第4
の不純物層に印加される第4の電圧をそれぞれ用途に応
じて好適な分離電圧にする。
【0011】
【作用】それぞれのウエルに異なる電圧が印加されるの
でPチャネルMOS、nチャネルMOSについて最適な
特性が得られる。
でPチャネルMOS、nチャネルMOSについて最適な
特性が得られる。
【0012】
【実施例】以下、本発明の詳細を実施例により説明す
る。
る。
【0013】図1は本発明の基本的実施例の一つであ
り、BiCMOS方式を、メモリセルMCとして1トラ
ンジスタ形セルを用いたダイナミック形RAM(DRA
M)に適用した場合について示している。
り、BiCMOS方式を、メモリセルMCとして1トラ
ンジスタ形セルを用いたダイナミック形RAM(DRA
M)に適用した場合について示している。
【0014】同図には、nMOS,pMOS,npnB
IPおよびメモリセルMCの断面構造が一体化されて示
してある。MCはn形拡散層とプレート(PL)との間
およびn形拡散層とp−Subとの間で蓄積容量を形成
し、この蓄積容量に蓄えられた電荷をワード線信号WL
を印加したゲートで制御し、データ線DLに情報を読出
したり、データ線からセル情報を書込んだりする。ま
た、同図に示したMCでは、蓄積容量のn形拡散層の直
下にp形拡散層(不純物層)を設けているが、これは、
基板間との容量を増大させると共に、α線などの放射線
が基板に入射して生じる少数キャリアから容量部をシー
ルド(障壁として作用する)し、放射線入射による誤動
作、いわゆるソフトエラー現象の低減を図るためのもの
である。このような構造はHiC形メモリセルとして、
テクニカル・ダイジェスト・オブ・インタナショナル・
エレクトロン・デバイス・ミーテイング〔Technical Di
gestof International Electron Device Meetiny,197
7,pp.287−290〕などに詳しい。また、ソフト
エラー現象については、アイ・イー・イー・イー・トラ
ンザクション・オン・エレクトロン・デバイス〔IEEE T
ransation on Electron Device,Vol.ED−26,No
1,Jpn.,1979,pp.2〜9〕などに詳しい。
IPおよびメモリセルMCの断面構造が一体化されて示
してある。MCはn形拡散層とプレート(PL)との間
およびn形拡散層とp−Subとの間で蓄積容量を形成
し、この蓄積容量に蓄えられた電荷をワード線信号WL
を印加したゲートで制御し、データ線DLに情報を読出
したり、データ線からセル情報を書込んだりする。ま
た、同図に示したMCでは、蓄積容量のn形拡散層の直
下にp形拡散層(不純物層)を設けているが、これは、
基板間との容量を増大させると共に、α線などの放射線
が基板に入射して生じる少数キャリアから容量部をシー
ルド(障壁として作用する)し、放射線入射による誤動
作、いわゆるソフトエラー現象の低減を図るためのもの
である。このような構造はHiC形メモリセルとして、
テクニカル・ダイジェスト・オブ・インタナショナル・
エレクトロン・デバイス・ミーテイング〔Technical Di
gestof International Electron Device Meetiny,197
7,pp.287−290〕などに詳しい。また、ソフト
エラー現象については、アイ・イー・イー・イー・トラ
ンザクション・オン・エレクトロン・デバイス〔IEEE T
ransation on Electron Device,Vol.ED−26,No
1,Jpn.,1979,pp.2〜9〕などに詳しい。
【0015】同図のように、シリコン基板にはp形基板
p−Subを用いている。これはBIPとして高性能の
npn形のトランジスタを用い、これを電気的に効率よ
く分離するためである。通常その不純物濃度は、BIP
のコレクタ基板間容量などを考慮して、1014〜1018
(cm-8)程度に選ばれる。nBL,pBLは、比較的高
濃度の不純物埋込み層であり、BIPのコレクタ抵抗を
低減して高性能のBIPを実現すると同時に、nWEL
L,pWELLの抵抗値を小さくし、ラッチアップ現象
の発生を防止するためである。ラッチアップ現象につい
ては、テクニカル・ダジェスト・オブ・インタナショナ
ル・エレクトロン・デバイス・ミーティング〔Technica
l Digest of International Electron Device Meetin
y,1982,pp.454−477〕などに述べられてい
る。nBL,pBLの不純物濃度はそれぞれ、1018〜
1020(cm-8),1018〜1018(cm-8)程度に選ばれ
る。これらは、p−Sub上の予め拡散法によって形成
し、その後その上部にエピタキシャル成長によりシリコ
ンを形成し、その中にpWELL,nWELLなどを形
成する方法や、表面からp−Sub内に比較的高エネル
ギーのイオン注入法によって形成する方法などにより実
現できるが、詳細は後で述べる。なお、これらの埋込み
層は、目的に応じて一方あるいは両方とも省略する場合
もある。CNはコレクタおよびVBB2とnBL間の抵
抗を下げるための高濃度不純物層である。nWELL,
pWELLはそれぞれpMOS,nMOSを作成する領
域である。また、BIPコレクタ層は一部nWELL層
を用いて構成する例を示している。
p−Subを用いている。これはBIPとして高性能の
npn形のトランジスタを用い、これを電気的に効率よ
く分離するためである。通常その不純物濃度は、BIP
のコレクタ基板間容量などを考慮して、1014〜1018
(cm-8)程度に選ばれる。nBL,pBLは、比較的高
濃度の不純物埋込み層であり、BIPのコレクタ抵抗を
低減して高性能のBIPを実現すると同時に、nWEL
L,pWELLの抵抗値を小さくし、ラッチアップ現象
の発生を防止するためである。ラッチアップ現象につい
ては、テクニカル・ダジェスト・オブ・インタナショナ
ル・エレクトロン・デバイス・ミーティング〔Technica
l Digest of International Electron Device Meetin
y,1982,pp.454−477〕などに述べられてい
る。nBL,pBLの不純物濃度はそれぞれ、1018〜
1020(cm-8),1018〜1018(cm-8)程度に選ばれ
る。これらは、p−Sub上の予め拡散法によって形成
し、その後その上部にエピタキシャル成長によりシリコ
ンを形成し、その中にpWELL,nWELLなどを形
成する方法や、表面からp−Sub内に比較的高エネル
ギーのイオン注入法によって形成する方法などにより実
現できるが、詳細は後で述べる。なお、これらの埋込み
層は、目的に応じて一方あるいは両方とも省略する場合
もある。CNはコレクタおよびVBB2とnBL間の抵
抗を下げるための高濃度不純物層である。nWELL,
pWELLはそれぞれpMOS,nMOSを作成する領
域である。また、BIPコレクタ層は一部nWELL層
を用いて構成する例を示している。
【0016】以上のような構成において、本発明におい
ては、各素子間の分離用の電圧VBB1(pWELL,
pBLを介して基板に供給されるため一般には基板電圧
と称する)、VBB2(一般にはウエル電圧と称する)
のいずれか一方、もしくは両方に回路の動作電圧範囲よ
りも高い、あるいは低い電圧を印加する。一方、あるい
は両方に上記の如き電圧を印加するか否かは目的に応じ
て選べばよい。たとえば、VBB1にのみ印加する場合
は、回路が0VとVcc(たとえば5V)の間で動作す
る場合はVBB1に0V以下の負の電圧、VBB2にはV
ccの電圧を印加するようにする。これにより、たとえ
ばpWELL内のn形拡散層に半導体装置の外部もしく
は内部から何らかの原因により負の電圧が印加されたと
しても基板とn形拡散層間が順方向バイアスとならない
ようにVBB1の値を設定することにより、従来技術で
問題となった少数キャリアが基板内に注入され、回路が
誤動作する現象を完全に解決できる。この効果は、図1
に示したように情報を電荷として記憶する形式のDRA
Mにおいて特に著しいが、その他の論理LSI,SRA
M、あるいはROMなどにおいても、著しい効果が得ら
れることは勿論である。上記ではVBB2をVCCとす
る例を説明したが、目的に応じてVBB2にVCCより
高い電圧を印加しても同様の効果を得ることができる。
また本発明によれば各接合が順方向にバイアスされるこ
とがないので、ラッチアップ現象の発生も低減できる。
また、さらに接合容量の低減も可能になる。
ては、各素子間の分離用の電圧VBB1(pWELL,
pBLを介して基板に供給されるため一般には基板電圧
と称する)、VBB2(一般にはウエル電圧と称する)
のいずれか一方、もしくは両方に回路の動作電圧範囲よ
りも高い、あるいは低い電圧を印加する。一方、あるい
は両方に上記の如き電圧を印加するか否かは目的に応じ
て選べばよい。たとえば、VBB1にのみ印加する場合
は、回路が0VとVcc(たとえば5V)の間で動作す
る場合はVBB1に0V以下の負の電圧、VBB2にはV
ccの電圧を印加するようにする。これにより、たとえ
ばpWELL内のn形拡散層に半導体装置の外部もしく
は内部から何らかの原因により負の電圧が印加されたと
しても基板とn形拡散層間が順方向バイアスとならない
ようにVBB1の値を設定することにより、従来技術で
問題となった少数キャリアが基板内に注入され、回路が
誤動作する現象を完全に解決できる。この効果は、図1
に示したように情報を電荷として記憶する形式のDRA
Mにおいて特に著しいが、その他の論理LSI,SRA
M、あるいはROMなどにおいても、著しい効果が得ら
れることは勿論である。上記ではVBB2をVCCとす
る例を説明したが、目的に応じてVBB2にVCCより
高い電圧を印加しても同様の効果を得ることができる。
また本発明によれば各接合が順方向にバイアスされるこ
とがないので、ラッチアップ現象の発生も低減できる。
また、さらに接合容量の低減も可能になる。
【0017】本実施例では、p形基板を用いる例を示し
たが、pnp形のBIPを用いる場合などはn形基板を
用いてもよい。その場合には印加電圧の極性を反対にす
べきことは勿論である。また、メモリセルとしてはHi
C形のセルを示したが、アイ・イー・イー・プロシーデ
ィング〔IEE PROC.VOl.130,pt.I,No3,JUN
E 1983,pp.127−135〕、あるいは、インタナ
ショナル・ソリッド・ステート・サーキット・コンファ
レンス・ダイジェスト・オブ・テクニカル・ペーパーズ
〔1984,1985 International Solid StsteCireuit Conf
erence Digestof Technicul Papers〕などに述べられて
いる各種の平面形、立体形(CCC,STCセルなど)
のメモリセルを用いる際にもそのまま適用である。ま
た、DRAMに限らずその他のSRAM,ROM、論理
LSIなどLSE一般にもそのまま適用可能なことは前
に述べたとおりである。また、本発明では回路の動作電
圧の範囲より高い、もしくは低い電圧を必要とするが、
これは実願昭54-82150、あるいは1976アイ・エス・エス
・シー・シー・ダイジェスト・オブ・テクニカル・ペー
パーズ(ISSCC Digest of Technicul Papers)pp.1
38−139などに述べられている方法により、半導体
装置内部で発生可能なため、外部から余分な電圧を供給
しないで実現することもできる。また、VBB1の印加
は基板裏面から行なってもよい。
たが、pnp形のBIPを用いる場合などはn形基板を
用いてもよい。その場合には印加電圧の極性を反対にす
べきことは勿論である。また、メモリセルとしてはHi
C形のセルを示したが、アイ・イー・イー・プロシーデ
ィング〔IEE PROC.VOl.130,pt.I,No3,JUN
E 1983,pp.127−135〕、あるいは、インタナ
ショナル・ソリッド・ステート・サーキット・コンファ
レンス・ダイジェスト・オブ・テクニカル・ペーパーズ
〔1984,1985 International Solid StsteCireuit Conf
erence Digestof Technicul Papers〕などに述べられて
いる各種の平面形、立体形(CCC,STCセルなど)
のメモリセルを用いる際にもそのまま適用である。ま
た、DRAMに限らずその他のSRAM,ROM、論理
LSIなどLSE一般にもそのまま適用可能なことは前
に述べたとおりである。また、本発明では回路の動作電
圧の範囲より高い、もしくは低い電圧を必要とするが、
これは実願昭54-82150、あるいは1976アイ・エス・エス
・シー・シー・ダイジェスト・オブ・テクニカル・ペー
パーズ(ISSCC Digest of Technicul Papers)pp.1
38−139などに述べられている方法により、半導体
装置内部で発生可能なため、外部から余分な電圧を供給
しないで実現することもできる。また、VBB1の印加
は基板裏面から行なってもよい。
【0018】以上、述べた実施例ではp−Subもしく
はnWELLに一様に電圧を印加して、従来技術の問題
を解決する方法について述べたが、次にたとえば少数キ
ャリアの注入が問題となったり、あるいは接合容量を小
さくする必要のある個所には、図1で説明したように、
回路の動作電圧範囲より高い、あるいは低い電圧を印加
し、たとえば図1のメモリセルのように蓄積容量直下の
p形不純物層の濃度を高くして、蓄積容量ならびに前に
述べたα線入射により発生する少数キャリアに対するシ
ールド効果を増大させたり、素子を微細化した高集積
化、高速化を図りたい個所には、ともに耐圧が低下する
ため、従来と同じように回路の動作電圧の範囲で最も高
い、あるいは低い電圧を印加するなどのように、目的に
応じて任意の電圧を印加する方法と、これを可能にする
半導体構造の実施例を述べる。
はnWELLに一様に電圧を印加して、従来技術の問題
を解決する方法について述べたが、次にたとえば少数キ
ャリアの注入が問題となったり、あるいは接合容量を小
さくする必要のある個所には、図1で説明したように、
回路の動作電圧範囲より高い、あるいは低い電圧を印加
し、たとえば図1のメモリセルのように蓄積容量直下の
p形不純物層の濃度を高くして、蓄積容量ならびに前に
述べたα線入射により発生する少数キャリアに対するシ
ールド効果を増大させたり、素子を微細化した高集積
化、高速化を図りたい個所には、ともに耐圧が低下する
ため、従来と同じように回路の動作電圧の範囲で最も高
い、あるいは低い電圧を印加するなどのように、目的に
応じて任意の電圧を印加する方法と、これを可能にする
半導体構造の実施例を述べる。
【0019】なお、以後に述べる技術はBiCMOS方
式のみでなく、通常のpMOS,nMOSあるいはCM
OSの各方式のLSIにもそのまま適用できるので、B
iCMOS方式にこだわらず、各種の適用例を説明する
こととする。
式のみでなく、通常のpMOS,nMOSあるいはCM
OSの各方式のLSIにもそのまま適用できるので、B
iCMOS方式にこだわらず、各種の適用例を説明する
こととする。
【0020】図3はnMOSの集積回路に上記を適用し
たものである。本図の構成はp形基板(p−Sub)の
中にnウエル層NWを形成し、さらにこの中にpウエル
層PW1,PW2を形成する。この2種のpウエル内およ
びp−Sub内に形成したnMOSを各々nMOS1,
nMOS2,nMOS3とする。この構造で3種のnM
OSの分離層には各々独立の電圧VBB1,VBB2,V
BB3を印加でき、チップ内の回路用途に好適な電圧に
選ぶことができる。
たものである。本図の構成はp形基板(p−Sub)の
中にnウエル層NWを形成し、さらにこの中にpウエル
層PW1,PW2を形成する。この2種のpウエル内およ
びp−Sub内に形成したnMOSを各々nMOS1,
nMOS2,nMOS3とする。この構造で3種のnM
OSの分離層には各々独立の電圧VBB1,VBB2,V
BB3を印加でき、チップ内の回路用途に好適な電圧に
選ぶことができる。
【0021】一方NW層にはVBB4として、VCCの
電圧もしくは少なくともVBB2,VBB4のいずれより
も高い電圧を印加する。なお図1では1個ずつのnMO
Sを示したが、1つのウエル上の複数のnMOSを有す
るのが通常である。
電圧もしくは少なくともVBB2,VBB4のいずれより
も高い電圧を印加する。なお図1では1個ずつのnMO
Sを示したが、1つのウエル上の複数のnMOSを有す
るのが通常である。
【0022】また図1では2個のpウエル、1個のnウ
エルを示したが、nウエルを複数個設け、nウエルの中
に1個あるいは2個以上のpウエルを設計する任意の組
合せにも容量に応用できる。またすべてのnMOSをp
ウエル上に構成することもできる。さらに基板、ウエル
とMOSの導電形を変更し、すべての電位関係を逆にす
るだけでpMOS集積回路に本発明を容易に適用でき
る。VBB1の基板への印加方法は表面からでも良い
し、裏面から供給しても良い。
エルを示したが、nウエルを複数個設け、nウエルの中
に1個あるいは2個以上のpウエルを設計する任意の組
合せにも容量に応用できる。またすべてのnMOSをp
ウエル上に構成することもできる。さらに基板、ウエル
とMOSの導電形を変更し、すべての電位関係を逆にす
るだけでpMOS集積回路に本発明を容易に適用でき
る。VBB1の基板への印加方法は表面からでも良い
し、裏面から供給しても良い。
【0023】図4はn形基板を用いたnMOS集積回路
に本発明を適用した実施例である。この図でn形基板
(n−Sub)内に2個のpウエル(PW1,PW2)を
つくり、各々のpウエルの中にnMOSをつくる。この
図で本発明を適用してPW1,PW2には相異なる電圧V
BB2,VBB3を印加する。このVBB2,VBB3に
は、その回路部分に応じて最適の電圧を印加することが
できる。例えばVBB3にはGNDの電位を、またVB
B2にはこれよりさらに低い−3Vを印加することがで
きる。n−Subへ印加する電圧VBB1はVCCでも
良いし、あるいはVBB2,VBB3のいずれかより高い
電圧であれば良い。
に本発明を適用した実施例である。この図でn形基板
(n−Sub)内に2個のpウエル(PW1,PW2)を
つくり、各々のpウエルの中にnMOSをつくる。この
図で本発明を適用してPW1,PW2には相異なる電圧V
BB2,VBB3を印加する。このVBB2,VBB3に
は、その回路部分に応じて最適の電圧を印加することが
できる。例えばVBB3にはGNDの電位を、またVB
B2にはこれよりさらに低い−3Vを印加することがで
きる。n−Subへ印加する電圧VBB1はVCCでも
良いし、あるいはVBB2,VBB3のいずれかより高い
電圧であれば良い。
【0024】図4では2個のpウエルとその上の1個ず
つのnMOSのみを示したが、任意の数のpウエルと任
意の数のnMOSの組合せにも容易に適用できる。その
時複数のpウエルへの印加電圧も用途に応じて2種以上
の任意の電圧値を選べば良い。また基板、ウエル、ソー
ス、ドレインの導電形を反転すればpMOS集積回路と
することができる。この時VBB2,VBB3には互いに
異なる正の電圧を印加し、VBB1はGND又はVB
B2,VBB3のいずれよりも低い電圧を印加する。
つのnMOSのみを示したが、任意の数のpウエルと任
意の数のnMOSの組合せにも容易に適用できる。その
時複数のpウエルへの印加電圧も用途に応じて2種以上
の任意の電圧値を選べば良い。また基板、ウエル、ソー
ス、ドレインの導電形を反転すればpMOS集積回路と
することができる。この時VBB2,VBB3には互いに
異なる正の電圧を印加し、VBB1はGND又はVB
B2,VBB3のいずれよりも低い電圧を印加する。
【0025】図5はCMOS(相補形MOS)構成に本
発明を適用した実施例である。この図ではp形基板上に
3個のnウエル(NW1,NW2,NW3)をつくり、さ
らにNW1,NW2内にpウエル(PW1,PW2)をつく
る。その後pウエル(PW1,PW2)とp−Sub内に
nMOS(nMOS1,nMOS2,nMOS3)をつ
くる。またnウエル(NW1,NW2,NW3)内にpM
OS(pMOS1,pMOS2,pMOS3)をつく
る。この構成においてnMOS用のp形分離層に電圧V
BB2,VBB4,VBB1を印加する。またpMOS用
のn形分離層に電圧VBB3,VBB5,VBB6を印加
する。これらVBB2,VBB4,VBB1あるいはVB
B3,VBB5,VBB6には使用回路に応じて相異なる
2値以上の電圧を印加する。例えばVBB2,VBB4,
VBB1としてはGND(0V),−3Vを、またVB
B3,VBB5,VBB6にはVCC(+5V)、VCC
+α(+7V)を印加する。こうしてnMOS,pMO
Sの各々の分離層に任意の電圧を印加することができ
る。なお図5では各々のウエル内には1個のMOSトラ
ンジスタのみを図示したが必要に応じて複数のMOSを
設けても良い。またウエルの数も図5ではnウエル3
個、pウエル2個であるが必要に応じて増減すれば良
い。さらに基板、ウエルの極性を反転してn−Sub上
にまずpウエルをつくり、その中にnウエルを形成する
構成にも適用できることは明らかである。
発明を適用した実施例である。この図ではp形基板上に
3個のnウエル(NW1,NW2,NW3)をつくり、さ
らにNW1,NW2内にpウエル(PW1,PW2)をつく
る。その後pウエル(PW1,PW2)とp−Sub内に
nMOS(nMOS1,nMOS2,nMOS3)をつ
くる。またnウエル(NW1,NW2,NW3)内にpM
OS(pMOS1,pMOS2,pMOS3)をつく
る。この構成においてnMOS用のp形分離層に電圧V
BB2,VBB4,VBB1を印加する。またpMOS用
のn形分離層に電圧VBB3,VBB5,VBB6を印加
する。これらVBB2,VBB4,VBB1あるいはVB
B3,VBB5,VBB6には使用回路に応じて相異なる
2値以上の電圧を印加する。例えばVBB2,VBB4,
VBB1としてはGND(0V),−3Vを、またVB
B3,VBB5,VBB6にはVCC(+5V)、VCC
+α(+7V)を印加する。こうしてnMOS,pMO
Sの各々の分離層に任意の電圧を印加することができ
る。なお図5では各々のウエル内には1個のMOSトラ
ンジスタのみを図示したが必要に応じて複数のMOSを
設けても良い。またウエルの数も図5ではnウエル3
個、pウエル2個であるが必要に応じて増減すれば良
い。さらに基板、ウエルの極性を反転してn−Sub上
にまずpウエルをつくり、その中にnウエルを形成する
構成にも適用できることは明らかである。
【0026】以上、説明してきた実施例はMOSトラン
ジスタのみを用いた構成であるが、さらに本発明をバイ
ポーラトランジスタを用いた集積回路や、バイポーラと
MOSを併せもつ集積回路に適用した例を次に示す。
ジスタのみを用いた構成であるが、さらに本発明をバイ
ポーラトランジスタを用いた集積回路や、バイポーラと
MOSを併せもつ集積回路に適用した例を次に示す。
【0027】図6はバイポーラトランジスタを用いた集
積回路に本発明を用いた実施例である。図6では3個の
npnバイポーラトランジスタ(npn1,npn2,
npn3)と1個のpnpバイポーラトランジスタ(p
np1)を形成している。通常のバイポーラ集積回路で
はこの図のnpn3の様にp−Sub上に複数のnpn
トランジスタを構成し共通の基板電圧をVBB1として
チップ表面あるいはチップ裏面から供給している。VB
B1の値を回路上の最も低い電位のGND(0V)ある
いはこれより低い電圧にすれば、複数のバイポーラトラ
ンジスタを相互に分離することができる。本発明ではさ
らにPW1,PW2で示した様にp−Subとは別のp形
分離層を設け、この中にnpnトランジスタ(npn
1,npn2)を形成する。このp層にはVBB2,V
BB3を印加する。VBB2,VBB3の値はVBB1と独
立に設定できる。
積回路に本発明を用いた実施例である。図6では3個の
npnバイポーラトランジスタ(npn1,npn2,
npn3)と1個のpnpバイポーラトランジスタ(p
np1)を形成している。通常のバイポーラ集積回路で
はこの図のnpn3の様にp−Sub上に複数のnpn
トランジスタを構成し共通の基板電圧をVBB1として
チップ表面あるいはチップ裏面から供給している。VB
B1の値を回路上の最も低い電位のGND(0V)ある
いはこれより低い電圧にすれば、複数のバイポーラトラ
ンジスタを相互に分離することができる。本発明ではさ
らにPW1,PW2で示した様にp−Subとは別のp形
分離層を設け、この中にnpnトランジスタ(npn
1,npn2)を形成する。このp層にはVBB2,V
BB3を印加する。VBB2,VBB3の値はVBB1と独
立に設定できる。
【0028】p−Subと上記p層を分離するn形層
(nW)にはVBB4を印加する。このVBB4はVBB
1,VBB2,VBB3の3者よりも高い電圧(例えばV
CC)を印加しておけば電気的にnpn1,npn2,
npn3を相互に完全に分離できる。npn1,npn
2をつくるために用いた層を部分的に用いて、図中のp
npトランジスタ(pnp1)を構成できる。なお基板
を含めて全ての層の導電形を逆転すれば複数のpnpト
ランジスタのコレクタのn形分離層に相異なる電圧を印
加することができる。
(nW)にはVBB4を印加する。このVBB4はVBB
1,VBB2,VBB3の3者よりも高い電圧(例えばV
CC)を印加しておけば電気的にnpn1,npn2,
npn3を相互に完全に分離できる。npn1,npn
2をつくるために用いた層を部分的に用いて、図中のp
npトランジスタ(pnp1)を構成できる。なお基板
を含めて全ての層の導電形を逆転すれば複数のpnpト
ランジスタのコレクタのn形分離層に相異なる電圧を印
加することができる。
【0029】次にチップ上にCMOSとバイポーラを併
せもついわゆるBiCMOS構造に本発明を適用した例
を示す。図7はp−Sub内に図5と同様にnMOS
(nMOS1,nMOS2,nMOS3)とpMOS
(pMOS1,pMOS2)を形成しさらにnpnバイ
ポーラトランジスタを形成した実施例である。前述した
と同様にnMOSの分離電圧としてVBB1,VBB2,
VBB3を独立に設定できる。またpMOSの分離電圧
としてVBB4,VBB5を独立に設定できる。バイポー
ラトランジスタの分離領域にはnMOS3の基板電圧と
同じVBB1を印加しているが、nMOS3がなけれ
ば、VBB1はバイポーラ専用の分離電圧とすることが
できる。また図6中のnpn1の様な構造を図7中に取
込めば、バイポーラ相互間にも相異なる分離用電圧を供
給することができる。またpnpトランジスタも図6と
同様に形成することができる。また基板とウエルとソー
ス,ドレイン,バイポーラのコレクタ,エミッタ,ベー
スの導電形を全て反転すればpnpトランジスタとCM
OS構造を構成でき、その構造にも本発明の独立の分離
電圧を印加することができる。
せもついわゆるBiCMOS構造に本発明を適用した例
を示す。図7はp−Sub内に図5と同様にnMOS
(nMOS1,nMOS2,nMOS3)とpMOS
(pMOS1,pMOS2)を形成しさらにnpnバイ
ポーラトランジスタを形成した実施例である。前述した
と同様にnMOSの分離電圧としてVBB1,VBB2,
VBB3を独立に設定できる。またpMOSの分離電圧
としてVBB4,VBB5を独立に設定できる。バイポー
ラトランジスタの分離領域にはnMOS3の基板電圧と
同じVBB1を印加しているが、nMOS3がなけれ
ば、VBB1はバイポーラ専用の分離電圧とすることが
できる。また図6中のnpn1の様な構造を図7中に取
込めば、バイポーラ相互間にも相異なる分離用電圧を供
給することができる。またpnpトランジスタも図6と
同様に形成することができる。また基板とウエルとソー
ス,ドレイン,バイポーラのコレクタ,エミッタ,ベー
スの導電形を全て反転すればpnpトランジスタとCM
OS構造を構成でき、その構造にも本発明の独立の分離
電圧を印加することができる。
【0030】図8は積層形CMOS構造のnMOS部分
に本発明を適用したものである。この図は基板側にnM
OS、基板上に酸化膜さらに多結晶Siを成長させてp
MOSを形成した例であるが、これとpウエル(p
W),nウエル(nW)を組合せることによりpウエル
内に形成したnMOS1とp−Sub上に形成したnM
OS2の各々の分離部に独立の電圧VBB2とVBB1を
印加することができる。また基板、ウエルの導電形を反
対にすれば、基板側にpMOS、多結晶Si側にnMO
Sを形成しpMOSの分離部に別個の分離電圧を印加す
ることができる。
に本発明を適用したものである。この図は基板側にnM
OS、基板上に酸化膜さらに多結晶Siを成長させてp
MOSを形成した例であるが、これとpウエル(p
W),nウエル(nW)を組合せることによりpウエル
内に形成したnMOS1とp−Sub上に形成したnM
OS2の各々の分離部に独立の電圧VBB2とVBB1を
印加することができる。また基板、ウエルの導電形を反
対にすれば、基板側にpMOS、多結晶Si側にnMO
Sを形成しpMOSの分離部に別個の分離電圧を印加す
ることができる。
【0031】図9はSOS構造(Silicon on Saphire)
でINSULATORと記した絶縁性基板の上にnMOS,pM
OSを構成し、これに本発明を適用したものである。絶
縁性基板の上にp形Si(またはn形Si)を結晶成長
させ、このp層にn形(またはp形)の不純物を基板に
達するまで深く入れて複数のp形またはn形領域を分離
する。この分離されたp形領域内にnMOSを、n形領
域内にpMOSを形成する。複数のp形領域の各々には
その回路の用途に応じてVBB1,VBB3を、またn形
領域にはVBB2を印加する。図9のp形、n形分離領
域の個数は任意の数を選ぶことができ、またpMOS,
nMOSのいずれか一方だけにすることもできる。この
場合には、基板が絶縁性なので基板に容量成分がなくな
り、従来基板に印加していた電源から基板への充電電力
を低減できる。
でINSULATORと記した絶縁性基板の上にnMOS,pM
OSを構成し、これに本発明を適用したものである。絶
縁性基板の上にp形Si(またはn形Si)を結晶成長
させ、このp層にn形(またはp形)の不純物を基板に
達するまで深く入れて複数のp形またはn形領域を分離
する。この分離されたp形領域内にnMOSを、n形領
域内にpMOSを形成する。複数のp形領域の各々には
その回路の用途に応じてVBB1,VBB3を、またn形
領域にはVBB2を印加する。図9のp形、n形分離領
域の個数は任意の数を選ぶことができ、またpMOS,
nMOSのいずれか一方だけにすることもできる。この
場合には、基板が絶縁性なので基板に容量成分がなくな
り、従来基板に印加していた電源から基板への充電電力
を低減できる。
【0032】これまで図1および図3〜図9に種々の基
板電圧分離の構造について述べたが、次にこれをメモリ
に応用した実施例について述べる。
板電圧分離の構造について述べたが、次にこれをメモリ
に応用した実施例について述べる。
【0033】図10は一般的なメモリ(ダイナミツクR
AM、スタテイックRAM,ROM等を含む)のブロッ
ク図である。ADRはアドレス入力、CSはチップセレ
クト入力、WEはライトイネーブル入力、DIはデータ
入力、DOはデータ出力である。これら信号の名称は一
例であり、他の名称を用いる場合もある。
AM、スタテイックRAM,ROM等を含む)のブロッ
ク図である。ADRはアドレス入力、CSはチップセレ
クト入力、WEはライトイネーブル入力、DIはデータ
入力、DOはデータ出力である。これら信号の名称は一
例であり、他の名称を用いる場合もある。
【0034】ブロックIはアドレスバッファとデコー
ダ、ドライバ回路を示す。ブロックCは制御回路、書込
み信号発生回路姿を示す。ブロックMCはメモリセルア
レーを示す。ブロックSOはセンス回路、出力回路を示
す。本発明の一実施例は、破線で囲んだメモリセルアレ
ーMCとその他の部分の基板電圧を分離して印加するこ
とである。
ダ、ドライバ回路を示す。ブロックCは制御回路、書込
み信号発生回路姿を示す。ブロックMCはメモリセルア
レーを示す。ブロックSOはセンス回路、出力回路を示
す。本発明の一実施例は、破線で囲んだメモリセルアレ
ーMCとその他の部分の基板電圧を分離して印加するこ
とである。
【0035】図11は、図10の様に2つに分離したブ
ロックに対し、チップ内に基板にバイアス発生回路を内
蔵し、その2出力VBBM1,VBBM2をメモリセルア
レー以外の周辺回路に印加し、メモリセルアレーにはV
CCとGND電位をVRBM3,VRBM4として印加す
る。基板バイアス発生回路の回路構成は既に1976I
SSCC pp.138〜pp.139あるいは特開昭
51−117584号に開示されている。この構成で例
えば、周辺回路のpMOSの分離領域(nウエル)には
VBBM1(+7V)、nMOSの分離領域(pウエ
ル)にはVRBM2(−3V)、またセルアレーのpM
OSのnウエルにはVCCを、セルアレーのnMOSの
pウエルには0Vを印加する。こうして入、出力回路の
分離領域には絶対値の大きい電圧を供給することによ
り、入出力信号のオーバーシュート,アンダーシュート
にも安定で、また接合容量(MOSのソース,ドレイン
−基板間容量やバイポーラのコレクタ−基板間容量)を
減少でき、またセルアレーはソフトエラーの起きにくい
濃度プロファイルを選択することができる。なお以降の
実施例で用いる分離文圧の名称はその役割に従って図1
1のVRBM1,VRBM2,VRBM3,VBBM4のい
ずれかの記号に相応させる。
ロックに対し、チップ内に基板にバイアス発生回路を内
蔵し、その2出力VBBM1,VBBM2をメモリセルア
レー以外の周辺回路に印加し、メモリセルアレーにはV
CCとGND電位をVRBM3,VRBM4として印加す
る。基板バイアス発生回路の回路構成は既に1976I
SSCC pp.138〜pp.139あるいは特開昭
51−117584号に開示されている。この構成で例
えば、周辺回路のpMOSの分離領域(nウエル)には
VBBM1(+7V)、nMOSの分離領域(pウエ
ル)にはVRBM2(−3V)、またセルアレーのpM
OSのnウエルにはVCCを、セルアレーのnMOSの
pウエルには0Vを印加する。こうして入、出力回路の
分離領域には絶対値の大きい電圧を供給することによ
り、入出力信号のオーバーシュート,アンダーシュート
にも安定で、また接合容量(MOSのソース,ドレイン
−基板間容量やバイポーラのコレクタ−基板間容量)を
減少でき、またセルアレーはソフトエラーの起きにくい
濃度プロファイルを選択することができる。なお以降の
実施例で用いる分離文圧の名称はその役割に従って図1
1のVRBM1,VRBM2,VRBM3,VBBM4のい
ずれかの記号に相応させる。
【0036】図10、図11のチップ構成の実施例に対
して得られるチップの断面図の実施例を以下に示す。こ
れらは図2の従来例に対応してMOSダイナミックRA
Mの入力回路とダイナミックメモリセルの部分の断面構
造を示す。なおここではメモリセルをダイナミック形セ
ルとしたが、MOSスタテイック形メモリセルやバイポ
ーラスタテイック形メモリセルにも同様に適用できる。
して得られるチップの断面図の実施例を以下に示す。こ
れらは図2の従来例に対応してMOSダイナミックRA
Mの入力回路とダイナミックメモリセルの部分の断面構
造を示す。なおここではメモリセルをダイナミック形セ
ルとしたが、MOSスタテイック形メモリセルやバイポ
ーラスタテイック形メモリセルにも同様に適用できる。
【0037】図12の実施例では入力保護回路(n形拡
散抵抗とnMOSダイオード)と入力回路のnMOSを
pウエル(pW)の中に、入力回路のpMOSをnウエ
ル(nW)内に形成し、nMOSのメモリセルはp−S
ub上に形成している。本実施例では入力回路のpウエ
ルとp−Subが電気的に分離されている。このために
各々の分離電圧であるVBBM2とVBBM4の値を独立
に設定できる。したがって、例えばVBBM2を入力回
路の仕様を満たすために−3Vに、VBBM4をメモリ
セルの耐ソフトエラーの観点から0Vに選ぶことができ
る。メモリセルの下部の破線はp形の高濃度層である。
この様にして、図3で述べた従来例の欠点を防ぎ、安定
なダイナミックメモリを提供できる。
散抵抗とnMOSダイオード)と入力回路のnMOSを
pウエル(pW)の中に、入力回路のpMOSをnウエ
ル(nW)内に形成し、nMOSのメモリセルはp−S
ub上に形成している。本実施例では入力回路のpウエ
ルとp−Subが電気的に分離されている。このために
各々の分離電圧であるVBBM2とVBBM4の値を独立
に設定できる。したがって、例えばVBBM2を入力回
路の仕様を満たすために−3Vに、VBBM4をメモリ
セルの耐ソフトエラーの観点から0Vに選ぶことができ
る。メモリセルの下部の破線はp形の高濃度層である。
この様にして、図3で述べた従来例の欠点を防ぎ、安定
なダイナミックメモリを提供できる。
【0038】図13は入力保護回路のn形拡散抵抗とn
MOSダイオードのみをpウエル内に設け、周辺回路の
nMOSはメモリセルと同様にp−Sub上に形成して
いる。またpMOSは当然nウエルの上に形成してい
る。そして入力保護素子であるn形拡散抵抗とnMOS
ダイオードのpウエルにはVBBM2(例えば−3V)
を印加し、入力回路およびメモリセルのnMOSの基板
p−SubにはVBBM4(例えば0V)を印加する。
メモリセルの下には図12と同様にp形の高濃度層を設
けている。そしてこのp−SubにはVBBM4を印加
する。図12の実施例に対し、本実施例は入力保護素子
のみをウエル内に設けており、レイアウトが簡略化さ
れ、かつ入力保護ダイオード以外のnMOSがセル、周
辺回路にわたって同一濃度条件で形成されるので、VT
Hの制御が容易あるという利点を持つ。
MOSダイオードのみをpウエル内に設け、周辺回路の
nMOSはメモリセルと同様にp−Sub上に形成して
いる。またpMOSは当然nウエルの上に形成してい
る。そして入力保護素子であるn形拡散抵抗とnMOS
ダイオードのpウエルにはVBBM2(例えば−3V)
を印加し、入力回路およびメモリセルのnMOSの基板
p−SubにはVBBM4(例えば0V)を印加する。
メモリセルの下には図12と同様にp形の高濃度層を設
けている。そしてこのp−SubにはVBBM4を印加
する。図12の実施例に対し、本実施例は入力保護素子
のみをウエル内に設けており、レイアウトが簡略化さ
れ、かつ入力保護ダイオード以外のnMOSがセル、周
辺回路にわたって同一濃度条件で形成されるので、VT
Hの制御が容易あるという利点を持つ。
【0039】図14はメモリセルをpウエル(pW)上
に形成し、入力保護回路、周辺回のnMOSはp−Su
b上に形成したものである。本実施例ではメモリセルの
下側に比較的、高濃度のpウエルを設け、図12、図1
3で破線で示した高濃度層の代替している。
に形成し、入力保護回路、周辺回のnMOSはp−Su
b上に形成したものである。本実施例ではメモリセルの
下側に比較的、高濃度のpウエルを設け、図12、図1
3で破線で示した高濃度層の代替している。
【0040】図15は基板にn形層を用い、周辺回路お
よびメモリセルをpウエルの中に形成したものである。
図12〜14図では2重のウエル構造であったが、本実
施例では単層のウエル構成で済む。周辺回路のnMOS
のpウエルにはVBBM2(例えば−3V)を印加し、
メモリセルのnMOSのpウエルにはVBBM4(例え
ば0V)を印加する。またn−SubにはVBBM
1(例えばVCC)を印加する。VBBM2を印加するp
ウエル内には入力保護回路だけでも良いし、アドレスバ
ッファ等の周辺回路を含んでいても良い。
よびメモリセルをpウエルの中に形成したものである。
図12〜14図では2重のウエル構造であったが、本実
施例では単層のウエル構成で済む。周辺回路のnMOS
のpウエルにはVBBM2(例えば−3V)を印加し、
メモリセルのnMOSのpウエルにはVBBM4(例え
ば0V)を印加する。またn−SubにはVBBM
1(例えばVCC)を印加する。VBBM2を印加するp
ウエル内には入力保護回路だけでも良いし、アドレスバ
ッファ等の周辺回路を含んでいても良い。
【0041】図16はp−Sub上にpMOSメモリセ
ルを形成した例である。周辺回路のnMOSの基板には
VBBM2(例えば−3V)を供給し、周辺回路のpM
OSのnウエルにはVBBM1(例えば+7V)を印加
し、pMOSのソース,ドレイン接合容量を減らす。メ
モリセルのnウエルにはVBBM3(例えばVCC)を
印加する。こうして入力回路はアンダーシュートに強く
かつ高速化を図れ、またメモリセルはソフトエラーの起
こりにくいメモリを構成できる。
ルを形成した例である。周辺回路のnMOSの基板には
VBBM2(例えば−3V)を供給し、周辺回路のpM
OSのnウエルにはVBBM1(例えば+7V)を印加
し、pMOSのソース,ドレイン接合容量を減らす。メ
モリセルのnウエルにはVBBM3(例えばVCC)を
印加する。こうして入力回路はアンダーシュートに強く
かつ高速化を図れ、またメモリセルはソフトエラーの起
こりにくいメモリを構成できる。
【0042】以上図12〜16図はMOSメモリ(スタ
テイックRAM,ダイナミックRAM)であるが、次に
バイポーラ素子とMOS素子を併せもつ図7のBiCM
OS構成を用いて、メモリに適用した実施例を図17〜
図21に示す。このうち図17〜図19はエピタキシャ
ル層を用いたもの、図20〜図22はエピタキシャル層
を用いないものである。
テイックRAM,ダイナミックRAM)であるが、次に
バイポーラ素子とMOS素子を併せもつ図7のBiCM
OS構成を用いて、メモリに適用した実施例を図17〜
図21に示す。このうち図17〜図19はエピタキシャ
ル層を用いたもの、図20〜図22はエピタキシャル層
を用いないものである。
【0043】図17は左から周辺回路のnMOS、pM
OS,npnバイポーラトランジスタとダイナミック形
nMOSメモリセルを示す。
OS,npnバイポーラトランジスタとダイナミック形
nMOSメモリセルを示す。
【0044】nMOSメモリセルの下部には高濃度のp
形埋込層(pBL)を置き、耐ソフトエラー性能を強化
している。このpBLはn形埋込層の分離にも用いる。
形埋込層(pBL)を置き、耐ソフトエラー性能を強化
している。このpBLはn形埋込層の分離にも用いる。
【0045】周辺回路のnMOSはpウエルの中に形成
しているが、p形エピタキシャル層を用いればpウエル
を省略することができる。このpウエル層の下側には高
濃度のn形埋込層nBLを設け、nBLの給電用に高濃
度のn層(CN)を付加している。またpウエルの側面
はnウエルで囲むことにより、p−Subと電気的に絶
縁させている。周辺回路のnMOSにはVBBM2(例
えば−3V)、pMOSのnウエルにはVBBM1(例
えばVCC)を印加する。また、npnバイポーラトラ
ンジスタの分離層とメモリセルのnMOSの分離層に
は、共通のVBBM4を印加している。ウエルの下部に
設けた埋込層はバイポーラトランジスタのコレクタ抵抗
の低減のためのものであるが、基板抵抗の減少によりラ
ッチアップの防止にも有効である。
しているが、p形エピタキシャル層を用いればpウエル
を省略することができる。このpウエル層の下側には高
濃度のn形埋込層nBLを設け、nBLの給電用に高濃
度のn層(CN)を付加している。またpウエルの側面
はnウエルで囲むことにより、p−Subと電気的に絶
縁させている。周辺回路のnMOSにはVBBM2(例
えば−3V)、pMOSのnウエルにはVBBM1(例
えばVCC)を印加する。また、npnバイポーラトラ
ンジスタの分離層とメモリセルのnMOSの分離層に
は、共通のVBBM4を印加している。ウエルの下部に
設けた埋込層はバイポーラトランジスタのコレクタ抵抗
の低減のためのものであるが、基板抵抗の減少によりラ
ッチアップの防止にも有効である。
【0046】図18はメモリセルをp−Sub上に形成
したものであり、図17との差はメモリセルの下部の構
成だけである。図17の構成では高濃度のpBLがわき
上がり、nMOSのVTHが変動するおそれがあるが、
図18は破線で示したp形の高濃度層を蓄積容量の下部
だけに設け、メモリセルのnMOSのチャネル部に埋込
層がわき上がらない様にしている。
したものであり、図17との差はメモリセルの下部の構
成だけである。図17の構成では高濃度のpBLがわき
上がり、nMOSのVTHが変動するおそれがあるが、
図18は破線で示したp形の高濃度層を蓄積容量の下部
だけに設け、メモリセルのnMOSのチャネル部に埋込
層がわき上がらない様にしている。
【0047】次に図18の断面構造を実現するための主
要行程を図19に示す。図19ではまず(a)でp形基
板の表面にn形埋込層nBLを形成し、(b)でさらに
p形埋込層pBLを形成する。その後(c)のエピタキ
シャル成長でEF1層をつくり(d)(e)の工程でE
F1の中にnウエル(nWELL)、pウエル(pWE
LL)を形成する。(f)でn形の高濃度不純物をドー
プしたCNを形成し下部のnBLと接続させる。本図で
は省略しているが、この後メモリセルのプレート、MO
Sのゲート、MOSのソース・ドレイン層、また必要な
らバイポーラのエミッタ層を形成する。さらにその後、
コンタクト、配線等の工程を要する。この図17、図1
8の中で、CNとnBLはバイポーラトランジスタのコ
レクタ抵抗を低減する。一方MOSのソース,ドレイン
とウエル,バイポーラのベースとコレクタの接触界面は
エピフキシャル層を設けたため、それほど高濃度層同士
の接触とならず、ブレークダウン耐圧を回路動作に必要
が程度に保つことができる。
要行程を図19に示す。図19ではまず(a)でp形基
板の表面にn形埋込層nBLを形成し、(b)でさらに
p形埋込層pBLを形成する。その後(c)のエピタキ
シャル成長でEF1層をつくり(d)(e)の工程でE
F1の中にnウエル(nWELL)、pウエル(pWE
LL)を形成する。(f)でn形の高濃度不純物をドー
プしたCNを形成し下部のnBLと接続させる。本図で
は省略しているが、この後メモリセルのプレート、MO
Sのゲート、MOSのソース・ドレイン層、また必要な
らバイポーラのエミッタ層を形成する。さらにその後、
コンタクト、配線等の工程を要する。この図17、図1
8の中で、CNとnBLはバイポーラトランジスタのコ
レクタ抵抗を低減する。一方MOSのソース,ドレイン
とウエル,バイポーラのベースとコレクタの接触界面は
エピフキシャル層を設けたため、それほど高濃度層同士
の接触とならず、ブレークダウン耐圧を回路動作に必要
が程度に保つことができる。
【0048】以上はエピタキシャル層を用いる工程例で
あるが、次にエピタキシャル層を用いない実施例を図2
0〜25図に示す。これらはp形基板の一定の深さの場
所にインプラで高濃度層をつくるものである。このため
エピタキシャル層を用いる場合と較べて製造コストを低
減できる。
あるが、次にエピタキシャル層を用いない実施例を図2
0〜25図に示す。これらはp形基板の一定の深さの場
所にインプラで高濃度層をつくるものである。このため
エピタキシャル層を用いる場合と較べて製造コストを低
減できる。
【0049】図20は断面図であるがこれをチップの表
面から見た概念図を図21に示す。nMOS1のp形基
板をn層(CNまたはnウエル)で囲み、p−Subと
の間を分離している。
面から見た概念図を図21に示す。nMOS1のp形基
板をn層(CNまたはnウエル)で囲み、p−Subと
の間を分離している。
【0050】図20,図21の構造を実現するためのプ
ロセスの主要工程を図22に示す。(a)はp−Sub
にインプラで表面から一定の深さの所に高濃度のn層を
設ける。その後(b),(c)でnウエル、Pウエルを
つくる。pウエルはp−Subの場合には省略すること
ができる。(d)ではnBL埋込層に達する様に高濃度
のn層(CN)を形成する。(d)以後のMOS素子、
バイポーラ素子さらに配線を造る工程は従来の工程と等
しい。
ロセスの主要工程を図22に示す。(a)はp−Sub
にインプラで表面から一定の深さの所に高濃度のn層を
設ける。その後(b),(c)でnウエル、Pウエルを
つくる。pウエルはp−Subの場合には省略すること
ができる。(d)ではnBL埋込層に達する様に高濃度
のn層(CN)を形成する。(d)以後のMOS素子、
バイポーラ素子さらに配線を造る工程は従来の工程と等
しい。
【0051】
【発明の効果】以上、多くの実施例に述べてきた様に、
本発明により、MOS素子の基板や分離層に、またバイ
ポーラ素子の分離層に、独立な任意の電圧を印加するこ
とができ、その回路の目的に応じた最適の電圧を選択す
ることができる。これにより入出力のアンダーシュー
ト、や接合寄生容量、ソフトエラーの問題等に対し、濃
度プロファイルの設定、分離電圧の設定等を自由に行な
うことができる。
本発明により、MOS素子の基板や分離層に、またバイ
ポーラ素子の分離層に、独立な任意の電圧を印加するこ
とができ、その回路の目的に応じた最適の電圧を選択す
ることができる。これにより入出力のアンダーシュー
ト、や接合寄生容量、ソフトエラーの問題等に対し、濃
度プロファイルの設定、分離電圧の設定等を自由に行な
うことができる。
【図1】本発明の第1の実施例である。
【図2】従来例である。
【図3】本発明の基本的実施例である。
【図4】nMOS構造の第2の実施例である。
【図5】CMOS構造の実施例である。
【図6】バイポーラ構造の実施例である。
【図7】バイポーラ−CMOS複合構造の実施例であ
る。
る。
【図8】SOI構造の実施例である。
【図9】SOS構造の実施例である。
【図10】メモリのブロック図である。
【図11】メモリへの基板分離電圧の印加を示す実施例
である。
である。
【図12】MOSダイナミックメモリの実施例である。
【図13】MOSダイナミックメモリの実施例である。
【図14】MOSダイナミックメモリの実施例である。
【図15】MOSダイナミックメモリの実施例である。
【図16】MOSダイナミックメモリの実施例である。
【図17】バイポーラ−CMOS複合ダイナミックメモ
リの実施例である。
リの実施例である。
【図18】バイポーラ−CMOS複合ダイナミックメモ
リの実施例である。
リの実施例である。
【図19】図18の構造を実現するための主要工程実施
例である。
例である。
【図20】バイポーラCMOS複合ダイナミックメモリ
の別の実施例である。
の別の実施例である。
【図21】そのチップ表面から見た概要図である。
【図22】図21の構造を実現するための主要工程実施
例である。
例である。
S…ソース、D…ドレイン、G…ゲート、E…エミッ
タ、B…ベース、D…コレクタ、Sub…基板、W、W
ELL…ウエル領域、BL…埋込み層である。
タ、B…ベース、D…コレクタ、Sub…基板、W、W
ELL…ウエル領域、BL…埋込み層である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡部 隆夫 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 下東 勝博 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 本間 紀之 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内
Claims (1)
- 【請求項1】絶縁性基板と、該絶縁性基板の上の第1の
領域に設けられた第1の導電型の第1の不純物層と、上
記絶縁性基板の上記第1の領域と異なる第2の領域に設
けられた第2の導電型の第2の不純物層と、上記第2の
領域を挾んで上記第1の領域と分離した第3の領域に形
成された上記第1の導電型の第3の不純物層と、上記第
3の領域を挾んで上記第2の領域と分離した第4の領域
に形成された上記第2の導電型の第4の不純物層と、上
記第1の不純物層に形成された第2導電型チャネルの第
1のMOSトランジスタと、上記第2の不純物層に形成
された第1導電型チャネルの第2のMOSトランジスタ
と、上記第3の不純物層に形成された第2導電型チャネ
ルの第3のMOSトランジスタと、上記第4の領域に形
成された上記第1導電型チャネルの第4のMOSトラン
ジスタとを有し、 上記第1の不純物層に印加される第1の電圧と上記第2
の不純物層に印加される第2の電圧と上記第3の不純物
層に印加される第3の電圧と上記第4の不純物層に印加
される第4の電圧はそれぞれ互いに異なる電圧であるこ
とを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4311665A JPH0740591B2 (ja) | 1992-11-20 | 1992-11-20 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4311665A JPH0740591B2 (ja) | 1992-11-20 | 1992-11-20 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60258506A Division JPH0671067B2 (ja) | 1985-09-25 | 1985-11-20 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05326858A true JPH05326858A (ja) | 1993-12-10 |
JPH0740591B2 JPH0740591B2 (ja) | 1995-05-01 |
Family
ID=18020013
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4311665A Expired - Lifetime JPH0740591B2 (ja) | 1992-11-20 | 1992-11-20 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0740591B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005536057A (ja) * | 2002-08-14 | 2005-11-24 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド | エピレス基板における分離型の相補型mos装置 |
-
1992
- 1992-11-20 JP JP4311665A patent/JPH0740591B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005536057A (ja) * | 2002-08-14 | 2005-11-24 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド | エピレス基板における分離型の相補型mos装置 |
JP2012080117A (ja) * | 2002-08-14 | 2012-04-19 | Advanced Analogic Technologies Inc | エピレス基板における分離型の相補型mos装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0740591B2 (ja) | 1995-05-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |