JPH053249A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH053249A
JPH053249A JP3180300A JP18030091A JPH053249A JP H053249 A JPH053249 A JP H053249A JP 3180300 A JP3180300 A JP 3180300A JP 18030091 A JP18030091 A JP 18030091A JP H053249 A JPH053249 A JP H053249A
Authority
JP
Japan
Prior art keywords
protective film
semiconductor
region
dicing
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3180300A
Other languages
English (en)
Inventor
Hideo Yamanaka
英雄 山中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP3180300A priority Critical patent/JPH053249A/ja
Publication of JPH053249A publication Critical patent/JPH053249A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4845—Details of ball bonds
    • H01L2224/48451—Shape
    • H01L2224/48453—Shape of the interface with the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Dicing (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【目的】 本発明の目的は、製造工程及び製造コストを
増大させることなく、ダイシング時のチッピングを防止
すると共に、ワイヤボンディング後の金線の垂れなどが
生じても配線不良などを引き起こすことがない半導体装
置及びその製造方法を提供することである。 【構成】 本発明では、半導体チップ領域２２，４２，
５２の最外表面に形成される保護膜３０が半導体基板２
０，４０，５０のスクライブライン領域３２の表面にも
連続して形成してあり、この保護膜３０の上から半導体
基板２０をダイシングする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係わり、特にダイシング時のチッピングを防止
すると共に、配線不良を防止し得るようにした半導体装
置及びその製造方法に関する。
【０００２】
【従来の技術】半導体基板上には、半導体製造プロセス
を経て、複数の半導体チップ領域が形成され、半導体チ
ップ領域の分割ライン領域であるスクライブライン領域
に沿ってダイシングブレードによりダイシングを行い、
半導体チップに分割される。
【０００３】図６に半導体基板のダイシング状態を示
す。図示するように、半導体基板２上の各半導体チップ
領域４には、各種の半導体回路が形成してあり、その表
面には、酸化珪素膜６、層間絶縁膜８及びオーバーコー
ト膜１０が皮膜してある。
【０００４】従来では、各半導体チップ領域４間の分割
ライン領域であるスクライブライン領域１２には、何等
皮膜が形成しておらず、基板２の表面が露出するように
構成してある。これは、スクライブライン領域１２に沿
ってダイシングブレードでダイシングする際に、ダイシ
ングブレードに目詰まりが生じないようにするためであ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、基板２
の表面をスクライブライン領域に沿ってダイシングすれ
ば、半導体チップの角部１４でチッピング（基板の欠
け）が生じる。チッピングが生じると、半導体領域に形
成してある電極用のアルミパッド部にチッピング屑が溜
るおそれがあり、それが原因でワイヤボンディング不良
などを引き起こすおそれがある。また、分割後の半導体
チップをモールド成形などで樹脂封止する際に、モール
ドストレスによりチッピング屑がオーバーコート膜１０
を突き破り、配線ショート不良などを引き起こすおそれ
もある。
【０００６】また、半導体基板をダイシングして得られ
た半導体チップのアルミパッド部には、ワイヤボンディ
ングがなされ、金線が接続されるが、その金線が垂れる
等の理由で半導体基板の角部１４に接触してショートす
るおそれもある。そこで、ダイシング工程後に、半導体
チップの角部を含む表面に保護膜を形成することも考え
られるが、その場合には、製造工程及び製造コストが増
大すると言う不都合を有している。
【０００７】本発明は、このような従来技術が有する不
都合を有効に解消するためになされ、製造工程及び製造
コストを増大させることなく、ダイシング時のチッピン
グを防止すると共に、ワイヤボンディング後の金線の垂
れなどが生じても配線不良などを引き起こすことがない
半導体装置及びその製造方法を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置では、半導体チップ領域の最外
表面に形成される保護膜が半導体基板のスクライブライ
ン領域表面にも連続して形成してある。また、本発明の
半導体装置の製造方法では、半導体チップ領域の最外表
面に形成される保護膜が半導体基板のスクライブライン
領域表面にも連続して形成してあり、この保護膜の上か
ら半導体基板をダイシングする。
【０００９】
【作用】保護膜の上からダイシングブレードなどでダイ
シングすれば、半導体基板の角部にチッピングが生じ難
くなる。また、仮にチッピングが生じたとしても、チッ
ピング屑は、絶縁性樹脂から成る保護膜に付着している
ので、チッピング屑が散らばることが原因で生じるワイ
ヤボンディング不良や配線ショートを引き起こすことは
なくなる。しかも、分割後の半導体チップをモールド成
形などで樹脂封止する際に、モールドストレスによりチ
ッピング屑が配線ショート不良などを引き起こすことも
なくなる。また、保護膜の上からダイシングするため、
得られる半導体チップの角部にも保護膜が皮膜してあ
り、ワイヤボンディング後の金線が垂れ下がって半導体
チップの角部に接触しても、そこには絶縁性の保護膜が
あるので、ショートすることはない。さらに、スクライ
ブライン領域の表面に形成される保護膜は、半導体領域
の最外表面に形成する保護膜を延長して形成されるのみ
であるため、製造工程が増大することはない。また、製
造コストが増大することもない。
【００１０】なお、スクライブライン領域の表面に保護
膜を形成し、その上からダイシングブレードでダイシン
グしたとしても、保護膜は比較的薄く、保護膜のために
ダイシングブレードが目詰まり等してダイシングブレー
ドの寿命を短くすることはないことが本発明者によって
確認されている。
【００１１】
【実施例】以下、本発明の一実施例に係る半導体装置に
ついて、図面を参照しつつ詳細に説明する。図１は本発
明の一実施例に係る半導体装置の要部断面図、図２は同
実施例の半導体装置をダイシングした場合の要部断面
図、図３は同実施例の半導体装置にワイヤボンディング
した場合における金線の垂れ下がり状態を示す要部断面
図、図４，５はそれぞれ本発明の他の実施例に係る半導
体装置の要部断面図である。
【００１２】図１に示す半導体装置では、半導体基板２
０上に、複数の半導体回路領域２２が形成してある。半
導体基板２０としては、特に限定されず、例えばＳｉ基
板が用いられる。この半導体基板２０の表面に形成され
る半導体回路の種類も特に限定されない。この実施例で
は、各半導体回路領域２２の表面に、酸化珪素膜２４、
層間絶縁膜２６及びオーバーコート膜２８が、この順で
積層してある。
【００１３】酸化珪素膜２４は、シリコン製の半導体基
板２２の表面を酸化することにより形成される。その膜
厚は、特に限定されないが、例えば１μｍ程度である。
層間絶縁膜２６としては、特に限定されないが、プラズ
マＣＶＤ法により形成される窒化珪素膜あるいは酸化珪
素膜などが例示される。この膜厚も特に限定されない
が、例えば１μｍ程度である。オーバーコート膜２８と
しては、特に限定されないが、プラズマＣＶＤ法により
形成される窒化珪素膜あるいは酸化珪素膜などが例示さ
れる。この膜厚も特に限定されないが、例えば７５００
オングストローム程度である。
【００１４】このような膜２４，２６，２８の積層構造
は、例えばＳＲＡＭなどのメモリ関係の半導体装置に良
く用いられる。そして、オーバーコート膜２８の外表面
には、さらにバッファー膜としての保護膜３０が皮膜さ
れる。この保護膜３０は、半導体基板をダイシング後
に、各半導体チップを樹脂パッケージする際に、オーバ
ーコート膜２８に傷などが付くのを防止する作用を有す
る。
【００１５】従来では、この保護膜３０は、半導体基板
２０のスクライブライン領域３２において、エッチング
などで除去されている。保護膜３０がダイシングブレー
ド３４の切れ味を悪くするのではないかと考えられてき
たからである。本実施例では、保護膜３０をスクライブ
ライン領域３２の表面に残したままでも、良好なダイシ
ングが行えると言う新たな知見に基づき、保護膜３０が
スクライブライン領域３０の表面に、半導体回路領域２
２の最外表面と連続して形成してある。スクライブライ
ン領域３２の幅は、特に限定されないが、６０〜７５μ
ｍである。
【００１６】保護膜３０の膜厚は、特に限定されない
が、１〜５μｍ、好ましくは２〜３μｍ程度である。保
護膜３０の膜厚が余りに厚いと、ダイシングブレード３
４の寿命を著しく短くする傾向にあり、保護膜３０の膜
厚が余りに薄いと保護膜としての効果が期待できない傾
向にある。保護膜３０は、絶縁性を有する合成樹脂で構
成され、その材質は特に限定されないが、例えばポリイ
ミド系樹脂により構成される。なお、図１に示すよう
に、半導体回路領域２２への電気的接続を行うためのパ
ッド部３５の表面には、エッチングなどにより保護膜３
０が取り除かれている。パッド部３５は、例えばアルミ
ニウム金属で構成され、所定のパターンで半導体基板２
０上に被着される。このパッド部３５には、ダイシング
工程後に、図３に示すように、金線３７がワイヤボンデ
ィングされる。
【００１７】このような半導体装置では、図１に示すよ
うに、保護膜３０の上からダイシングブレード３４など
でダイシングすれば、図２に示すように、半導体基板２
０の角部３６にチッピングが生じ難くなる。また、仮に
チッピングが生じたとしても、チッピング屑は、絶縁性
樹脂から成る保護膜３０に付着しているので、チッピン
グ屑が散らばることが原因で生じるワイヤボンディング
不良や配線ショートを引き起こすことはなくなる。しか
も、分割後の半導体チップをモールド成形などで樹脂封
止する際に、モールドストレスによりチッピング屑が配
線ショート不良などを引き起こすこともなくなる。
【００１８】また、保護膜３０の上からダイシングする
ため、図３に示すように、得られる半導体チップの角部
３６にも保護膜３０が皮膜してあり、ワイヤボンディン
グ後の金線３７が垂れ下がって半導体チップの角部に接
触しても、そこには絶縁性の保護膜３０があるので、シ
ョートすることはない。さらに、スクライブライン領域
３２の表面に形成される保護膜３０は、半導体領域の最
外表面に形成する保護膜３０を延長して形成されるのみ
であるため、製造工程が増大することはない。また、製
造コストが増大することもない。
【００１９】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。例えば、半導体装置の種類あるいは、半導
体回路領域の上に形成される膜の積層構造は、特に限定
されず、図４ないし図５に示す積層構造の半導体装置に
も本発明を適用することが可能である。
【００２０】図４に示す実施例では、半導体基板４０上
に形成してある各半導体回路領域４２の表面に酸化珪素
膜２４、層間絶縁膜２６ａおよび保護膜３０がこの順で
積層してある。この実施例では、層間絶縁膜２６ａが、
膜厚約２〜３μｍ程度のポリイミド系樹脂から成る絶縁
性樹脂で構成され、保護膜３０がオーバーコート膜とし
ての機能を有している。
【００２１】図５に示す実施例では、半導体基板５０上
に形成してある各半導体回路領域５２の表面に酸化珪素
膜２４、層間絶縁膜２６ｂおよび保護膜３０がこの順で
積層してある。この実施例では、層間絶縁膜２６ｂが、
膜厚約１μｍ程度のプラズマＣＶＤ法による窒化珪素膜
で構成され、保護膜３０がオーバーコート膜としての機
能を有している。
【００２２】
【発明の効果】以上説明してきたように、本発明によれ
ば、保護膜の上からダイシングするようにしているの
で、半導体基板の角部にチッピングが生じ難くなる。ま
た、仮にチッピングが生じたとしても、チッピング屑
は、絶縁性樹脂から成る保護膜に付着しているので、チ
ッピング屑が散らばることが原因で生じるワイヤボンデ
ィング不良や配線ショートを引き起こすことはなくな
る。しかも、分割後の半導体チップをモールド成形など
で樹脂封止する際に、モールドストレスによりチッピン
グ屑が配線ショート不良などを引き起こすこともなくな
る。また、保護膜の上からダイシングするため、得られ
る半導体チップの角部にも保護膜が皮膜してあり、ワイ
ヤボンディング後の金線が垂れ下がって半導体チップの
角部に接触しても、そこには絶縁性の保護膜があるの
で、ショートすることはない。さらに、スクライブライ
ン領域の表面に形成される保護膜は、半導体領域の最外
表面に形成する保護膜を延長して形成されるのみである
ため、製造工程が増大することはない。また、製造コス
トが増大することもない。
【図面の簡単な説明】
【図１】図１は本発明の一実施例に係る半導体装置の要
部断面図である。
【図２】図２は同実施例の半導体装置をダイシングした
場合の要部断面図である。
【図３】図３は同実施例の半導体装置にワイヤボンディ
ングした場合における金線の垂れ下がり状態を示す要部
断面図である。
【図４】図４は本発明の他の実施例に係る半導体装置の
要部断面図である。
【図５】図５は本発明の他の実施例に係る半導体装置の
要部断面図である。
【図６】図６は従来の半導体装置の要部断面図である。
【符号の説明】
２０，４０，５０ 半導体基板 ２２，４２，５２ 半導体回路領域 ３０ 保護膜 ３２ スクライブライン領域 ３４ ダイシングブレード ３５ パッド部 ３７ 金線

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に複数の半導体チップ領域
    が形成され、各チップ領域の分割ライン領域であるスク
    ライブライン領域に沿ってダイシングされる半導体装置
    において、半導体チップ領域の最外表面に形成される絶
    縁性樹脂から成る保護膜が半導体基板のスクライブライ
    ン領域表面にも連続して形成してあることを特徴とする
    半導体装置。
  2. 【請求項２】 複数の半導体チップ領域が形成された半
    導体基板を、各チップ領域の分割ライン領域であるスク
    ライブライン領域に沿ってダイシングすることにより半
    導体チップを製造する方法において、半導体チップ領域
    の最外表面に形成される絶縁性樹脂から成る保護膜が半
    導体基板のスクライブライン領域表面にも連続して形成
    してあり、この保護膜の上から半導体基板をダイシング
    することを特徴とする半導体装置の製造方法。
JP3180300A 1991-06-25 1991-06-25 半導体装置及びその製造方法 Pending JPH053249A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3180300A JPH053249A (ja) 1991-06-25 1991-06-25 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3180300A JPH053249A (ja) 1991-06-25 1991-06-25 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JPH053249A true JPH053249A (ja) 1993-01-08

Family

ID=16080797

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3180300A Pending JPH053249A (ja) 1991-06-25 1991-06-25 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JPH053249A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5358590A (en) * 1992-04-08 1994-10-25 Sony Corporation Method of manufacturing individual element arrays
DE19713172A1 (de) * 1997-03-27 1998-07-30 Siemens Ag Halbleiterbauelement und Verfahren zum Heraustrennen eines Halbleiterbauelementes
WO2004095674A1 (en) * 2003-04-16 2004-11-04 Freeplay Market Development Limited Pedal generator
US6903451B1 (en) 1998-08-28 2005-06-07 Samsung Electronics Co., Ltd. Chip scale packages manufactured at wafer level
JP2006140508A (ja) * 1998-08-28 2006-06-01 Samsung Electronics Co Ltd 半導体パッケージの製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5358590A (en) * 1992-04-08 1994-10-25 Sony Corporation Method of manufacturing individual element arrays
DE19713172A1 (de) * 1997-03-27 1998-07-30 Siemens Ag Halbleiterbauelement und Verfahren zum Heraustrennen eines Halbleiterbauelementes
US6903451B1 (en) 1998-08-28 2005-06-07 Samsung Electronics Co., Ltd. Chip scale packages manufactured at wafer level
JP2006140508A (ja) * 1998-08-28 2006-06-01 Samsung Electronics Co Ltd 半導体パッケージの製造方法
JP4512027B2 (ja) * 1998-08-28 2010-07-28 三星電子株式会社 半導体パッケージの製造方法
WO2004095674A1 (en) * 2003-04-16 2004-11-04 Freeplay Market Development Limited Pedal generator

Similar Documents

Publication Publication Date Title
US5157001A (en) Method of dicing semiconductor wafer along protective film formed on scribe lines
JPH08293476A (ja) 半導体集積回路装置の製造方法および半導体ウエハならびにフォトマスク
US6326676B1 (en) Semiconductor device
JP2002043356A (ja) 半導体ウェーハ、半導体装置及びその製造方法
JP4095123B2 (ja) ボンディングパット及び半導体装置の製造方法
JPH053249A (ja) 半導体装置及びその製造方法
US6264535B1 (en) Wafer sawing/grinding process
JPS62112348A (ja) 半導体装置の製造方法
JP2001085453A (ja) 半導体装置の製造方法
JPH01261850A (ja) 樹脂封止型半導体装置
JP2002093750A (ja) 半導体装置
JPH10312980A (ja) 半導体装置の製造方法
JP3066609B2 (ja) 半導体ウエハ
JPH03139862A (ja) 半導体装置
KR100506100B1 (ko) 반도체장치
JPH09199449A (ja) 半導体集積回路装置の製造方法
KR100247700B1 (ko) 반도체장치의 제조방법
JP2680974B2 (ja) 半導体装置
JP2002373909A (ja) 半導体回路装置及びその製造方法
JPS58122737A (ja) 半導体装置の表面構造
JPH0555370A (ja) スクライブラインの加工方法
JPH04171835A (ja) 樹脂封止型半導体装置
JPS63228640A (ja) 化合物半導体装置
JPH01233739A (ja) 半導体装置の製造方法
JP2003115466A (ja) 半導体製造方法、ｃｃｄセンサ製造方法、半導体素子、およびｃｃｄリニアセンサ