JPH05323929A - 表示装置 - Google Patents
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- JPH05323929A JPH05323929A JP4157432A JP15743292A JPH05323929A JP H05323929 A JPH05323929 A JP H05323929A JP 4157432 A JP4157432 A JP 4157432A JP 15743292 A JP15743292 A JP 15743292A JP H05323929 A JPH05323929 A JP H05323929A
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- frequency
- signal
- circuit
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- Television Signal Processing For Recording (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】映像信号に応じたドットクロック信号を発生で
きる、汎用性の高い表示装置を実現する。 【構成】 位相比較回路３、低域通過フィルタ４、電圧
制御発振器５、分周回路２を有する位相同期回路を用い
て、入力された水平同期信号Ｈsyncに基づいてドットク
ロック信号ＤＣＬＫを発生し、異なる映像周波数信号を
受け入れ可能に構成された表示装置において、入力され
た水平同期信号Ｈsyncの周波数ＦＨsyncを検出し、検出
周波数ＦＨsyncに応じて分周比Ｎを決定して、決定した
分周比Ｎを分周回路２に設定するＣＰＵ１を設け、分周
比Ｎに基づいた分周信号と水平同期信号Ｈsyncとを位相
比較し、分周比率に基づいたドットクロック信号を発生
させる。
きる、汎用性の高い表示装置を実現する。 【構成】 位相比較回路３、低域通過フィルタ４、電圧
制御発振器５、分周回路２を有する位相同期回路を用い
て、入力された水平同期信号Ｈsyncに基づいてドットク
ロック信号ＤＣＬＫを発生し、異なる映像周波数信号を
受け入れ可能に構成された表示装置において、入力され
た水平同期信号Ｈsyncの周波数ＦＨsyncを検出し、検出
周波数ＦＨsyncに応じて分周比Ｎを決定して、決定した
分周比Ｎを分周回路２に設定するＣＰＵ１を設け、分周
比Ｎに基づいた分周信号と水平同期信号Ｈsyncとを位相
比較し、分周比率に基づいたドットクロック信号を発生
させる。
Description
【０００１】
【産業上の利用分野】本発明は、入力された水平同期信
号に基づいてドットクロック信号を発生し、異なる映像
周波数信号を受け入れ可能に構成された表示装置に関す
るものである。
号に基づいてドットクロック信号を発生し、異なる映像
周波数信号を受け入れ可能に構成された表示装置に関す
るものである。
【０００２】
【従来の技術】ＣＲＴ(Cathode Ray Tube)表示装置や液
晶表示装置（ＬＣＤ；Liquid CrystalDisplay）などの
表示装置の画面は、伝送された入力画面情報と全く同じ
タイミングで垂直方向と水平方向に掃引することから、
入力映像信号から画像情報を抽出するためには、表示装
置において正確なドットクロック信号を発生させる必要
がある。一般の表示装置では、たとえば入力映像信号に
含まれる水平同期信号を同期分離回路により抽出して、
この水平同期信号をいわゆる位相同期回路（ＰＬＬ；Ph
ase Locked Loop ）に入力することにより、水平同期信
号に同期したドットクロック信号を発生させている。
晶表示装置（ＬＣＤ；Liquid CrystalDisplay）などの
表示装置の画面は、伝送された入力画面情報と全く同じ
タイミングで垂直方向と水平方向に掃引することから、
入力映像信号から画像情報を抽出するためには、表示装
置において正確なドットクロック信号を発生させる必要
がある。一般の表示装置では、たとえば入力映像信号に
含まれる水平同期信号を同期分離回路により抽出して、
この水平同期信号をいわゆる位相同期回路（ＰＬＬ；Ph
ase Locked Loop ）に入力することにより、水平同期信
号に同期したドットクロック信号を発生させている。
【０００３】発生されたドットクロック信号は、たとえ
ば液晶表示装置においては、図５に示すように、入力映
像信号をアナログ／ディジタル（Ａ／Ｄ）変換器におい
て、Ａ／Ｄ変換を行うときのサンプリングクロック信号
ＳＭＰとして用いられる。なお、図４において、映像信
号ａおよびｂは、たとえば原色信号Ｒ，Ｇ，Ｂなどに相
当し、サンプリングクロック信号ＳＭＰによりサンプリ
ングしたものが、画像の１つ１つのドットとなる。
ば液晶表示装置においては、図５に示すように、入力映
像信号をアナログ／ディジタル（Ａ／Ｄ）変換器におい
て、Ａ／Ｄ変換を行うときのサンプリングクロック信号
ＳＭＰとして用いられる。なお、図４において、映像信
号ａおよびｂは、たとえば原色信号Ｒ，Ｇ，Ｂなどに相
当し、サンプリングクロック信号ＳＭＰによりサンプリ
ングしたものが、画像の１つ１つのドットとなる。
【０００４】ところで、映像信号に含まれる水平同期信
号の周波数は、たとえばパーソナルコンピュータ、具体
的にはＩＢＭ（International Bussiness Mashines社）
のＶＧＡ、アップル社のＭａｃIIあるいは日本電気社の
ＰＣ−９８などの各コンピュータ信号ごとに異なる。具
体的には、ＶＧＡにおける水平同期信号の周波数は31.4
8kHz、ＭａｃIIにおける水平同期信号の周波数は35.00k
Hz、ＰＣ−９８における水平同期信号の周波数は24.82k
Hzである。また、これらの各水平同期信号に基づいて発
生されるドットクロック信号の周波数は、ＶＧＡでは2
5.18MHz、ＭａｃIIでは30.24MHz、ＰＣ−９８では21.05
MHzとなる。
号の周波数は、たとえばパーソナルコンピュータ、具体
的にはＩＢＭ（International Bussiness Mashines社）
のＶＧＡ、アップル社のＭａｃIIあるいは日本電気社の
ＰＣ−９８などの各コンピュータ信号ごとに異なる。具
体的には、ＶＧＡにおける水平同期信号の周波数は31.4
8kHz、ＭａｃIIにおける水平同期信号の周波数は35.00k
Hz、ＰＣ−９８における水平同期信号の周波数は24.82k
Hzである。また、これらの各水平同期信号に基づいて発
生されるドットクロック信号の周波数は、ＶＧＡでは2
5.18MHz、ＭａｃIIでは30.24MHz、ＰＣ−９８では21.05
MHzとなる。
【０００５】したがって、表示装置としては、各コンピ
ュータシステムに適応でき、いずれの映像信号が入力さ
れても、入力映像信号に応じたドットクロック信号を発
生できるものが望ましい。
ュータシステムに適応でき、いずれの映像信号が入力さ
れても、入力映像信号に応じたドットクロック信号を発
生できるものが望ましい。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の表示装置では、１種類の映像信号に対応した１
種類のドッククロック信号しか発生することができなか
った。そこで、たとえば液晶表示装置などでは、入力映
像信号に応じてデータ数が合致するように分周比を、切
替スイッチを用いて手動で切り替えるものが提案されて
いるが、これでは煩雑な手間を要し、表示装置の汎用性
に制約を課すことになる。
た従来の表示装置では、１種類の映像信号に対応した１
種類のドッククロック信号しか発生することができなか
った。そこで、たとえば液晶表示装置などでは、入力映
像信号に応じてデータ数が合致するように分周比を、切
替スイッチを用いて手動で切り替えるものが提案されて
いるが、これでは煩雑な手間を要し、表示装置の汎用性
に制約を課すことになる。
【０００７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、映像信号に応じたドットクロッ
ク信号を発生できる、汎用性の高い表示装置を提供する
ことにある。
のであり、その目的は、映像信号に応じたドットクロッ
ク信号を発生できる、汎用性の高い表示装置を提供する
ことにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、位相比較回路、低域通過フィルタ、電
圧制御発振器、分周回路を有する位相同期回路を用い
て、入力された水平同期信号に基づいてドットクロック
信号を発生し、異なる映像周波数信号を受け入れ可能に
構成された表示装置であって、入力された水平同期信号
の周波数を検出する手段と、この検出周波数に応じて分
周比を決定する手段と、決定された分周比を上記分周回
路に設定する手段とを有し、分周比に基づいた分周信号
と上記水平同期信号とを位相比較し、上記分周比率に基
づいたドットクロック信号を発生させるようにした。
め、本発明では、位相比較回路、低域通過フィルタ、電
圧制御発振器、分周回路を有する位相同期回路を用い
て、入力された水平同期信号に基づいてドットクロック
信号を発生し、異なる映像周波数信号を受け入れ可能に
構成された表示装置であって、入力された水平同期信号
の周波数を検出する手段と、この検出周波数に応じて分
周比を決定する手段と、決定された分周比を上記分周回
路に設定する手段とを有し、分周比に基づいた分周信号
と上記水平同期信号とを位相比較し、上記分周比率に基
づいたドットクロック信号を発生させるようにした。
【０００９】
【作用】本発明によれば、まず、周波数検出手段により
入力された水平同期信号の周波数が検出され、検出結果
が分周比決定手段に入力される。分周比決定手段では、
入力した検出周波数に応じて分周比が決定され、決定さ
れた分周比が分周回路に設定される。次に、位相比較回
路により分周比に基づく分周信号と水平同期信号との位
相比較が行われる。この比較結果は、低域通過フィルタ
を介して所定の電圧として電圧制御発振器に供給され
る。これにより、分周比率に基づいたドットクロック信
号が、電圧制御発振器により発生される。
入力された水平同期信号の周波数が検出され、検出結果
が分周比決定手段に入力される。分周比決定手段では、
入力した検出周波数に応じて分周比が決定され、決定さ
れた分周比が分周回路に設定される。次に、位相比較回
路により分周比に基づく分周信号と水平同期信号との位
相比較が行われる。この比較結果は、低域通過フィルタ
を介して所定の電圧として電圧制御発振器に供給され
る。これにより、分周比率に基づいたドットクロック信
号が、電圧制御発振器により発生される。
【００１０】
【実施例】図１は、本発明に係る表示装置の一実施例を
示す構成図である。図１において、１はモニタ制御用Ｃ
ＰＵ、２はプログラム可能分周回路（ＰＦＤ；Programm
able Frequency Divider）、３は位相比較回路（ＰＣ；
Phase Comparator）、４は低域通過フィルタ（ＬＰＦ；
Low Pass filter ）、５は電圧制御発振器（ＶＣＯ；Vo
ltage-Controlled Oscillator ）、６はドライバ、Ｒ１
〜Ｒ５は抵抗素子、Ｃ１〜Ｃ８はキャパシタをそれぞれ
示している。これらの構成要素のうち、位相比較回路
３，低域通過フィルタ４および電圧制御発振器５により
ＰＬＬ回路が構成される。また、分周回路２はＩＣ１
（たとえばソニー（株）社製７９２５）により構成さ
れ、位相比較回路３，電圧制御発振器５およびドライバ
６は１つのＩＣ２（たとえばソニー（株）社製４０４
６）により構成される。
示す構成図である。図１において、１はモニタ制御用Ｃ
ＰＵ、２はプログラム可能分周回路（ＰＦＤ；Programm
able Frequency Divider）、３は位相比較回路（ＰＣ；
Phase Comparator）、４は低域通過フィルタ（ＬＰＦ；
Low Pass filter ）、５は電圧制御発振器（ＶＣＯ；Vo
ltage-Controlled Oscillator ）、６はドライバ、Ｒ１
〜Ｒ５は抵抗素子、Ｃ１〜Ｃ８はキャパシタをそれぞれ
示している。これらの構成要素のうち、位相比較回路
３，低域通過フィルタ４および電圧制御発振器５により
ＰＬＬ回路が構成される。また、分周回路２はＩＣ１
（たとえばソニー（株）社製７９２５）により構成さ
れ、位相比較回路３，電圧制御発振器５およびドライバ
６は１つのＩＣ２（たとえばソニー（株）社製４０４
６）により構成される。
【００１１】ＣＰＵ１は、図示しない同期分離回路によ
り分離された水平同期信号Ｈsyncを入力し、その周波数
を検出して、検出した水平同期信号Ｈsyncの周波数ＦＨ
syncに応じた分周数Ｎを、図示しない判別テーブルによ
り判別し、判別結果に応じた分周比をもって分周回路２
が分周を行うように、制御信号ＣＴＬを分周回路２に出
力する。たとえば、各種パーソナルコンピュータの映像
信号に対して、それらに対応したドットクロック信号Ｄ
ＣＬＫを発生させるときに必要な分周数Ｎは、それぞれ
の映像信号に対して固有の値となる。この分周数は、次
式で与えられる。 （分周数Ｎ）＝（ＦＤＣＬＫ）／（ＦＨsync） …(1) ただし、ＦＤＣＬＫは発生すべきドットクロック信号Ｄ
ＣＬＫの周波数を示す。図３は、ＶＧＡ，ＭａｃIIおよ
びＰＣ−９８における水平同期信号Ｈsyncの周波数ＦＨ
syncおよびドットクロック信号ＤＣＬＫの周波数ＦＤＣ
ＬＫと分周数Ｎとの関係を示している。
り分離された水平同期信号Ｈsyncを入力し、その周波数
を検出して、検出した水平同期信号Ｈsyncの周波数ＦＨ
syncに応じた分周数Ｎを、図示しない判別テーブルによ
り判別し、判別結果に応じた分周比をもって分周回路２
が分周を行うように、制御信号ＣＴＬを分周回路２に出
力する。たとえば、各種パーソナルコンピュータの映像
信号に対して、それらに対応したドットクロック信号Ｄ
ＣＬＫを発生させるときに必要な分周数Ｎは、それぞれ
の映像信号に対して固有の値となる。この分周数は、次
式で与えられる。 （分周数Ｎ）＝（ＦＤＣＬＫ）／（ＦＨsync） …(1) ただし、ＦＤＣＬＫは発生すべきドットクロック信号Ｄ
ＣＬＫの周波数を示す。図３は、ＶＧＡ，ＭａｃIIおよ
びＰＣ−９８における水平同期信号Ｈsyncの周波数ＦＨ
syncおよびドットクロック信号ＤＣＬＫの周波数ＦＤＣ
ＬＫと分周数Ｎとの関係を示している。
【００１２】図４は、図３に示す３種類の映像信号に対
応させた場合におけるＣＰＵ１の動作例を示すフローチ
ャートである。すなわち、本例によれば、ＣＰＵ１は、
水平同期信号Ｈsyncが入力されると（Ｓ１）、その周波
数ＦＨsyncを検出する（Ｓ２）。検出した周波数ＦＨ
syncが31.48kHzの場合には（Ｓ３）、図示しない判別テ
ーブルを参照して、分周回路２に分周数Ｎを「８００」
に設定するように制御信号ＣＴＬ800 を分周回路２に出
力する（Ｓ４）。検出した周波数ＦＨsyncが31.48kHzで
はなく35.00kHzの場合には（Ｓ５）、図示しない判別テ
ーブルを参照して、分周回路２に分周数Ｎを「８６４」
に設定するように制御信号ＣＴＬ864 を分周回路２に出
力する（Ｓ６）。また、検出した周波数ＦＨsyncが31.4
8kHzおよび35.00kHzではなく24.82kHzの場合には（Ｓ
７）、図示しない判別テーブルを参照して、分周回路２
に分周数Ｎを「８４８」に設定するように制御信号ＣＴ
Ｌ848 を分周回路２に出力する（Ｓ８）。
応させた場合におけるＣＰＵ１の動作例を示すフローチ
ャートである。すなわち、本例によれば、ＣＰＵ１は、
水平同期信号Ｈsyncが入力されると（Ｓ１）、その周波
数ＦＨsyncを検出する（Ｓ２）。検出した周波数ＦＨ
syncが31.48kHzの場合には（Ｓ３）、図示しない判別テ
ーブルを参照して、分周回路２に分周数Ｎを「８００」
に設定するように制御信号ＣＴＬ800 を分周回路２に出
力する（Ｓ４）。検出した周波数ＦＨsyncが31.48kHzで
はなく35.00kHzの場合には（Ｓ５）、図示しない判別テ
ーブルを参照して、分周回路２に分周数Ｎを「８６４」
に設定するように制御信号ＣＴＬ864 を分周回路２に出
力する（Ｓ６）。また、検出した周波数ＦＨsyncが31.4
8kHzおよび35.00kHzではなく24.82kHzの場合には（Ｓ
７）、図示しない判別テーブルを参照して、分周回路２
に分周数Ｎを「８４８」に設定するように制御信号ＣＴ
Ｌ848 を分周回路２に出力する（Ｓ８）。
【００１３】分周回路２は、電圧制御発振器５の出力信
号ＣＬＫを、ＣＰＵ１の出力信号ＣＴＬの指示に従った
分周比をもって分周し、分周信号ＤＶＤとして位相比較
回路３に出力する。
号ＣＬＫを、ＣＰＵ１の出力信号ＣＴＬの指示に従った
分周比をもって分周し、分周信号ＤＶＤとして位相比較
回路３に出力する。
【００１４】位相比較回路３は、水平同期信号Ｈsyncと
分周回路２の出力分周信号ＤＶＤとを、たとえば乗算す
ることにより両者の位相を比較し、その比較結果を信号
ｅcとして低域通過フィルタ４に出力する。
分周回路２の出力分周信号ＤＶＤとを、たとえば乗算す
ることにより両者の位相を比較し、その比較結果を信号
ｅcとして低域通過フィルタ４に出力する。
【００１５】低域通過フィルタ４は、位相比較回路３の
出力信号ｅc から交流成分を除去し、直流電圧Ｅｃとし
て電圧制御発振器５に供給する。低域フィルタ４は、図
２に示すように、抵抗素子Ｒ４とキャパシタＣ５および
Ｃ６により構成される。
出力信号ｅc から交流成分を除去し、直流電圧Ｅｃとし
て電圧制御発振器５に供給する。低域フィルタ４は、図
２に示すように、抵抗素子Ｒ４とキャパシタＣ５および
Ｃ６により構成される。
【００１６】電圧制御発振器５は、低域通過フィルタ４
から供給される電圧Ｅｃの大きさに応じた周波数で発振
し、ドットクロック信号ＤＣＬＫとして分周回路２およ
びドライバ６に出力する。電圧制御発振器５の発振周波
数ＦＤＣＬＫは、低域通過フィルタ４から供給される電
圧Ｅｃの大きさ応じて変化し、その発振周波数ＦＤＣＬ
Ｋは、次式で与えられる。 ＦＤＣＬＫ＝（分周回路２の分周数Ｎ）×（ＦＨsync） …(2)
から供給される電圧Ｅｃの大きさに応じた周波数で発振
し、ドットクロック信号ＤＣＬＫとして分周回路２およ
びドライバ６に出力する。電圧制御発振器５の発振周波
数ＦＤＣＬＫは、低域通過フィルタ４から供給される電
圧Ｅｃの大きさ応じて変化し、その発振周波数ＦＤＣＬ
Ｋは、次式で与えられる。 ＦＤＣＬＫ＝（分周回路２の分周数Ｎ）×（ＦＨsync） …(2)
【００１７】次に、上記構成による動作を説明する。表
示装置に映像信号が入力されると、図示しない同期分離
回路により水平同期信号Ｈsyncが分離され、ＣＰＵ１お
よび位相比較回路３に入力される。
示装置に映像信号が入力されると、図示しない同期分離
回路により水平同期信号Ｈsyncが分離され、ＣＰＵ１お
よび位相比較回路３に入力される。
【００１８】ＣＰＵ１では、上述したように図４のフロ
ーチャートに従った動作が行われる。すなわち、入力し
水平同期信号Ｈsyncの周波数ＦＨsyncの検出が行われ、
検出した周波数ＦＨsyncが31.48kHzの場合には、図示し
ない判別テーブルを参照して、分周回路２の分周数Ｎを
「８００」に設定するように制御信号ＣＴＬ800 が分周
回路２に出力される。同様に、検出した周波数ＦＨsync
が31.48kHzではなく35.00kHzの場合には、図示しない判
別テーブルを参照して、分周回路２の分周数Ｎを「８６
４」に設定するように制御信号ＣＴＬ864 が分周回路２
に出力され、また、検出した周波数ＦＨsyncが31.48kHz
および35.00kHzではなく24.82kHzの場合には、図示しな
い判別テーブルを参照して、分周回路２の分周数Ｎを
「８４８」に設定するように制御信号ＣＴＬ848 が分周
回路２に出力される。
ーチャートに従った動作が行われる。すなわち、入力し
水平同期信号Ｈsyncの周波数ＦＨsyncの検出が行われ、
検出した周波数ＦＨsyncが31.48kHzの場合には、図示し
ない判別テーブルを参照して、分周回路２の分周数Ｎを
「８００」に設定するように制御信号ＣＴＬ800 が分周
回路２に出力される。同様に、検出した周波数ＦＨsync
が31.48kHzではなく35.00kHzの場合には、図示しない判
別テーブルを参照して、分周回路２の分周数Ｎを「８６
４」に設定するように制御信号ＣＴＬ864 が分周回路２
に出力され、また、検出した周波数ＦＨsyncが31.48kHz
および35.00kHzではなく24.82kHzの場合には、図示しな
い判別テーブルを参照して、分周回路２の分周数Ｎを
「８４８」に設定するように制御信号ＣＴＬ848 が分周
回路２に出力される。
【００１９】分周回路２では、電圧制御発振器５の出力
信号ＤＣＬＫが、制御信号ＣＴＬの指示に応じた分周比
をもって分周され、周波数（ＦＤＣＬＫ／Ｎ）の分周信
号ＤＶＤが位相比較回路３に出力される。
信号ＤＣＬＫが、制御信号ＣＴＬの指示に応じた分周比
をもって分周され、周波数（ＦＤＣＬＫ／Ｎ）の分周信
号ＤＶＤが位相比較回路３に出力される。
【００２０】位相比較回路３では、水平同期信号Ｈsync
と分周回路２の出力分周信号ＤＶＤとの位相比較が行わ
れ、その比較結果が信号ｅc として低域通過フィルタ４
に出力される。
と分周回路２の出力分周信号ＤＶＤとの位相比較が行わ
れ、その比較結果が信号ｅc として低域通過フィルタ４
に出力される。
【００２１】低域通過フィルタ４では、位相比較回路３
の出力信号ｅc から交流成分が除去され、直流電圧Ｅｃ
として電圧制御発振器５に供給される。電圧制御発振器
５では、供給された直流電圧Ｅｃの大きさに応じた周波
数で発振し、ドットクロック信号ＤＣＬＫとして分周回
路２およびドライバ６に出力される。
の出力信号ｅc から交流成分が除去され、直流電圧Ｅｃ
として電圧制御発振器５に供給される。電圧制御発振器
５では、供給された直流電圧Ｅｃの大きさに応じた周波
数で発振し、ドットクロック信号ＤＣＬＫとして分周回
路２およびドライバ６に出力される。
【００２２】以上の動作により、電圧制御発振器５→分
周回路２→位相比較回路３→低域通過フィルタ３→電圧
制御発振器５で構成されるループ回路により、分周回路
２の出力信号の周波数と水平同期信号Ｈsyncの周波数Ｆ
Ｈsyncとが同じ周波数にロックされる。したがって、電
圧制御発振器５の発振周波数ＦＤＣＬＫは、上記した式
(2) のように、 ＦＤＣＬＫ＝（分周回路２の分周数Ｎ）×（ＦＨsync） となり、水平同期信号Ｈsyncと完全に同期し、かつ、正
確に水平同期信号Ｈsyncの周波数ＦＨsyncのＮ倍の周波
数をもつドットクロック信号ＤＣＬＫが得られる。
周回路２→位相比較回路３→低域通過フィルタ３→電圧
制御発振器５で構成されるループ回路により、分周回路
２の出力信号の周波数と水平同期信号Ｈsyncの周波数Ｆ
Ｈsyncとが同じ周波数にロックされる。したがって、電
圧制御発振器５の発振周波数ＦＤＣＬＫは、上記した式
(2) のように、 ＦＤＣＬＫ＝（分周回路２の分周数Ｎ）×（ＦＨsync） となり、水平同期信号Ｈsyncと完全に同期し、かつ、正
確に水平同期信号Ｈsyncの周波数ＦＨsyncのＮ倍の周波
数をもつドットクロック信号ＤＣＬＫが得られる。
【００２３】このようにして得られたドットクロック信
号ＤＣＬＫはドライバ６を介して、映像処理系へと出力
され、たとえばＡ／Ｄ変換器のサンプリングクロックと
して用いられる。また、異なる水平同期信号Ｈsyncが入
力された場合には、ＣＰＵ１の判別動作および分周比の
変更指示動作と上述したＰＬＬ回路の動作により、その
水平同期信号Ｈsyncの周波数のＮ倍の周波数を有するド
ットクロック信号ＤＣＬＫが得られる。
号ＤＣＬＫはドライバ６を介して、映像処理系へと出力
され、たとえばＡ／Ｄ変換器のサンプリングクロックと
して用いられる。また、異なる水平同期信号Ｈsyncが入
力された場合には、ＣＰＵ１の判別動作および分周比の
変更指示動作と上述したＰＬＬ回路の動作により、その
水平同期信号Ｈsyncの周波数のＮ倍の周波数を有するド
ットクロック信号ＤＣＬＫが得られる。
【００２４】以上説明したように、本実施例によれば、
入力した水平同期信号Ｈsyncからその周波数を検出し、
この検出結果から入力した映像信号に応じた分周比を選
択し、選択した分周比で分周回路２を動作させるように
構成したので、切替スイッチの操作などの煩雑な手間を
要することなく各種映像信号に応じて最適なドットクロ
ック信号ＤＣＬＫを発生させることができる。また、種
々のドットクロック信号ＤＣＬＫを発生させることがで
きることから、いわゆるマルチスキャンに対応できる表
示装置を実現できる。たとえば、ＯＳＤ(On Screen Dis
play) でマルチスキャンの画面に同じ大きさの文字を出
力することができるなどの利点がある。
入力した水平同期信号Ｈsyncからその周波数を検出し、
この検出結果から入力した映像信号に応じた分周比を選
択し、選択した分周比で分周回路２を動作させるように
構成したので、切替スイッチの操作などの煩雑な手間を
要することなく各種映像信号に応じて最適なドットクロ
ック信号ＤＣＬＫを発生させることができる。また、種
々のドットクロック信号ＤＣＬＫを発生させることがで
きることから、いわゆるマルチスキャンに対応できる表
示装置を実現できる。たとえば、ＯＳＤ(On Screen Dis
play) でマルチスキャンの画面に同じ大きさの文字を出
力することができるなどの利点がある。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
切替スイッチの操作など、煩雑な手間を要することなく
各種映像信号に応じて最適なドットクロック信号を発生
させることができる。また、種々のドットクロック信号
を発生させることができることから、いわゆるマルチス
キャンに対応でき、汎用性の高い表示装置を実現できる
利点がある。
切替スイッチの操作など、煩雑な手間を要することなく
各種映像信号に応じて最適なドットクロック信号を発生
させることができる。また、種々のドットクロック信号
を発生させることができることから、いわゆるマルチス
キャンに対応でき、汎用性の高い表示装置を実現できる
利点がある。
【図１】本発明に係る表示装置の一実施例を示すブロッ
ク構成図である。
ク構成図である。
【図２】図１の表示装置の回路例を示す図である。
【図３】ＶＧＡ，ＭａｃIIおよびＰＣ−９８における水
平同期信号の周波数およびドットクロック信号の周波数
と分周数との関係を示す図である。
平同期信号の周波数およびドットクロック信号の周波数
と分周数との関係を示す図である。
【図４】本発明に係るＣＰＵの動作を説明するためのフ
ローチャートである。
ローチャートである。
【図５】映像信号とドットクロック信号との対応を説明
するための図である。
するための図である。
１…モニタ制御用ＣＰＵ ２…プログラム可能分周回路（ＰＦＤ） ３…位相比較回路（ＰＣ） ４…低域通過フィルタ（ＬＰＦ） ５…電圧制御発振器（ＶＣＯ） ６…ドライバ Ｒ１〜Ｒ５…抵抗素子 Ｃ１〜Ｃ８…はキャパシタ
Claims (1)
- 【請求項１】 位相比較回路、低域通過フィルタ、電圧
制御発振器、分周回路を有する位相同期回路を用いて、
入力された水平同期信号に基づいてドットクロック信号
を発生し、異なる映像周波数信号を受け入れ可能に構成
された表示装置であって、 入力された水平同期信号の周波数を検出する手段と、 この検出周波数に応じて分周比を決定する手段と、 決定された分周比を上記分周回路に設定する手段とを有
し、 分周比に基づいた分周信号と上記水平同期信号とを位相
比較し、上記分周比率に基づいたドットクロック信号を
発生させることを特徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4157432A JPH05323929A (ja) | 1992-05-25 | 1992-05-25 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4157432A JPH05323929A (ja) | 1992-05-25 | 1992-05-25 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05323929A true JPH05323929A (ja) | 1993-12-07 |
Family
ID=15649522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4157432A Pending JPH05323929A (ja) | 1992-05-25 | 1992-05-25 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05323929A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008165243A (ja) * | 1996-04-17 | 2008-07-17 | Samsung Electronics Co Ltd | 表示モードの変換機能を有する液晶表示装置 |
| USRE40906E1 (en) | 1996-04-17 | 2009-09-08 | Samsung Electronics Co., Ltd. | Video signal converting apparatus and display device having the same |
-
1992
- 1992-05-25 JP JP4157432A patent/JPH05323929A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008165243A (ja) * | 1996-04-17 | 2008-07-17 | Samsung Electronics Co Ltd | 表示モードの変換機能を有する液晶表示装置 |
| USRE40906E1 (en) | 1996-04-17 | 2009-09-08 | Samsung Electronics Co., Ltd. | Video signal converting apparatus and display device having the same |
| USRE40905E1 (en) | 1996-04-17 | 2009-09-08 | Samsung Electronics Co., Ltd. | Video signal converting apparatus and display device having the same |
| USRE41564E1 (en) | 1996-04-17 | 2010-08-24 | Samsung Electronics Co., Ltd., | Video signal converting apparatus and a display device having the same |
| USRE41600E1 (en) | 1996-04-17 | 2010-08-31 | Samsung Electronics Co., Ltd. | Video signal converting apparatus and a display device having the same |
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