JPH05316312A - 印刷機用画像プロセッサ - Google Patents

印刷機用画像プロセッサ

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JPH05316312A
JPH05316312A JP4286405A JP28640592A JPH05316312A JP H05316312 A JPH05316312 A JP H05316312A JP 4286405 A JP4286405 A JP 4286405A JP 28640592 A JP28640592 A JP 28640592A JP H05316312 A JPH05316312 A JP H05316312A
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JP
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bus
image
buffer
image data
data
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JP4286405A
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English (en)
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Isaak Rivshin
アイザック・リブシン
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Original Assignee
Xerox Corp
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Publication date
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Abstract

(57)【要約】 （修正有） 【目的】 印刷機の多機能操作を容易にする改善形画像
中裁方式を含む画像プロセッサを提供する。 【構成】 画像プロセッサＶＰは画像データを送信可能
な画像データバスと、それに対して送られた画像データ
のメモリ部を持ち、メモリ部は画像バスと結合する。Ｖ
Ｐは更に、それぞれ画像データバスと接続される第１と
第２の画像データバッファ装置を内蔵する。第１のバッ
ファ装置は入力装置からメモリ部へ送られた画像データ
をバッファでき、第２のバッファ装置はメモリ部から出
力装置に送られた画像データをバッファできる。第１と
第２のバッファ装置はまた、画像バスにアクセスを求め
るときに要求信号を生成可能である。第１と第２のバッ
ファ装置は、これらのいずれかが画像データバスへのア
クセスを許されるかを仲裁する装置と接続され、仲裁装
置が実質的に同時に第１と第２のバッファ装置から要求
信号を受け取ったとき、画像データをメモリ部で転送す
る。

Description

【発明の詳細な説明】
【０００１】本発明は一般に印刷機に関し、特に印刷機
の多機能操作を容易にする改善形画像仲裁方式を含む画
像プロセッサに関する。
【０００２】比較的安価な電子図形再生機が１９９１年
３月のリサーチ・ディスクロージャ３２３８８号に開示
されている。この機械はＣＰＵによりメモリ部及び画像
プロセッサ（ＶＰ）と交信するスキャナを含んでいる。
１つの操作形態では、画像をＣＰＵによりメモリ内に形
成されたアドレスに転送することが出来、更に画像デー
タをメモリから検索して画像プロセッサで処理すること
が出来る。
【０００３】以下の発明は画像処理装置での画像データ
転送に関したものである。
【０００４】米国特許第４，５８０，１７１号は読取り
器がＣＰＵと画像メモリと接続された画像システムを開
示している。メモリは読取り器により生成された画像デ
ータの各々のバイトが転送されるアドレスを順番に指定
するアドレス・カウンタを含んでいる。各々のアドレス
がカウンタにより指定されると、バイトをメモリからお
よびメモリへ転送可能なようにメモリ制御信号がＣＰＵ
からメモリに送信される。バイト・カウンタおよび比較
器構成は、事前選択数のバイトがメモリにおよびメモリ
から何時転送されたかを判定するのに使用する。メモリ
に書き込まれた事前選択数のバイトは１対のライン・バ
ッファに転送されて出力される。
【０００５】米国特許第４，８００，４３１号は画像の
フレームをフレームメモリにその最初、中間及び最終形
態で格納する画像信号処理装置フレームバッファ制御装
置を開示している。フレームバッファ制御装置は画像入
力インターフェイス、画像出力インターフェイス、マイ
クロプロセッサ・インターフェイス及びメモリ・インタ
ーフェイスを内蔵している。入力データは８ビット形式
で、メモリ制御装置を通して16ビット形式をメモリに転
送できるように２つの連続した８ビットの塊を入力バッ
ファに格納する。同様に出力インターフェイスでは、メ
モリからの16ビットはバッファ内に保持され、一時に８
ビットが出力装置に送られる。これにより外部的には同
時に作動しているように見えても内部的には入力、出力
チャネルを交番できる。明かにシステム制御装置即ちマ
イクロプロセッサからのデータは、入力バッファの形で
メモリ制御装置に転送される。従ってシステム制御装置
は、画像データが入力バッファに入力されている間はメ
モリ制御装置にアクセスできないことになる。
【０００６】米国特許第４，９２０，４２７号は多重バ
ス回線を有するファクシミリ機を開示している。画像デ
ータを運ぶ第１の１対のバス回線はＤＭＡ、ＲＡＭ、デ
ィスク制御装置、データコンプレッサ、データ・デコン
プレッサ、ＣＰＵに接続されている。ＣＰＵは又第２の
バスに接続されており、第３のバスはＣＰＵ用の作業用
メモリ（ＲＡＭ）及びＣＰＵで用いられるプログラムを
格納するＲＯＭをはじめとする複数の装置に接続されて
いる。本発明の目的はある間隔で少なくとも呼出し操作
を禁止することにより達成され、その間は受信操作と呼
出し操作の「衝突」を防ぐために呼出し信号が中断され
る。
【０００７】米国特許第４，９３１，９８４号はＣＰＵ
を持つ主バス、メモリ及びそれに接続された複数のイン
ターフェイス、画像バス、データ圧縮、再生を行う１対
のデータ処理装置（各々のデータ処理装置は主バスと画
像バスに接続される）、２つの表示メモリ（各々の表示
メモリは最大サイズの文書の少なくとも１ページに対応
したデータ記憶容量を有しており、各々の表示メモリは
主メモリと画像バスに接続される）を内蔵したファイル
データ検索システム・アーキテクチャを開示している。
上記のアーキテクチャにより、データのトグル処理によ
り主バスのロードを削減することが出来、画像データだ
けが画像データバスに送られる。
【０００８】米国特許第４，９８７，５２９号はマイク
ロプロセッサ、システムメモリ、メモリ再生回路、ＤＭ
Ａ制御装置、複数の周辺装置バス・マスタ及び共用バス
を有するコンピュータシステム用のバス仲裁制御システ
ムを開示している。仲裁制御システムはメモリリフレッ
シュ回路からのバスアクセス要求信号に対して最高の優
先度を与える。ＤＭＡ制御装置は共用バスに対して第２
の優先アクセスを与え、周辺装置バスマスタは次に高い
優先度を与えられる。周辺装置バスマスタの優先度ラン
ク付けは、バスマスタがバスに対するアクセスを与えら
れる度に循環する。マイクロプロセッサには中断信号を
用いなければならない時を除いて、最低のバスアクセス
優先度が与えられる。
【０００９】米国特許第５，０１６，１１４号は外部レ
ーザ・カード記憶装置と画像圧縮を有するディジタル・
コピー機を開示している。本発明の１実施例では、プロ
セッサバスは主バスと局所バスに接続されている。画像
入力端末／出力端末モジュール、ＭＰＵ、主記憶装置
部、入出力制御ブロックはプロセッサバスと接続されて
いる。更に、ビットマップ・メモリ、コンパンダ、ＤＭ
ＡＣ、バッファ・メモリ、レーザ・カード・モジュール
を主バスと接続する。最後に、ビットマップ・メモリ、
コンパンダ、ＤＭＡＣを局所バスにも接続する。１例で
は、バッファ・メモリを省略することが出来、コンパン
ダをＦＩＦＯバッファと統合出来る。コンパンダとＦＩ
ＦＯを統合すると、バッファ・メモリを省略して、画像
データを連続的にレーザ・カード・モジュールに供給す
ることが出来る。
【００１０】米国特許第５，０２１，８９２号は画像ス
キャナ、画像プリンタ、ファクシミリ制御装置、多目的
バス、２方向並列インターフェイス装置、主ＣＰＵから
なるデータ転写制御を行う画像処理装置を開示してい
る。データは主ＣＰＵにより装置の様々な入出力装置の
間で移動することが出来る。更に装置にはＩ／Ｏコード
表を含むメモリが内蔵されている。Ｉ／Ｏコードを用い
てデータを転送可能な入出力装置の所定の組合せを表す
ことが出来る。
【００１１】米国特許第５，０２７，２２１号は画像入
力端末、画像出力端末、コンプレッサ／デコンプレッサ
構成、制御装置、記憶装置からなるディジタル画像記録
システムを開示している。画像入力端末、画像出力端末
は記録システムの操作、印刷速度を制御装置で制御でき
るように第１のバスにより制御装置に接続されており、
コンプレッサ、デコンプレッサは圧縮、減圧速度を制御
装置で制御できるように第２のバスにより制御装置に接
続されている。記憶装置は画像入力端末とコンプレッサ
と交信して、画像入力端末で生成された画像データの一
時的ないし長期的な保管を可能にしている。
【００１２】米国特許第５，０３８，２１８号は複数の
入力装置と複数の出力装置と接続された画像プロセッサ
を含むディジタル・コピー機を開示している。各々の入
力装置は入力セレクタにより選別的に画像プロセッサと
接続され、各々の出力装置は出力セレクタにより選別的
に画像プロセッサと接続されている。画像プロセッサは
主制御回路を内蔵し、主制御回路は入力、出力セレクタ
並びにＤＭＡＣ、メモリ部、複数の画像操作装置、複数
の入出力装置と交信する。
【００１３】以下の特許は一般に電子図形再生システム
に関したものである。
【００１４】米国特許第４，１６９，２７５号と米国特
許第４，２０５，３５０号はそれぞれ入力文書が第１と
第２の方向に走査される入力及び出力操作ステーション
の間に中間記憶装置を有する再生走査システムを開示し
ている。第１の方向は第２の方向に直角で、電気信号は
中間記憶装置に格納された走査文書の情報を表す。中間
記憶装置に記憶された情報は、再生媒体上で読取り、再
生することが出来る。
【００１５】米国特許第４，６７２，１８６号は印刷文
書を後に記憶、検索、操作するために走査する文書走査
システムを開示している。コンピュータはコンピュータ
Ｉ／Ｏバスとプリンタ・インターフェイスとインターフ
ェイスする。コンピュータは又画像端末サブシステムの
操作をバッファ・インターフェイスと同期データリンク
制御マスタを通して制御する。高速転送システムを用い
て個々の文書を画像捕捉ステーション、機械読取り装
置、エンコーダ、ソータを通して転送する。
【００１６】多機能印刷機で使用するようにした画像プ
ロセッサを提供することが望まれている。特に画像プロ
セッサは、複数入出力装置を選別的に接続するデータバ
スを持つものが望ましい。更に画像プロセッサには入出
力（Ｉ／Ｏ）装置の各々の適切なバス・アクセスを比較
的短い時間で可能にする構成を設ける。最後にＩ／Ｏ装
置はバス・アクセスが秩序だった形で与えられるように
その構成により優先順位が与えられるようにする。
【００１７】本発明により印刷機用画像プロセッサを提
供する。印刷機は画像データを入力装置から出力装置へ
転送するようにする。画像プロセッサは画像データを送
ることの出来る画像データバスと、それに対して送られ
た画像データを格納する手段を有している。格納手段は
画像バスと結合する。画像プロセッサには更に、それぞ
れ画像データバスと選別的に接続される第１と第２の画
像データ・バッファ手段を内蔵する。第１のバッファ手
段は入力装置から格納手段へ送られた画像データをバッ
ファでき、第２のバッファ手段は格納手段から出力装置
に送られた画像データをバッファできる。第１と第２の
バッファ手段はそれぞれさらに、画像バスにアクセスを
求めるときに要求信号を生成することができる。第１と
第２のバッファ手段は、第１と第２のバッファ手段のど
ちらが画像データバスへのアクセスを許されるかを仲裁
する手段と接続され、仲裁手段が実質的に同時に第１と
第２のバッファ手段から要求信号を受け取ったとき、画
像データを格納手段で転送する。
【００１８】図１は、画像プロセッサを含む装置の概略
的なブロック図である。図２は、装置の部分的に概略的
な図である。図３，４は、装置の概略的なブロック図で
ある。図５は、図３，４の部分図である。図６は、図３
〜５に示すメモリアクセス・レジスタ（ＭＡＲ）の概略
的なブロック図である。図７は、図３、４の部分的な図
である。図８は、図３、５、７に示す画像バス・アービ
タの状態図である。図９は、画像バス・アービタの操作
の例示的なケースを示すタイミング図である。図１０
は、画像プロセッサの操作の例示的なケースを示すタイ
ミング図である。図１１は、ページバッファのアドレス
を生成するためのアドレス・カウンタの利用を示すタイ
ミング図である。図１２は、ページバッファ用の二重ポ
イント構成として２つのアドレス・カウンタを使う方法
を示す概略図である。図１３は、図１２の二重ポイント
構成の利用を示すタイミング図である。
【００１９】図面では、同一ないし対応する部分には同
一参照数字を割り当てる。図１、２には、本発明の教示
に従って画像データを処理する例示的な印刷機１０が示
されている。一般に印刷機１０は画像入力端末（ＩＩ
Ｔ）１２、画像入力端末（ＩＯＴ）１２、画像プロセッ
サ（ＶＰ）１６からなる。図２では、ＩＩＴ１２、ＩＯ
Ｔ１４、ＶＰ１６がディジタル・コピー機内で示されて
いる。当業者には理解されるように、印刷機１０の基礎
となる概念は、印刷ないし出力装置と連結した走査装置
を使用した多くの種類の機械にも適用することが出来
る。
【００２０】画像データを入力するため、ＩＩＴ１２
（図２）には１つないし複数の文書２１を透明プラテン
２２上に自動的かつ順番に配置する自動文書取扱機（Ａ
ＤＨ）２０を有する走査部が内蔵されている。１例で
は、走査する文書２１は文書トレイ２４から文書取扱装
置２６、２７により送られて、走査するためプラテン２
２上に配置される。走査後、文書２１は文書トレイ２４
に戻される。特定的な文書取扱装置が示されているが、
当業者には代わりに他種の文書取扱装置を使用したり、
文書２１は手動でプラテン２２の上に置くことができる
ことが理解されよう。
【００２１】実施例では、ＩＩＴ１２の走査部は１つな
いし複数の線形走査アレイ３０を用い、アレイ３０は下
で支持され、キャリッジ３２によりプラテンと走査関係
にある電荷結合装置（ＣＣＤ）を内蔵している。プラテ
ン２２に置かれた文書を走査するため、キャリッジ３２
は往復手段３４により往復するが、往復手段３４は関連
部分をここに参照として取り入れたダニエレらに対する
米国特許第４，３８７，６３６号で開示された往復構造
と似ている。アレイ３０の焦点をプラテン２２の線上の
セグメントとその上の文書に合わせるため適切なレンズ
３６を設置し、適切なランプ３８で走査する文書ライン
を照射する。
【００２２】図３と５を見ると、アレイ３０は画像走査
された文書を表す電気的画像データないし画素をもたら
すが、それらは適切なＩＩＴインターフェイス４２から
ＶＰ１６に入力される。ここで分かるように、画像デー
タは例えば通信チャネル（図示せず）を通して他の位置
に送信したり、格納するなど、コピーの印刷以外の他の
目的に用いることが出来る。実施例では、インターフェ
イス４２は微分送信器／受信器とＩＩＴ１２とＶＰ１６
の間でデータ／制御流れをもたらすようにした適切な制
御論理を含んでいる。実施例では、インターフェイス４
２は４Ｍバイト／秒の一定した転送速度を持つ８ビット
ワイドの画像データバス４４を備えている。
【００２３】画像データはＶＰ１６（ＶＰ１６の構造と
作動は後に詳細に説明）からＩＯＴ１４にＩＯＴインタ
ーフェイス４６により送信される。再び図１で、インタ
ーフェイス４６はＩＯＴ１４とＶＰ１６間で画像デー
タ、制御信号路を提供し、２つの２走査線の深さのピン
ポンバッファ（図示せず）を含む。ピンポンバッファは
２つの２Ｋ×８ＳＲＡＭとする。望ましい操作形式で
は、画像データはバイトクロック（図示せず）によりイ
ンターフェイス４６から刻時する。
【００２４】特に図２についてＩＯＴ１４の構造と作動
を更に詳しく説明する。ＩＯＴ１４はゼロ、一時画像化
ビームをもたらすために音響−光変調器５４により画像
データの内容に従って変調されたレーザ５２のような適
切かつ強力な光線源を持つラスタスキャナ（ＲＯＳ）５
０を内蔵している。画像化ビームは走査ポリゴン６０に
より照射ステーション５８で感光体５６に渡って走査さ
れ、先に荷電した感光体５６を露光し、静電潜像ないし
変調器５４への画像信号により表された文書を作る。適
切な手段（図示せず）を用いてビームの焦点を感光体５
６に合わせる。
【００２５】図２に示す印刷機１０は矢印６６の方向に
機械フレームから着脱可能な処理カートリッジ６４を用
いている。カートリッジ６４は、１例では部材６８のよ
うなベルトを含む感光体５６を内蔵し、部材６８のよう
なベルトの外縁は適切な感光材７０で被覆している。ベ
ルト６８は駆動位相ロール７２についてアイドラ・ロー
ル７４の周りにカートリッジ６４内で回転するように取
り付けられ、ベルトの内側走行で矢印の示す方向に走行
して複数の複写過程ステーションを通過して画像保持面
を持って来る。図示しないモーターなどの適切な駆動手
段を設けて様々な協調機械部分の運動を駆動、調整し、
それにより紙のような最終支持材７６の上に原稿の入力
情報の忠実な複製を記録する。
【００２６】最初にベルト６８は帯電ステーション７８
で感光面７０を移動し、そこでベルト６８は画像化に先
だって既知の方法で帯電コロトロン８０により感光面７
０上に配置された静電電荷で均一に帯電される。その
後、ベルト６８は露光ステーション５８に駆動され、そ
こで帯電された感光面７０はＲＯＳ５０のライン毎の走
査に露光され、それにより電荷は選別的に露光部位で散
逸し、原稿の入力画像を静電潜像の形で記録する。走査
キャリッジ３２の速度とベルト６８の速度は同期化して
原稿文書の忠実な複製をもたらす。
【００２７】ベルト６８の露光後、感光面７０に記録さ
れた静電潜像は現像ステーション８２に移され、そこで
現像材をベルト６８の感光面７０に塗布して潜像を可視
状態にする。現像ステーション８２は、粗い磁気担持粒
子やトナー着色粒子を有する磁気化可能現像材ミックス
を利用した現像材ロール８６を含む磁気ブラシ現像シス
テムを内蔵している。
【００２８】最終支持材の用紙７６は、上下式スタック
支持トレイ８８上に配備されたスタックで支持される。
スタックがその上昇位置にあると、用紙分離器セグメン
ト化給紙ロール９０は個々の用紙をそこから位置ぎめピ
ンチロール・ペア９２に送る。用紙７６は次に転写ステ
ーション９４に送られ、ベルト上の画像と適切に位置ぎ
めされ、感光面７０に現像された転写ステーション９４
内で最終支持材の用紙７６に接触させて転写コロトロン
９６によりトナー画像を感光面７０から最終支持材７６
の接触側に転写する。画像転写の後、最終支持材７６は
アイドラ・ロール７４の周りを通過する時に支持材７６
のビーム強度によりベルト６８から分離され、トナー画
像を含む用紙７６は定着ステーション９８に送られ、そ
こでロール融着器１００は転写された粉末画像をそれに
定着する。トナー画像を用紙７６に融着した後、出力ロ
ール１０２により用紙スタック・トレイ１０４に送られ
る。
【００２９】大部分のトナー粉末は最終支持材７６に転
写されるものの、トナー画像を最終支持材に転写した
後、いつも若干の残留トナーが感光面７０に残る。転写
操作後、感光面７０上に残っている残留トナー粒子は、
清掃ステーション１０８で感光面７０から取り除かれ
る。清掃ステーション１０８はベルト６８の外周とスク
レーピング接触し、清掃ハウジング１１２に含まれる清
掃ブレード１１０を内蔵し、清掃ハウジング１１２はそ
の上流開口部と関連した清掃シール１１４を有してい
る。代わりにトナー粒子は従来技術でよく知られている
ように清掃ブラシで感光面７０から機械的に清掃するこ
ともできる。
【００３０】図３，４について、ＶＰ１６の構造を更に
詳細に説明する。ＶＰ１６は入力ネットワーク１１６、
第１メモリインターフェイス・ネットワーク１１８、メ
モリ・ネットワーク１２０、コンピュータ・ネットワー
ク１２２、第２メモリインターフェイス・ネットワーク
１２４からなっている。入力ネットワーク１１６はマル
チプレクサ（ＭＵＸ）１２６並びに適切なユーザ・イン
ターフェイス論理回路１３２と接続されたユーザ・イン
ターフェイス（ＵＩ）１３０を内蔵している。１６ビッ
トバス１３４によりＭＵＸ１２６とＵＩ論理回路１３２
はコンピュータネットワーク１２２と交信することが出
来る。更に８ビット画像データバス４４はＭＵＸ１２６
とＵＩ論理回路１３２と交信する。１例では、ＵＩ１３
０にはＣＲＴと接続された従来の制御回路が内蔵されて
おり、制御回路は既知の方法で印刷機１０の操作を開始
するようになっている。
【００３１】第１のメモリインターフェイス・ネットワ
ーク１１８（図３，４）はコンピュータ・ネットワーク
１２２と適切な制御論理回路１４０により接続されたコ
ンプレッサ１３８、直接メモリアクセス（ＤＭＡ）回路
１４２、画像バス・アービタ（ＩＢＡ）１４４、バース
ト・バッファ１４６を内蔵している。実施例では、コン
プレッサ１３８は（ジョイナー・ジュニア(Joiner, J
r.) に対する）米国特許第４，５５９，５６３号（「５
６３発明」）で開示された適応的アルゴリズムと共に使
用するのに適したタイプの通常の構成要素からなり、そ
の関連部分をここに参照として取り入れる。更に制御論
理回路１４０には、インテル社が製造する８２５５入出
力ポートのような既知の入出力装置を内蔵出来る。コン
プレッサ１３８の１つの目的は、データをメモリネット
ワーク１２０に送ることの出来る速度を最大化すること
である。好ましい操作形式では、３０：１までの圧縮率
が達成されている。
【００３２】実施例では、コンプレッサ１３８は統合適
応コンプレッサ（ＩＡＣ）としてバースト・バッファ１
４６に接続され、ＩＡＣには１４８の参照数字を付す
る。図３，４で例示されたバースト・バッファ１４６は
６４バイトの容量を持つ「先入れ・先出し（ＦＩＦ
Ｏ）」タイプのバッファであるが、他の考えられる実施
例では、ＩＯＴインターフェイス４６に使用されている
もののようなピンポンバッファでＦＩＦＯバースト・バ
ッファ１４６に置き換えることが出来る。バス４４によ
りＩＡＣ１４８に入力された８ビットバイトは、１６ビ
ットバイトを合成して、メモリ部１２０に送ることが出
来る。ＩＡＣ１４８は制御回線１５０によりＤＭＡ回路
１４２と相互接続され、要求回線１５２によりＩＢＡ１
４４と相互接続している。
【００３３】１６ビットバイトの形の画像データは、１
６ビット２方向画像バス１５４によりメモリ・ネットワ
ーク１２０を通して送信される。ＩＡＣ１４８からの画
像データの送信は、ＤＭＡ回路１４２を用いて行われ
る。図５で、ＤＭＡ回路１４２はメモリアクセス・レジ
スタ（ＭＡＲ）１５６と制御論理回路１５８を内蔵して
おり、制御論理回路１５８は画像データをＩＡＣ１４８
のような入出力構成部分との間で転送するようになって
いる。以下に更に詳細に説明するように、ＭＡＲ１５６
のプログラミングはコンピュータネットワーク１２２、
特にＣＰＵないしＭＰＵ１６０を用いて行われる。図５
に例示した実施例では、ＭＡＲ１５６は制御論理回路１
５８と共にパッケージされ、ＭＡＲ１５６（図３〜６）
はＣＰＵ１６０とデータバス１６２（ＰＤ００−ＰＤ１
５）により接続されている。更にＭＡＲ１５６と制御論
理回路１５８は、各々の制御回線１６３、１６４により
画像バス・アービタ１４４と接続されている。
【００３４】図３〜５を更に見ると、メモリ・ネットワ
ーク１２０にはページ・バッファ１６８を有するメモリ
部１６６が内蔵されており、ページ・バッファ１６８は
２４ビットアドレス・バス１７０によりＭＡＲ１５６と
相互接続され、制御回線１７２により制御論理回路１５
８と相互接続されている。以下に更に詳細に説明するよ
うに、読取り、書込みその他の適切なページ・バッファ
制御信号は、制御論理回路１５８にＩＢＡ１４４により
送られたコマンドに従って制御回線１７２を経て送信す
ることが出来る。
【００３５】特に図６で、ＭＡＲ１５６の構造を更に詳
細に説明する。例示したＭＡＲ１５６は、第１のアドレ
スカウンタ１７８と第２のアドレスカウンタ１８０を含
み、その両方のカウンタ１７８、１８０は２：１のＭＵ
Ｘ１８１によりアドレスバス１７０と選別的に接続さ
れ、ＭＵＸ１８１は３状態出力を有する。更に第１の２
４ビット事前ロード可能比較器１８２と第２の２４ビッ
ト事前ロード可能比較器１８４はそれぞれ、アドレスカ
ウンタ１７８と１８０に接続されている。比較器１８
２、１８４の各々は、それが接続されるアドレスカウン
タの最初と最後のアドレスを設定するようになってい
る。
【００３６】実施例では、各々のカウンタ１７８、１８
０と比較器１８２、１８４の各々は、制御レジスタ１８
８のＭＰＵインターフェイス１８６並びにクロック出
力、制御論理回路１９０と適切なバス１９２を通して接
続されている。図６に示すようにＭＰＵインターフェイ
ス１８６はＣＰＵ１６０によるＭＡＲ１５６の制御を可
能にする様々な制御回線を内蔵している。例えば、４つ
のアドレス回線ＰＡ１−ＰＡ４を用いてＭＡＲ１５６の
各々の内部レジスタを設定することが出来、データバス
１６２の２方向データバス回線を制御レジスタ１８８の
制御データを提供するのに用いることが出来る。更に、
制御レジスタ１８８は２つの部分に分割して、１つの部
分は第１のカウンタ１７８専用とし、第２の部分を第２
のカウンタ１８０専用とする。最後に、３２ＭＨｚまで
のクロックレートを提供できるクロック出力・制御論理
回路１９０でカウンタ１７８、１８０のどちらをアドレ
スバス１７０に載せて１つのアドレスから他のアドレス
へカウントするかを選択する。
【００３７】再び図３，４を参照して、コストを節約す
るため、ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）を用いてページ・バッファ１６８を形成す
ることが出来る。ページ・バッファ１６８は４Ｍバイト
のＤＲＡＭとする。当業者には理解されるように、ＤＲ
ＡＭはスタティックＲＡＭに対して比較的安価な代替物
である。ＤＲＡＭを使用する時は、再生が例えば従来の
再生制御装置（ＲＦ制御器）１９６により一般に必要で
ある。再生制御装置１９６は画像バス１５４によりペー
ジ・バッファ１６８と接続することが出来る。ＲＦ制御
器１９６はＩＢＡ１４４と要求回線２００を通して交信
し、制御論理回路１５８と制御回線２０２を通して交信
する。
【００３８】メモリ部１６６に大量のデータが格納され
るそれらの実施例では、ディスクドライブ・モジュール
２０４を画像バス１５４上に配置する。ディスクドライ
ブ・モジュール２０４は５０メガバイトの容量を持ち、
ディスクドライブ制御装置（ＤＤＣ）２０８と接続され
た「ウィンチェスタ」タイプのようなハードディスクド
ライブを内蔵している。ディスクドライブ制御装置２０
８の構造と作動に関する詳細は、「ディスクドライブ制
御装置の適用」で説明する。実施例では、モジュール２
０４は画像バス１５４を通してページ・バッファ１６８
と交信し、画像バス１５４と中間バス２１０を通してコ
ンピュータ・ネットワーク１２２と交信する。更にディ
スクドライブ制御装置２０８は要求回線２１２によりＩ
ＢＡ１４４と接続され、制御回線２１４により制御論理
回路１５８と接続されている。
【００３９】第２のメモリインターフェイス・ネットワ
ーク１２４は、バーストバッファ２１６、デコンプレッ
サ２１８及び８ビット生データ・バイパスバス２２０か
らなっている。実施例で、バーストバッファ２１６は構
造的にバースト・バッファ１４６と等価で、デコンプレ
ッサはコンプレッサ１３８と同一ＩＣパッケージの一部
である。ＩＡＣ１４８のように、バーストバッファ２１
６はデコンプレッサ２１８と接続して、統合適応デコン
プレッサ（ＩＡＤ）２２２を形成する。ＩＡＤ２２２は
要求回線２２４によりＩＢＡ１４４と接続され、制御回
線２２６により制御論理回路１５８と接続される。バー
ストバッファ２１６の出力は８ビットとし、デコンプレ
ッサ１８４は８ビットデータバス２３０上に載せる。デ
コンプレッサ２１８の出力をＩＯＴインターフェイス４
６に送りＲＯＳ５０で既知の方法で印刷できる。
【００４０】コンピュータ・ネットワーク１２２にはＣ
ＰＵバス２３２と接続されたＣＰＵ１６０が内蔵されて
いる。実施例では、ＣＰＵ１６０は１０ＭＨｚのクロッ
ク周波数で作動することの出来るモトローラ６８０２０
マイクロプロセッサを内蔵している。更にＣＰＵバス２
３２は、１６ビットワイド・データバス、２３ビットワ
イド・アドレスバスと制御回線からなる。様々な種類の
メモリすなわちＲＯＭ装置２３４、システムＲＡＭ装置
２３６、ＥＥＰＲＯＭ２３８はそれぞれＣＰＵバス２３
２と接続して、ＣＰＵ１６０を既知の方法で支援してい
る。局所割り込み及び仲裁装置２４０並びにカウンタ／
タイマー部２４２はＣＰＵバス２３２と接続して、ＣＰ
Ｕバス２３２の管理と作動を既知の方法で容易にしてい
る。
【００４１】ワークステーションあるいは他のスキャナ
のような入力装置ないしデータソース２４４をＣＰＵバ
ス２３２と接続して、バースト・バッファ１４６内の蓄
積画像データのようにデータをメモリ部１６６に他の入
出力操作と同時に入力することが出来ることを理解すべ
きである。当業者には、ワークステーションのような特
定の入力装置２４４をＣＰＵバス２３２と接続する時、
適切なインターフェイスを用いて適切な接続を達成でき
ることが理解できよう。図３，４をここで見ると、ＣＰ
Ｕ１６０はＩＩＴユニバーサル非同期受信／送信（ＵＡ
ＲＴ）装置２４６によりＩＩＴ１２と相互接続できる。
図３，４の例示した実施例については、ＣＰＵ１６０並
びにＣＰＵバス２３２に接続された装置は、ＣＰＵバス
２３２と要求回線２４８を用いてＩＢＡ１４４を通して
画像バス１５４へのアクセスを捜すことが出来る。ＣＰ
Ｕ１６０はバス１３４、１６２、２３２により制御論理
回路１５８と接続されている。
【００４２】ＣＰＵ１６０はＶＰ１６の「頭脳」となっ
ていることを理解すべきである。先ずＣＰＵ１６０はと
りわけ、システム初期化、「ハウスキーピング操作」、
システム管理、入出力装置との交信に責任があるという
点でＶＰ１６のオペレーティングシステムとしての務め
をしている。特にＣＰＵ１６０はＶＰ１６の診断ツール
即ちマルチムレクサ１２６を通して診断信号の送信や、
バス２１０、２３２を通してフィードバック信号を受信
する務めをする。第２に、以下に更に詳細を説明するよ
うに、ＣＰＵ１６０はデータバス１６２を通したＤＭＡ
回路１４２とのその交信によりデータ転送を容易にする
主要な役割を果たしている。第３にＣＰＵ１６０はＵＩ
１３０ないしページ・バッファ１６８でデータを転送し
て画像データを操作することが出来る。例えばＣＰＵ１
６０は、画像データ上で分解度変換やデータ循環といっ
た様々な既知のディジタル操作を行うことの出来るレジ
スタを有している。最後にＣＰＵ１６０はバス２１０に
よりページ・バッファ１６８と直接的な交信をしている
ので、ＣＰＵ１６０はＩＡＣ１４８とは独立してページ
・バッファ１６８でデータを送ることが出来る。その結
果、画像データがバースト・バッファ１４６内で蓄積さ
れる間、ページ・バッファ１６８とＣＰＵ１６０間でデ
ータを直接に送ることが出来る。
【００４３】画像バス１５４の帯幅機能を最適化するた
め、トランシーバ２５２−２５４の助けを得てデータを
選別的にページ・バッファ１６８に向けて、あるいはそ
れから送ることが出来る。１例では、トランシーバ２５
２−２５４を各々の制御回線２５６−２５８により制御
論理回路１５８と各々のトランシーバ２５２−２５４の
方向、すなわち画像バス１５４上のデータ流れの方向を
プログラム可能に交番させることが出来るように接続す
る。各々のトランシーバは、出来ればテキサスインスツ
ルメンツ社が製造した７４Ｆ２４５双方向トランシーバ
で構成する。
【００４４】上述したように、ページ・バッファ１６８
からＩＯＴインターフェイス４６に送信された画像デー
タは、ＩＯＴ１４で既知の方法で印刷することが出来
る。しかし印刷前に画像データを１ないし複数の頁を格
納すると、印刷で若干の遅れを生じることがある。その
ような遅れをなくすため、ＶＰ１６には、インターフェ
イス４２を直接ＩＯＴインターフェイスと接続する「直
接データバス」２６０を設ける。従ってＩＩＴ１２の入
力速度をＩＯＴ１４の出力速度に関して同期化した時、
ライン毎の同期入出力操作を達成することが出来る。
【００４５】ＶＰ１６の構造を全て説明したが、ここで
ＩＢＡ１４４の順序づけ役割を十分に理解することが出
来る。実施例では、ＩＢＡ１４４は状態マシン即ちシグ
ネティックス社が製造したＰＡＬ８２Ｓ１０５のような
フィールド・プログラマブル・アレイにより実施され
る。図７には様々な入出力構成部分並びに制御論理回路
１５８やページ・バッファ１６８に対するＩＢＡ１４４
の関係が示されている。画像バス１５４へのアクセス従
ってページ・バッファ１６８へのアクセスを求めるに
は、１つないし複数のＩＡＣ１４８、ＣＰＵ１６０、Ｒ
Ｆ制御器１９６、ディスクドライブ制御装置（ＤＤＣ）
２０８、ＩＡＤ２２２は、各々の要求回線１５２、２４
８、２００、２１２、２２４を通して要求信号をＩＢＡ
１４４に送信する。
【００４６】８２Ｓ１０５アレイで使用するようにした
ソフトウエアに応えて、ＩＢＡ１４４は、上記の構成部
分の画像バス１５４へのアクセスを可能にするその命令
を指定する。より詳しくは、ＩＢＡ１４４は制御論理回
路１５８に、上記の構成部分の１つの画像バス１５４へ
のアクセスを選別的に可能にするために制御回線１５
０、２０２、２１４、２２６、２５０を通して適切な制
御信号を送信させる。制御論理回路１５８が適切な制御
信号を上記の入出力構成部分の指定された１つに送信す
ると、それは又制御回線１７２によりどの構成部分が画
像バス１５４へのアクセスを許可されたかに関する情報
をページ・バッファ１６８に送る。順序づけ構成は５つ
の構成部分について示したが、他に考えられる実施例で
は、構成部分を追加してもＩＢＡ１４４と制御論理回路
１５８の編成により、本発明により開示された概念を変
えることなく、順序づけや制御を行うことが出来ること
が当業者には理解されよう。
【００４７】図８を見ると、ＩＢＡ１４４を実施するの
に使用するソフトウエアの基礎となる概念を詳細に述べ
ている。状態図に精通している者には分かるように、番
号の付いた「バブル」は状態マシンが通過できる状態を
表している。図８のソフトウエアを完遂するためのＰＡ
Ｌ８２Ｓ１０５のプログラミングは当業者には知られて
いる。仲裁が５つの入力に対して達成される図８の例に
ついては、ＩＢＡ１４４のＰＡＬは２５ＭＨｚクロック
により駆動され、全ての入力信号は、仲裁時間が４０ナ
ノ秒以下になるようにクロックと同期化される。この例
では、ＩＢＡ１４４に接続された装置の優先順位は次の
ように割り当てられている。
【００４８】 ＲＦ制御装置１９６ ＃１ ＩＡＣ１４８／ＩＡＤ２２２ ＃２ ＤＤＣ２０８ ＃３／＃４ ＣＰＵ１６０ ＃３／＃４
【００４９】ここで分かるように、ＲＦ制御装置１９６
並びにＩＡＣ１４８、ＩＡＤ２２２の優先順位は固定さ
れているが、ＤＤＣ２０８とＣＰＵ１６０の優先順位は
各々のデータ転送の後、循環される。以下の説明で分か
るように、仲裁過程の基礎となる概念は、上記の装置が
設定される優先順位には影響されない。図８で、ＩＢＡ
１４４の順位付けと循環能力を更に詳細に説明する。５
つの装置の１つから状態３Ｆで要求を受け取ると、状態
マシンは高い優先度の要求に対しサービスが行われてい
るかどうかを判定する。例えばＩＡＣ１４８ないしＩＡ
Ｄ２２２が画像バス１５４に対してアクセスを求める
と、マシンはＲＦ制御装置１９６に対する状態０１−０
３が実行されているかどうかをチェックする。ＲＦ制御
装置１９６に対しサービスが行われていると想定して、
マシンはステップ１０ないし１Ｄに進む前にＲＦ制御装
置１９６に対するサービス・ルーチンが完了するまで待
機する。同様にＤＤＣ２０８ないしＣＰＵ１６０が画像
バス１５４に対するアクセスを要求すると、マシンは先
に進む前にＲＦ制御装置１９６、ＩＡＣ１４８あるいは
ＩＡＤ２２２に対してサービスが行われているかどうか
を判定する。仲裁例の順序づけ方式は、図８の凡例によ
り完全に詳述されている。
【００５０】更に図８を見ると、ＩＡＣ１４８とＩＡＤ
２２２並びにＤＤＣ２０８とＣＰＵ１６０の循環は、
「フラグ」の設定により達成している。１例では、ＩＡ
Ｃ１４８に要求が到着すると、マシンは状態３Ｆから１
０に進み、ＩＡＣ１４８の優先度がＩＡＤ２２２の優先
度以下に設定されるようにフラグを設定する。従って、
過程が状態３Ｆに戻ると、同一事前選択時間間隔内でＩ
ＡＣ１４８とＩＡＤ２２２から要求を受け取ると、過程
は状態１０−１Ａよりも１Ｄ−１Ａを通して続けられ
る。状態１Ｄに進むと、ＩＡＣ１４８とＩＡＤ２２２の
優先度が再び循環されるように別のフラグが設定され
る。上記の例に留意すると、同一フラグ設定方法をＤＤ
Ｃ２０８とＣＰＵ１６０に対してサービスを行う際にも
使用出来ることが分かる。
【００５１】図９のタイミング図では、循環方法の別の
例が更に詳しく説明されている。例示的な過程は、ＣＰ
Ｕ１６０がデータをページ・バッファ１６８（活性）に
転送することで始まる。ａとｂの間の時間間隔内で、Ｒ
Ｆ制御装置１９６、ＩＡＣ１４８、ＩＡＤ２２２、ＤＤ
Ｃ２０８が画像バス１５４に対するアクセスを要求して
いる。ＩＢＡ１４４はＣＰＵ１６０の転送が完了し、画
像バス１５４（時間ｂで）を最高優先度を持つ装置、即
ちＲＦ制御装置１９６に与えるまで待機する。ＩＡＣ１
４８ないしＩＡＤ２２２とＤＤＣ２０８は、ＲＦ制御装
置１９６がその転送を完了するまで待機する。時間ｄと
ｅの間にＤＤＣ２０８が画像バス１５４にアクセスした
後、その優先度は＃４に代わり、時間ｅでＣＰＵ１６０
が画像バス１５４にアクセスする。ＣＰＵ１６０がその
２番目の転送を完了すると（時間ｅとｆの間）、その優
先度は＃４に代わり、ＤＤＣ２０８の優先度は＃３にシ
フトバックされる。従ってＤＤＣ２０８とＣＰＵ１６０
から画像バス１５４に対する同時の要求がくる時間ｆで
は、画像バス１５４に対するアクセスはＤＤＣ２０８に
与えられる。
【００５２】印刷機１０の作動は、図１０の例示的なタ
イミング図を参照することにより更に理解することが出
来る。多くのオペレーション・モードに精通している当
業者には、以下に説明するオペレーション・モード以外
にも、これまでに開示した印刷機１０の様々なシステム
やサブシステムでも達成できることが理解されよう。１
つないし複数の原稿の印刷ジョブを始めるには、印刷
数、各々のプリントの大きさなどのジョブのパラメータ
をＵＩ１３０に供給し、ＣＰＵ１６０に従ってバス１３
４により送信される。ＩＩＴＵＡＲＴ２４６により適切
な走査信号をＩＩＴ１２の走査部に送り、印刷信号をＩ
ＯＴインターフェイス４６に送る前に、ＣＰＵ１６０は
ＭＡＲ１５６（図３，４，７）とデータバス１６２によ
り交信して、ページ・バッファ１６８内のアドレスの構
成を可能にする。アドレスは２４ビットの記憶位置であ
り、画像データはそこに格納される。
【００５３】アドレスカウンタ１７８、１８０（図６）
と比較器１８２、１８４を適切な冒頭及び最終アドレス
でＣＰＵインターフェイス１８６によりロードすると、
走査信号がＩＩＴ１２の走査部に送られる。各々のライ
ンが走査されると、対応する画像データがＭＵＸ１２６
によりＩＡＣ１４８に送られ、直接データバス２６０に
よりバーストバッファ４６に送られる。再び図１０を見
ると、ＩＡＣ１４８に送られる画像データの各々のバイ
トは米国特許第４，５５９，５６３号の適応的アルゴリ
ズムを用いて圧縮され、バースト・バッファ１４６内に
一時的に蓄積される。図１０にあるように、画像データ
がバースト・バッファ１４６に蓄積されると、画像デー
タをページ・バッファ１６８に書き込んだり、それから
読み取ったりすることが出来る。図５，６，１１を見る
と、画像データのバイトがどの様にページ・バッファ１
６８に書き込まれるかが分かる。画像データのバイトを
バースト・バッファ１４６から移動するには、ＩＡＣ１
４８はＩＢＡ１４４を通して画像バス１５４に対するア
クセスを求める。
【００５４】ＲＦ制御装置１９６は画像バス１５４を必
要としないと想定すると、ＩＢＡ１４４は制御論理回路
１５８に３つの信号をＩＡＣ１４８、ＭＡＲ１５６、ペ
ージバッファ１６８に同時に送信させる。ＭＡＲ１５６
に第１の信号が送信される結果、使用可能信号のｎＡＥ
Ｎ１が低くなり、有効なアドレス＃１がカウンタ１７８
により「指示される」。カウンタ１７８ないしポインタ
１７８と考えることが出来るものが指定アドレスにある
場合は、制御回線１５０を通して送信される第２の信号
によりＩＡＣ１４８は画像バス１５４にアクセス出来、
画像データバイトが指定アドレスに転送される。回線１
７２を通して送られた第３の信号に対して、ページ・バ
ッファ１６８はバイトを指定アドレスに格納する。
【００５５】ｎＡＥＮ１が低くなり、ＲＤＹ信号が低く
なると、過程は事前に選択されたバイトグループを転送
するのに必要な時間だけ、繰り返すことがことが出来
る。時間バイトがページ・バッファ１６８に転送される
度に、アドレスカウンタ１７８はｎＡＥＮ１の立ち上が
りのページ・バッファ１６８の次のアドレス位置に進
む。比較器１８２内のデータがカウンタ１７８内のカウ
ントに等しければ、ＣＬＲ−Ｃ１が、クロックの立ち上
がりの後、７．５ナノ秒より早く活性となる。ＣＬＲ−
Ｃ１はカウンタ１７８内のアドレスが出力バス１７０に
配置されるまで、活性のままとなる。その後ｎＡＥＮ１
が高くなると、カウンタ１７８はリセットされる。
【００５６】上記の過程が複数バイトに対して繰り返さ
れると、画像データはバースト・モードとして知られる
高速転送モードで転送される。即ち通常「ＤＭＡ（ＤＭ
Ａ）」と呼ばれる上記の指示ないしカウント構成は、デ
ータを通常のマイクロプロセッサ制御構成の速度をはる
かに越える速度で移動する。当業者には理解されるよう
に、ＤＭＡによりＣＰＵ１６０は画像データ転送が割り
込みにより影響されることなく、広範囲のシステム制御
オペレーションを行うことが出来る。
【００５７】オペレーションの望ましい形式では、ＩＡ
Ｃ１４８のバースト・バッファ１４６には８の１６ビッ
トバイトが蓄積され、８番目のバイトをバッファした
後、第１の集合バイトの４つがバースト・モードでペー
ジ・バッファ１６８に転送される。画像のＩＡＤ２２２
への転送、データの蓄積にも、同様の転送方式を達成す
ることが出来る。特に画像データの４バイトはバースト
・モードでページ・バッファ１６８からＩＡＤ２２２の
バーストバッファ２１６に送り、そこで蓄積することが
出来る。その間、蓄積された画像データはデコンプレッ
サ２１８によりバースト・モード転送速度よりはかなり
遅い速度でＩＯＴインターフェイス４６に送ることが出
来る。
【００５８】図１０を再び見ると、ＩＡＣ１４８とＩＡ
Ｄ２２２以外の構成部分は、画像データをページ・バッ
ファ１６８との間でバースト・モードで転送していない
期間にページ・バッファ１６８と交信することが出来る
ことが分かる。図１０に示すように、画像データがバー
スト・バッファ１４６に蓄積され、画像データがＩＯＴ
インターフェイスに送信されている間に、ページ・バッ
ファ１６８がそれぞれＣＰＵ１６０、ＲＦ制御装置１９
６、ＤＤＣ２０８と交信する少なくとも３つの間隔があ
る。１例では、画像データはＣＰＵ１６０にその操作の
ために送ることが出来、他の例では、画像データは後に
印刷するためにディスクドライブ２０６に順番に格納す
ることが出来る。複数コピーの集合の印刷をする場合
は、画像データを格納するのにディスクドライブ２０６
を使用するのが望ましいことが分かる。
【００５９】以下の例に関して、ＶＰ１６の上記の設計
は如何に画像バス１５４の利用を最適化し、それにより
印刷機１０の多機能性を最大化しているかが理解されよ
う。コンプレッサ１３８は画像データを７００ナノ秒当
り１つの１６ビットバイトの速度でバースト・バッファ
１４６に書込むことが出来るので、バーストバッファ１
４６は２８００ナノ秒内に４つの１６ビットバイトを蓄
積することが出来る。ＤＭＡタイプの転送を用いて、４
つのバイトをページ・バッファ１６８に６００ナノ秒で
転送することが出来る。従って蓄積期間中、２２００ナ
ノ秒は他の入出力装置が画像バス１５４にアクセスする
ために残っている。
【００６０】ＩＡＣ１４８とＩＡＤ２２２以外の上述の
例示的な入出力装置は、以下のデータ転送速度を持って
いる。
【００６１】 ＣＰＵ１６０ ４００ｎｓ／１６ビットバイト（１０
ＭＨｚクロックで） ＲＦ制御装置１９６ ４００ｎｓ／１６ビット
バイト ＤＤＣ２０８ ３００ｎｓ／再生サイク
ル
【００６２】上記の速度の点から、ＩＡＣ１４８ないし
ＩＡＤ２２２並びにＣＰＵ１６０、ＲＦ制御装置１９
６、ＤＤＣ２０８は画像バス１５４に、４バイトがバー
スト・バッファ１４６内に蓄積される２８００ナノ秒間
隔中に少なくとも１度アクセスできることになる。
【００６３】上記の例については、画像バス１５４の画
像バスの利用は、最小頻度で画像バス１５４を使用する
入出力装置に関して計算することが出来る。上記の入出
力装置で、１５０００ナノ秒毎に３００ナノ秒の再生サ
イクルを持っているＲＦ制御装置１９６は、最小周波
数、即ち１５０００ナノ秒間隔の僅か２％の画像バス１
５４しか必要としない。ＤＤＣ２０８は５０００ナノ秒
毎に１度バスを要求し（１５０００ナノ秒間隔の８
％）、最悪の場合の圧縮率の１：１に対しては、ＩＡＣ
１４８ないしＩＡＤ２２２のどちらかは６００ナノ秒に
対して２８００ナノ秒毎に１度データ転送を要求する
（１５０００ナノ秒間隔の８％）。従ってＣＰＵ１６０
はバスを１５０００ナノ秒間隔の６８．５７％を使用す
ることが出来る。更に高い圧縮率については（実施例で
は３０：１ほど高くなり得る）、更に多くのバスアクセ
ス時間がＣＰＵ１６０、ＲＦ制御装置１９６、ＤＤＣ２
０８のために得ることが出来る。当業者には、上記の比
較的高い利用方式により、印刷機１０を有利に作動で
き、データ転送、データ操作とデータ記憶のような複数
機能を、少なくとも利用者には極端に短いと思われる時
間間隔ですべて行うことが出来る。
【００６４】図６と１２，１３を見ると、データ転送操
作をかなり向上すると思われるＭＡＲ１５６の特徴を更
に詳述している。特に各々のカウンタないしポインタ１
７８、１８０（図６）は、運動がそれぞれ事前にプログ
ラムされた比較器１８０、１８２により制限された「ル
ープ周りポインタ」として機能する。従ってページ・バ
ッファ１６８のスタック下の各々のカウンタないしポイ
ンタ１７８、１８０の各々の運動は、比較器１８２、１
８４の各々の設定で制限される。そのようなポインタ１
７８、１８０の制限は、利用者が更に下のスタックに格
納された特定データをオーバーライトすることを意図し
ない場合に特に適している。
【００６５】二重ポインタ構成の他の態様は、画像デー
タは、同一カウンタでページ・バッファ１６８に書込
み、ないし読取りする必要はないということである。図
１２で例示した例では、ポインタ１７８が第１のアドレ
ス「Ａ」から第３のアドレス「Ｄ」に移動するように４
バイトの画像データがＩＡＣ１４８からページ・バッフ
ァ１６８に書き込まれている。画像データはポインタ１
７８だけを利用してページ・バッファ１６８からポイン
タ１７８９をアドレスＡにループバックすることにより
読み取られる。しかし本発明により開示した概念では、
アドレスＡ−Ｄのデータは、第２のポインタ１８０を用
いて読み取ることが出来る。当業者には理解されるよう
に、各々のポインタ１７８、１８０を用いて適切なペー
ジバッファ操作で使用するためにアドレスを指定するこ
とが出来る。
【００６６】図１３を見ると、図１２の指示構成の「ス
ナップショット」が示されている。第１の間隔中、アド
レスＤは、使用可能信号ｎＡＥＮ１を低くすることによ
り第１の入出力装置でデータ転送操作に対し指定するこ
とが出来る。その後、Ａのアドレスを、使用可能信号ｎ
ＡＥＮ２を低くすることにより第２の入出力装置でデー
タ転送操作に対して指定することが出来る。１例では、
第１の入出力装置はＩＡＣ１４８として画像データをペ
ージ・バッファ１６８に書込み、第２の入出力装置は画
像適合デコンプレッサ２２４としてデータをＩＯＴイン
ターフェイス４６に対し読み取ることが出来る。他の考
えられる例では、入出力装置は、ＩＡＣ１４８、ＣＰＵ
１６０、ＲＦ制御装置１９６、ＤＤＣ２０８、ＩＡＤ２
２２あるいはページ・バッファ１６８と接続できる同様
の入出力装置の様々な組合せとすることが出来る。
【図面の簡単な説明】
【図１】 ＶＰを含む装置の概略的なブロック図であ
る。
【図２】 装置の部分的に概略的な図である。
【図３】 装置の概略的なブロック図のその１である。
【図４】 装置の概略的なブロック図のその２である。
【図５】 図３，４の部分図である。
【図６】 図３〜５に示すＭＡＲの概略的なブロック図
である。
【図７】 図３，４の部分的な図である。
【図８】 図３，５，７に示すＩＢＡの状態図である。
【図９】 ＩＢＡの操作の例示的なケースを示すタイミ
ング図である。
【図１０】 ＶＰの操作の例示的なケースを示すタイミ
ング図である。
【図１１】 ページバッファのアドレスを生成するため
のアドレス・カウンタの利用を示すタイミング図であ
る。
【図１２】 ページバッファ用の二重ポイント構成とし
て２つのアドレス・カウンタを使う方法を示す概略図で
ある。
【図１３】 図１２の二重ポイント構成の利用を示すタ
イミング図である。
【符号の説明】
１０ 印刷機、１２ ＩＩＴ（画像入力端末）、１４
ＩＯＴ（画像出力端末）、１６ ＶＰ（画像プロセッ
サ）、２１ 文書、２２ プラテン、２４ 文書トレ
イ、２６，２７ 文書取扱装置、３０ アレイ、３２
キャリッジ、３４ 往復手段、３６ レンズ、３８ プ
ラテン、４２ ＩＩＴインターフェイス、４４画像デー
タバス、４６ ＩＯＴインターフェイス、５０ ＲＯＳ
（ラスタスキャナ）、５２ レーザ、５４ 音響−光変
調器、５６ 感光体、５８ 照射ステーション、６０
走査ポリゴン、６４ カートリッジ、６８ 部材（ベル
ト）、７０ 感光材、７２ 駆動位相ロール、７４ ア
イドラ・ロール、７６ 最終支持材、８０ 帯電コロト
ロン、８２ 現像ステーション、８６ 現像材ロール、
８８ スタック支持トレイ、９０ 給紙ロール、９２
ピンチロール・ペア、９４ 転写ステーション、９６
転写コロトロン、９８ 定着ステーション、１００ ロ
ール融着器、１０２ 出力ロール、１０４ 用紙スタッ
ク・トレイ、１０８ 清掃ステーション、１１０ 清掃
ブレード、１１２ 清掃ハウジング、１１４ 清掃シー
ル、１１６ 入力ネットワーク、１１８ 第１メモリイ
ンターフェイス・ネットワーク、１２０ メモリ・ネッ
トワーク、１２２ コンピュータ・ネットワーク、１２
４ 第２メモリインターフェイス・ネットワーク、１２
６マルチプレクサ（ＭＵＸ）、１３０ ＵＩ、１３２
ＵＩ論理回路、１３８ コンプレッサ、１４０ 制御論
理回路、１４２ ＤＭＡ回路、１４４ ＩＢＡ、１４６
バースト・バッファ、１５４ 画像バス、１５６ Ｍ
ＡＲ、１５８ 制御論理回路、１６０ ＣＰＵ、１６４
制御回線、１６８ ページバッファ、１７８ カウン
タ、１８０ カウンタ、１８１ ＭＵＸ、１８２ 比較
器、１８４比較器、１８８ 制御レジスタ、１９０ ク
ロック出力・制御論理回路、１９６ＲＦ制御装置、２０
６ ディスクドライブ、２０８ ＤＤＣ（ディスクドラ
イブ制御装置）、２１６ バースト・バッファ、２１８
デコンプレッサ、２２２ＩＡＤ、２３２ ＣＰＵバ
ス、２３４ ＲＯＭ装置、２３６ ＲＡＭ装置、２３８
ＥＥＰＲＯＭ装置、２４０ 仲裁装置、２４２ カウ
ンタ／タイマ部、２４４ 入力装置、２４６ ＩＩＴＵ
ＡＲＴ（画像入力ユバーサル非同期受信・送信装置）

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 画像データを入力装置から出力装置へ転
    送するようにした画像プロセッサを有する印刷機におい
    て、前記画像プロセッサは前記画像データを送ることの
    出来る画像データバスを有し、前記画像プロセッサが次
    のものを含む前記印刷機：画像データバスと接続されて
    それに対して送られた画像データを格納する手段；画像
    データバスと選別的に接続されて、入力装置から前記格
    納手段へ送られた画像データをバッファする第１の手段
    であって、前記第１のバッファ手段は画像バスにアクセ
    スを求めるときに要求信号を生成するもの；画像データ
    バスと選別的に接続されて、前記格納手段から出力装置
    に送られた画像データをバッファする第２の手段であっ
    て、前記第２のバッファ手段は画像バスにアクセスを求
    めるときに要求信号を生成するもの；前記第１と第２の
    バッファ手段と接続されて、前記第１と第２のバッファ
    手段のどちらが画像データバスへアクセス可能とされる
    かを仲裁する手段であって、前記仲裁手段が実質的に同
    時に前記第１と第２のバッファ手段から要求信号を受け
    取ったとき、画像データを前記格納手段で転送するも
    の。
JP4286405A 1991-10-29 1992-10-23 印刷機用画像プロセッサ Pending JPH05316312A (ja)

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