JPH05315867A - Semiconductor device - Google Patents

Abstract

PURPOSE:To reduce the occupied area of a self bias circuit in a hybrid integrated circuit on which a high frequency FET is mounted. CONSTITUTION:An insulation board 3 is mounted on a ground conductor 15 on which a FET chip 14 is mounted. Resistor patterns 7, 22 are printed out on conductor patterns 5a, 5b, 8a, 8b on the insulation board 3. The self bias circuit for the FET is formed by using the resistor patterns 7, 22.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【技術分野】本発明は半導体装置に関し、特に高周波Ｆ
ＥＴ素子を内蔵した半導体装置の構造に関するものであ
る。TECHNICAL FIELD The present invention relates to a semiconductor device, and particularly to a high frequency F
The present invention relates to the structure of a semiconductor device containing an ET element.

【０００２】[0002]

【従来技術】従来のこの種の半導体装置の構造を図２を
参照して説明する。図２（Ａ）は当該半導体装置を含ん
で構成された混成集積回路の平面図であり、（Ｂ）はそ
のＡ―Ａ′線に沿う矢視方向の断面図である。2. Description of the Related Art The structure of a conventional semiconductor device of this type will be described with reference to FIG. 2A is a plan view of a hybrid integrated circuit including the semiconductor device, and FIG. 2B is a cross-sectional view taken along the line AA ′ in the direction of the arrow.

【０００３】装置の基台となる接地導体２１上には絶縁
基板１６が選択的に被着形成されており、その露出部分
にはＦＥＴチップ１４をマウントすべき接地導体１５が
被着されている。絶縁基板１６上には必要な箇所に所望
の配線パターン１７ａ，１７ｂ，２０ａ，２０ｂが選択
的に形成されている。An insulating substrate 16 is selectively formed on a ground conductor 21 which is a base of the device, and a ground conductor 15 on which an FET chip 14 is to be mounted is attached to an exposed portion thereof. .. Desired wiring patterns 17a, 17b, 20a, 20b are selectively formed on the insulating substrate 16 at required positions.

【０００４】ＦＥＴチップ１４がマウントされている接
地導体１５の上面には、このチップ１４を囲む様に絶縁
部材３が設けられている。そして、これ等絶縁部材３上
にはドレイン用導出リード１及びゲート用導出リード２
が夫々被着形成され、ＦＥＴチップ１４のドレイン電極
とリード１とがドレイン側ワイヤ１２により接続され、
ゲート電極とリード２とがゲート側ワイヤ１０により接
続されている。尚、ソース電極は接地導体１５とソース
側ワイヤ１３ａ，１３ｂにより接続され、アースされて
いる。An insulating member 3 is provided on the upper surface of the ground conductor 15 on which the FET chip 14 is mounted so as to surround the chip 14. Then, on the insulating member 3, the drain lead-out lead 1 and the gate lead-out lead 2 are provided.
And the drain electrode of the FET chip 14 and the lead 1 are connected by the drain side wire 12,
The gate electrode and the lead 2 are connected by the gate side wire 10. The source electrode is connected to the ground conductor 15 by the source side wires 13a and 13b and is grounded.

【０００５】以上の構成がＦＥＴチップを含む半導体装
置であるが、この半導体装置のＦＥＴに対するゲートバ
イアス回路を混成集積回路として構成しており、そのた
めに、絶縁基板１６上にチップ抵抗または膜抵抗１８，
１９を形成し、これ等抵抗１８，１９を配線パターン２
０ｂによりゲート用導出リード２と接続するようになっ
ている。図４にその等価回路を示している。Although the above-described structure is the semiconductor device including the FET chip, the gate bias circuit for the FET of the semiconductor device is configured as a hybrid integrated circuit. Therefore, the chip resistor or the film resistor 18 is formed on the insulating substrate 16. ，
19 are formed, and these resistors 18 and 19 are connected to the wiring pattern 2
The lead lead 2 for gate is connected by 0b. The equivalent circuit is shown in FIG.

【０００６】この様に従来の半導体装置の構造では、Ｆ
ＥＴのゲートバイアス回路としてチップ抵抗や膜抵抗等
を別に設けて混成集積回路とする必要がある他に、電源
ＶGG（ゲート電源）及び接地点までの配線パターン（図
２（Ａ）では１７ａ，１７ｂ）等も必要となる。よっ
て、集積回路全体の面積が大きくなると共に、ＦＥＴ個
別のバラツキによってバイアス抵抗１８，１９をトリミ
ングすることが必要となるという欠点がある。As described above, in the structure of the conventional semiconductor device, F
It is necessary to separately provide a chip resistor, a film resistor, and the like as a gate bias circuit of the ET to form a hybrid integrated circuit, and also a wiring pattern to a power source VGG (gate power source) and a ground point (17a and 17b in FIG. 2A). ) Etc. are also required. Therefore, there is a drawback that the area of the entire integrated circuit becomes large and the bias resistors 18 and 19 need to be trimmed due to variations in individual FETs.

【０００７】[0007]

【発明の目的】本発明の目的は、小型化を図ることが可
能でかつ素子の特性バラツキに容易に対処できる半導体
装置を提供することである。SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device which can be miniaturized and can easily deal with variations in characteristics of elements.

【０００８】[0008]

【発明の構成】本発明による半導体装置は、接地導体
と、前記接地導体の一主表面上にその一部を露出して被
着された絶縁基板と、前記接地導体の露出面にマウント
されたトランジスタチップと、前記絶縁基板上に被着形
成され前記トランジスタの自己バイアス用の抵抗パター
ンと、これ等全てを内蔵する半導体容器とを含むことを
特徴とする。A semiconductor device according to the present invention is mounted on a ground conductor, an insulating substrate partially exposed on one main surface of the ground conductor, and an exposed surface of the ground conductor. It is characterized by including a transistor chip, a resistance pattern for forming a self-bias of the transistor formed on the insulating substrate, and a semiconductor container containing all of these.

【０００９】本発明による他の半導体装置は、前記抵抗
パターンが複数個形成されていることを特徴としてい
る。Another semiconductor device according to the present invention is characterized in that a plurality of the resistance patterns are formed.

【００１０】[0010]

【実施例】以下、図面を用いて本発明の実施例について
説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００１１】図１は本発明の実施例の構造を示す図であ
り、図２と同等部分は同一符号により示している。図１
（Ａ）は平面図であり、（Ｂ）はそのＸ―Ｘ′線に沿う
矢視方向断面図、（Ｃ）はそのＹ―Ｙ′線に沿う矢視方
向断面図である。FIG. 1 is a diagram showing the structure of an embodiment of the present invention, and the same parts as in FIG. 2 are designated by the same reference numerals. Figure 1
(A) is a plan view, (B) is a sectional view in the direction of the arrow along the line XX ', and (C) is a sectional view in the direction of the arrow along the line YY'.

【００１２】接地導体１５の一主表面上にその一部を露
出して絶縁基板３が被着形成されている。この露出した
接地導体１５上にＦＥＴチップ１４がロー付けされてマ
ウントされており、ＦＥＴチップ１４のソース電極はソ
ースワイヤ１３ａ，１３ｂにより単板コンデンサ４ａ，
４ｂ（例えば、ＭＯＳコンデンサ）に接続されている。
更に、単板コンデンサ４ａはワイヤ１１により絶縁基板
３上の導体パターン６に接続されており、導体パターン
６と８との間に抵抗パターン７が被着形成されている。An insulating substrate 3 is adhered and formed on a main surface of the ground conductor 15 with a part thereof exposed. The FET chip 14 is brazed and mounted on the exposed ground conductor 15, and the source electrode of the FET chip 14 is a single plate capacitor 4a, which is connected to the source wires 13a and 13b.
4b (for example, a MOS capacitor).
Further, the single plate capacitor 4a is connected to the conductor pattern 6 on the insulating substrate 3 by the wire 11, and the resistance pattern 7 is formed between the conductor patterns 6 and 8 by coating.

【００１３】この導体パターン８には内側面がメタライ
ズされたスルーホール９ａが形成されており、導体パタ
ーン８はこのスルーホール９ａを介して接地導体１５に
接続され接地されている。尚、単板コンデンサ４ｂは接
地導体１５に接続され接地されている。The conductor pattern 8 is formed with a through hole 9a whose inner surface is metallized, and the conductor pattern 8 is connected to the ground conductor 15 and grounded through the through hole 9a. The single plate capacitor 4b is connected to the ground conductor 15 and grounded.

【００１４】ゲート電極はワイヤ１０を介してリード部
２へ接続され、更にこのリード部２の導体パターン部５
ｂは抵抗パターン２２へ接続されている。そして、この
抵抗パターン２２は導体パターン８ｂのスルーホール９
ｂを介して接地導体１５に接地されている。The gate electrode is connected to the lead portion 2 through the wire 10, and the conductor pattern portion 5 of the lead portion 2 is further connected.
b is connected to the resistance pattern 22. The resistance pattern 22 is formed in the through hole 9 of the conductor pattern 8b.
It is grounded to the ground conductor 15 via b.

【００１５】ドレイン電極はドレイン側ワイヤ１２によ
りリード１に接続され、このリード１がドレイン導出端
子となっている。The drain electrode is connected to the lead 1 by the drain side wire 12, and this lead 1 serves as a drain lead terminal.

【００１６】こうして得られたＦＥＴ半導体装置が一つ
の半導体容器に収納されて、自己バイアス回路を内蔵し
た小型の半導体装置が得られることになる。図３にその
等価回路を示しており、図示する如く、単にドレイン側
リード１にドレインバイアス電源ＶDDを供給するのみ
で、ＦＥＴの自己バイアスが得られる。従来の構造で
は、図４に示す如く、バイアス回路（抵抗１８，１９）
が別に必要となるので、ドレインバイアス電源ＶDDの他
にゲートバイアス電源ＶGGをも必要となる欠点があっ
た。The FET semiconductor device thus obtained is housed in one semiconductor container, and a small semiconductor device having a built-in self-bias circuit can be obtained. FIG. 3 shows an equivalent circuit thereof, and as shown in the figure, the self bias of the FET can be obtained by simply supplying the drain bias power supply VDD to the drain side lead 1. In the conventional structure, as shown in FIG. 4, a bias circuit (resistors 18 and 19) is provided.
Therefore, the gate bias power supply VGG is required in addition to the drain bias power supply VDD.

【００１７】図５は本発明の他の実施例を示す平面図で
あり、図１と同等部分は同一符号にて示している。本例
では、導体パターン６と１７との間に抵抗パターン１６
を更に設けることにより、抵抗値を所望に選定できるよ
うにして、ＦＥＴの特性バラツキによるバイアス変動を
なくすことができる。FIG. 5 is a plan view showing another embodiment of the present invention, and the same parts as those in FIG. 1 are designated by the same reference numerals. In this example, the resistance pattern 16 is provided between the conductor patterns 6 and 17.
By further providing, the resistance value can be selected as desired, and the bias fluctuation due to the characteristic variation of the FET can be eliminated.

【００１８】[0018]

【発明の効果】叙上の如く、本発明によれば、ＦＥＴの
自己バイアス回路をＦＥＴチップと共に半導体容器内に
内蔵できる構造としたので、外部に設けていたバイアス
回路が不要となり、集積回路の専有面積が小となるとい
う効果がある。As described above, according to the present invention, the self-bias circuit of the FET can be built in the semiconductor container together with the FET chip. Therefore, the external bias circuit is unnecessary, and the integrated circuit This has the effect of reducing the occupied area.

【００１９】また、抵抗パターンを複数個形成してトリ
ミング機能を有するようにしたので、ＦＥＴのバラツキ
によるバイアス点の変化を抑圧することができるという
効果もある。Further, since a plurality of resistance patterns are formed so as to have a trimming function, there is also an effect that it is possible to suppress the change of the bias point due to the variation of the FET.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施例を示す図であり、（Ａ）は平面
図、（Ｂ）はＸ―Ｘ′線の断面図、（Ｃ）はＹ―Ｙ′線
の断面図である。FIG. 1 is a diagram showing an embodiment of the present invention, (A) is a plan view, (B) is a sectional view taken along line XX ′, and (C) is a sectional view taken along line YY ′.

【図２】従来の半導体装置を示す図であり、（Ａ）は平
面図、（Ｂ）はＡ―Ａ′線の断面図である。2A and 2B are diagrams showing a conventional semiconductor device, in which FIG. 2A is a plan view and FIG. 2B is a sectional view taken along the line AA ′.

【図３】本発明の実施例の等価回路図である。FIG. 3 is an equivalent circuit diagram of an embodiment of the present invention.

【図４】従来の図２の装置の等価回路図である。FIG. 4 is an equivalent circuit diagram of the conventional device of FIG.

【図５】本発明の他の実施例の平面図である。FIG. 5 is a plan view of another embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１ ドレイン側リード ２ ゲート側リード ３ 絶縁基板 ４ａ，４ｂ 単板コンデンサ ５ａ，５ｂ，６，８ａ，８ｂ，１７ 導体パターン ７，１６，２２ 抵抗パターン ９ａ，９ｂ スルーホール １０ ゲートワイヤ １２ ドレインワイヤ １３ａ，１３ｂ ソースワイヤ １４ ＦＥＴチップ １５ 接地導体 1 Drain Side Lead 2 Gate Side Lead 3 Insulating Substrate 4a, 4b Single Plate Capacitor 5a, 5b, 6, 8a, 8b, 17 Conductor Pattern 7, 16, 22 Resistance Pattern 9a, 9b Through Hole 10 Gate Wire 12 Drain Wire 13a, 13b source wire 14 FET chip 15 ground conductor

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 接地導体と、前記接地導体の一主表面上
にその一部を露出して被着された絶縁基板と、前記接地
導体の露出面にマウントされたトランジスタチップと、
前記絶縁基板上に被着形成され前記トランジスタの自己
バイアス用の抵抗パターンと、これ等全てを内蔵する半
導体容器とを含むことを特徴とする半導体装置。1. A ground conductor, an insulating substrate which is partially exposed on one main surface of the ground conductor, and a transistor chip mounted on the exposed surface of the ground conductor.
A semiconductor device comprising: a resistance pattern for self-biasing of the transistor, which is deposited on the insulating substrate; and a semiconductor container containing all of these. 【請求項２】 前記絶縁基板に設けられ、前記抵抗パタ
ーンを前記接地導体に対して電気的に接続するためのス
ルーホールを更に含むことを特徴とする請求項１記載の
半導体装置。2. The semiconductor device according to claim 1, further comprising a through hole provided in the insulating substrate for electrically connecting the resistance pattern to the ground conductor. 【請求項３】 前記抵抗パターンが複数個被着形成され
ていることを特徴とする請求項１または２記載の半導体
装置。3. The semiconductor device according to claim 1, wherein a plurality of the resistance patterns are deposited and formed.