JPH05315570A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPH05315570A JPH05315570A JP4114384A JP11438492A JPH05315570A JP H05315570 A JPH05315570 A JP H05315570A JP 4114384 A JP4114384 A JP 4114384A JP 11438492 A JP11438492 A JP 11438492A JP H05315570 A JPH05315570 A JP H05315570A
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Abstract
(57)【要約】
【目的】半導体記憶装置の配線を形成する際に、高さの
異なる２つの領域いずれに於いても最適な露光条件によ
り露光できるようにし、微細パターンの形成を容易にす
る。 【構成】高さの異なる２つの領域のフォトレジスト膜１
４を２度に分けて、それぞれの領域で最適の露光条件を
設定して露光する。
異なる２つの領域いずれに於いても最適な露光条件によ
り露光できるようにし、微細パターンの形成を容易にす
る。 【構成】高さの異なる２つの領域のフォトレジスト膜１
４を２度に分けて、それぞれの領域で最適の露光条件を
設定して露光する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の製造
方法に関し、特にフォトレジスト膜の露光方法に関す
る。
方法に関し、特にフォトレジスト膜の露光方法に関す
る。
【０００２】
【従来の技術】図２は半導体記憶装置の中で１トランジ
スタ１キャパシタ型ダイナミックメモリ（以下ＤＲＡＭ
と記す）のメモリセル部分を示した回路図である。ワー
ド線Ｗを選択してスイッチングトランジスタＱ1 を導通
状態とし、キャパシタＣ1 の一方の電極部にデータ線Ｄ
からデータを電荷の形で書き込んだり、あるいは、キャ
パシタＣ1 からデータ線Ｄへデータを読み出したりす
る。
スタ１キャパシタ型ダイナミックメモリ（以下ＤＲＡＭ
と記す）のメモリセル部分を示した回路図である。ワー
ド線Ｗを選択してスイッチングトランジスタＱ1 を導通
状態とし、キャパシタＣ1 の一方の電極部にデータ線Ｄ
からデータを電荷の形で書き込んだり、あるいは、キャ
パシタＣ1 からデータ線Ｄへデータを読み出したりす
る。
【０００３】図３は、図２で示したメモリセルの実際の
構造を示した断面図で、Ｐ型シリコン基板１上に形成し
た状態を示している。ワード線は一方向に延在する多結
晶シリコン膜４ａによりつくられるとともに、スイッチ
ングトランジスタのゲート電極を構成している。Ｎ型不
順物領域３ａ，３ｂがスイッチングトランジスタのソー
ス，ドレインを構成するとともに、一方のＮ型不純物領
域３ｂはシリサイド膜１１で形成されたデータ線に接続
されている。又、他方のＮ型不順物領域３ａはキャパシ
タの一方の電極を構成する多結晶シリコン膜７に接続さ
れている。多結晶シリコン膜９はキャパシタの他方の電
極であり、２つの多結晶シリコン膜７，９が薄い絶縁膜
８を介して対向する部分が実際のキャパシタとなってい
る。なお、多結晶シリコン膜４ｂは隣接するメモリセル
のワード線を構成している。また、アルミニウム配線１
３ａ，１３ｂは、それぞれ多結晶シリコン膜４ａ，４ｂ
で構成されたワード線の抵抗を下げるため、所定の間隔
ごとに下の多結晶シリコン膜４ａ，４ｂと接続をとるた
めに設けられている。更にアルミニウム配線１３ｃは、
メモリセルの外側に設けられたデコーダやセンス増幅器
などの回路の信号配線である。
構造を示した断面図で、Ｐ型シリコン基板１上に形成し
た状態を示している。ワード線は一方向に延在する多結
晶シリコン膜４ａによりつくられるとともに、スイッチ
ングトランジスタのゲート電極を構成している。Ｎ型不
順物領域３ａ，３ｂがスイッチングトランジスタのソー
ス，ドレインを構成するとともに、一方のＮ型不純物領
域３ｂはシリサイド膜１１で形成されたデータ線に接続
されている。又、他方のＮ型不順物領域３ａはキャパシ
タの一方の電極を構成する多結晶シリコン膜７に接続さ
れている。多結晶シリコン膜９はキャパシタの他方の電
極であり、２つの多結晶シリコン膜７，９が薄い絶縁膜
８を介して対向する部分が実際のキャパシタとなってい
る。なお、多結晶シリコン膜４ｂは隣接するメモリセル
のワード線を構成している。また、アルミニウム配線１
３ａ，１３ｂは、それぞれ多結晶シリコン膜４ａ，４ｂ
で構成されたワード線の抵抗を下げるため、所定の間隔
ごとに下の多結晶シリコン膜４ａ，４ｂと接続をとるた
めに設けられている。更にアルミニウム配線１３ｃは、
メモリセルの外側に設けられたデコーダやセンス増幅器
などの回路の信号配線である。
【０００４】図３に示したＤＲＡＭのモメリセルに於い
て、回路を安定に動作させるためには、メモリセルのキ
ャパシタの容量値を大きくして蓄積される電荷量を大き
くする必要がある。その手法としては、キャパシタの絶
縁膜を薄くする手法や絶縁膜に誘電率の大きい物質を用
いる手法、更に電極の対向する面積を大きくする手法な
どがある。この内一般に多く用いられている手法として
は、最後に示した電極の対向する面積を大きくする手法
である。
て、回路を安定に動作させるためには、メモリセルのキ
ャパシタの容量値を大きくして蓄積される電荷量を大き
くする必要がある。その手法としては、キャパシタの絶
縁膜を薄くする手法や絶縁膜に誘電率の大きい物質を用
いる手法、更に電極の対向する面積を大きくする手法な
どがある。この内一般に多く用いられている手法として
は、最後に示した電極の対向する面積を大きくする手法
である。
【０００５】図４は、そのような工夫を行なったＤＲＡ
Ｍのメモリセルを示した断面図で図３に示したものとの
相違点は、キャパシタの一方の電極を形成する多結晶シ
リコン膜７Ａを厚く形成することで、側面部に於ける対
向面積を大きくしている点である。この手法はメモリセ
ルの占有面積を変えないで、キャパシタの電極の対向面
積を大きくするためには縦方向に伸ばせばよいという考
えに基づいている。この結果、キャパシタの容量値を大
きくすることができ、回路を安定に動作させることがで
きる。
Ｍのメモリセルを示した断面図で図３に示したものとの
相違点は、キャパシタの一方の電極を形成する多結晶シ
リコン膜７Ａを厚く形成することで、側面部に於ける対
向面積を大きくしている点である。この手法はメモリセ
ルの占有面積を変えないで、キャパシタの電極の対向面
積を大きくするためには縦方向に伸ばせばよいという考
えに基づいている。この結果、キャパシタの容量値を大
きくすることができ、回路を安定に動作させることがで
きる。
【０００６】
【発明が解決しようとする課題】しかるに図４で示した
従来のメモリセルでは、キャパシタの容量値を大きくす
るために多結晶シリコン膜７Ａを厚く形成しているた
め、メモリセルが形成される領域が、周囲のデコーダや
センス増幅器などの周辺回路が形成される領域よりも高
くなり、２つの領域の境界部で大きな段差が生じてしま
う。この段差は多結晶シリコン膜７Ａの厚さにより異な
るが、０．５〜１．５μｍにもなる。
従来のメモリセルでは、キャパシタの容量値を大きくす
るために多結晶シリコン膜７Ａを厚く形成しているた
め、メモリセルが形成される領域が、周囲のデコーダや
センス増幅器などの周辺回路が形成される領域よりも高
くなり、２つの領域の境界部で大きな段差が生じてしま
う。この段差は多結晶シリコン膜７Ａの厚さにより異な
るが、０．５〜１．５μｍにもなる。
【０００７】今、アルミニウム配線１３ａ〜１３ｃのパ
ターンを形成しようとすると、アルミニウム膜（図７の
１３）を全面に形成した後フォトレジストを塗布し、フ
ォトマスクを用いて所望のパターンに応じて選択的に露
光を行なう。図５はフォトレジスト膜１４を露光した後
の状態を示した断面図でフォトレジスト膜１４のうち斜
線をほどこした部分が露光された部分１４Ａである。
ターンを形成しようとすると、アルミニウム膜（図７の
１３）を全面に形成した後フォトレジストを塗布し、フ
ォトマスクを用いて所望のパターンに応じて選択的に露
光を行なう。図５はフォトレジスト膜１４を露光した後
の状態を示した断面図でフォトレジスト膜１４のうち斜
線をほどこした部分が露光された部分１４Ａである。
【０００８】この時、メモリセル領域と、その周囲の領
域との間で大きな段差があるため、２つの領域両方でフ
ォトレジストを最適な焦点条件で露光するのが困難にな
ってくる。その結果、一方の領域に於いてパターンの間
隔の小さい部分で隣り合うパターンがつながったり、あ
るいは、幅の細い部分でパターンが切れたりしてしまう
という問題点が発生してくるのである。
域との間で大きな段差があるため、２つの領域両方でフ
ォトレジストを最適な焦点条件で露光するのが困難にな
ってくる。その結果、一方の領域に於いてパターンの間
隔の小さい部分で隣り合うパターンがつながったり、あ
るいは、幅の細い部分でパターンが切れたりしてしまう
という問題点が発生してくるのである。
【０００９】
【課題を解決するための手段】本発明の半導体記憶装置
の製造方法は、表面の平均的な高さに差のある第１の領
域および第２の領域を有する半導体基板上の所定の絶縁
膜上に配線用導電膜を被着し、前記配線用導電膜をフォ
トレジスト膜で被覆する工程と、前記第１（又は第２）
の領域上の前記フォトレジスト膜を選択時に露光した後
前記第２（または第１）の領域上の前記フォトレジスト
膜を選択的に露光する工程とを有するというものであ
る。
の製造方法は、表面の平均的な高さに差のある第１の領
域および第２の領域を有する半導体基板上の所定の絶縁
膜上に配線用導電膜を被着し、前記配線用導電膜をフォ
トレジスト膜で被覆する工程と、前記第１（又は第２）
の領域上の前記フォトレジスト膜を選択時に露光した後
前記第２（または第１）の領域上の前記フォトレジスト
膜を選択的に露光する工程とを有するというものであ
る。
【００１０】
【実施例】以下に図面を用いて本発明の実施例について
説明する。
説明する。
【００１１】図１（ａ），（ｂ）は本発明の一実施例の
製造工程順に示した断面図である。
製造工程順に示した断面図である。
【００１２】図１（ａ）に示すように、従来例と同様に
ＤＲＡＭセルアレーの主要部および周辺回路の主要部を
形成したのちに、層間絶縁膜１２にアルミニウム膜１３
を被着した後、フォトレジスト膜１４を塗布する。そし
て、デコーダやセンス増幅器などメモリセル以外のもの
が形成された第１の領域１５（周辺回路領域）のフォト
レジスト膜１４をアルミニウムのパターンに応じて選択
的に露光する。図１（ａ）に、斜線を付した部分がフォ
トレジスト膜１４の露光された部分１４Ｂである。この
時、フォトレジスト膜１４の露光に使用するフォトマス
クは第１の領域１５のパターンが形成されているととも
に、メモリセルアレー領域はすべて暗部となっているも
のを用いる。次いで、メモリセルアレー領域のパターン
のみ形成されて、第１の領域１５はすべて暗部となって
いる，前述したフォトマスクとは別の第２のフォトマス
クによりメモリセルアレー領域のフォトレジスト膜１４
を露光する。この状態を示したのが図１（ｂ）である。
この時、周囲の領域より平均的な高さが高くなっている
分だけ、露光装置のウェーハを保持する台の高さを調整
して、第２の露光領域１６を最適の焦点条件で露光でき
るようにする。また、第１の露光領域と第２の露光領域
との境界部分は多少重なるようにしておく方がよい。次
に露光したフォトレジスト膜を現像して、露光部分を除
去した後、下層のアルミニウム膜１３をエッチングすれ
ば、所望のパターンのアルミニウム配線（図４の１３ａ
〜１３ｃに相当）を形成することができる。
ＤＲＡＭセルアレーの主要部および周辺回路の主要部を
形成したのちに、層間絶縁膜１２にアルミニウム膜１３
を被着した後、フォトレジスト膜１４を塗布する。そし
て、デコーダやセンス増幅器などメモリセル以外のもの
が形成された第１の領域１５（周辺回路領域）のフォト
レジスト膜１４をアルミニウムのパターンに応じて選択
的に露光する。図１（ａ）に、斜線を付した部分がフォ
トレジスト膜１４の露光された部分１４Ｂである。この
時、フォトレジスト膜１４の露光に使用するフォトマス
クは第１の領域１５のパターンが形成されているととも
に、メモリセルアレー領域はすべて暗部となっているも
のを用いる。次いで、メモリセルアレー領域のパターン
のみ形成されて、第１の領域１５はすべて暗部となって
いる，前述したフォトマスクとは別の第２のフォトマス
クによりメモリセルアレー領域のフォトレジスト膜１４
を露光する。この状態を示したのが図１（ｂ）である。
この時、周囲の領域より平均的な高さが高くなっている
分だけ、露光装置のウェーハを保持する台の高さを調整
して、第２の露光領域１６を最適の焦点条件で露光でき
るようにする。また、第１の露光領域と第２の露光領域
との境界部分は多少重なるようにしておく方がよい。次
に露光したフォトレジスト膜を現像して、露光部分を除
去した後、下層のアルミニウム膜１３をエッチングすれ
ば、所望のパターンのアルミニウム配線（図４の１３ａ
〜１３ｃに相当）を形成することができる。
【００１３】なお、以上の説明では、ダイナミックメモ
リに関して述べてきたが、スタティックメモリや読み出
し専用メモリに関しても本発明を適用できることは明ら
かである。また、露光する順番も必ずしも前述した順番
に限るものではない。
リに関して述べてきたが、スタティックメモリや読み出
し専用メモリに関しても本発明を適用できることは明ら
かである。また、露光する順番も必ずしも前述した順番
に限るものではない。
【００１４】
【発明の効果】以上説明したように、本発明は、半導体
基板上の所定の層間絶縁膜上に被着した配線用導電膜に
塗布したフォトレジスト膜を露光して、表面の平均的な
高さに差のある第１及び第２の領域にそれぞれ同層の配
線を形成するのに、第１（または第２）の領域のフォト
レジスト膜を露光した後、第２（または第１）の領域の
フォトレジスト膜を露光することで、高さの異なる２つ
の領域いずれに於いても最適な露光条件により露光でき
るので、微細パターンの形成を容易にできるという効果
を有する。
基板上の所定の層間絶縁膜上に被着した配線用導電膜に
塗布したフォトレジスト膜を露光して、表面の平均的な
高さに差のある第１及び第２の領域にそれぞれ同層の配
線を形成するのに、第１（または第２）の領域のフォト
レジスト膜を露光した後、第２（または第１）の領域の
フォトレジスト膜を露光することで、高さの異なる２つ
の領域いずれに於いても最適な露光条件により露光でき
るので、微細パターンの形成を容易にできるという効果
を有する。
【図１】本発明の一実施例の説明に使用するため
（ａ），（ｂ）に分図して示す工程順断面図である。
（ａ），（ｂ）に分図して示す工程順断面図である。
【図２】ダイナミックメモリの回路図である。
【図３】従来のダイナミックメモリの断面図である。
【図４】図３に示したダイナミックメモリを改良したダ
イナミックメモリの断面図である。
イナミックメモリの断面図である。
【図５】図４に示した従来のダイナミックメモリの一製
造工程に対応する断面図である。
造工程に対応する断面図である。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ａ，４ｂ 多結晶シリコン膜 ５ａ，５ｂ Ｎ型不純物領域 ６ 層間絶縁膜 ７，７Ａ 多結晶シリコン膜（キャパシタ下部電極） ８，８Ａ 絶縁膜 ９，９Ａ 多結晶シリコン膜（キャパシタ上部電極） １０ 層間絶縁膜 １１ シリサイド膜 １２ 層間絶縁膜 １３ アルミニウム膜 １３ａ，１３ｂ，１３ｃ アルミニウム配線 １４ フォトレジスト膜 １４Ａ，１４Ｂ，１４Ｃ フォトレジスト膜の露光部
分 １５ 第１の領域 １６ 第２の領域
分 １５ 第１の領域 １６ 第２の領域
Claims (2)
- 【請求項１】 表面の平均的な高さに差のある第１の領
域および第２の領域を有する半導体基板上の所定の絶縁
膜上に配線用導電膜を被着し、前記配線用導電膜をフォ
トレジスト膜で被覆する工程と、前記第１（又は第２）
の領域上の前記フォトレジスト膜を選択時に露光した後
前記第２（または第１）の領域上の前記フォトレジスト
膜を選択的に露光する工程とを有することを特徴とする
半導体記憶装置の製造方法。 - 【請求項２】 第２の領域は、メモリセルが行列状に配
置されたメモリセルアレー領域であり、第１の領域は周
辺回路領域である請求項１記載の半導体記憶装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4114384A JPH05315570A (ja) | 1992-05-07 | 1992-05-07 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4114384A JPH05315570A (ja) | 1992-05-07 | 1992-05-07 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315570A true JPH05315570A (ja) | 1993-11-26 |
Family
ID=14636326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4114384A Withdrawn JPH05315570A (ja) | 1992-05-07 | 1992-05-07 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315570A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007227454A (ja) * | 2006-02-21 | 2007-09-06 | Toshiba Corp | 半導体装置の製造方法 |
-
1992
- 1992-05-07 JP JP4114384A patent/JPH05315570A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007227454A (ja) * | 2006-02-21 | 2007-09-06 | Toshiba Corp | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |