JPH05315372A - 電荷転送デバイスおよびその製造方法 - Google Patents
電荷転送デバイスおよびその製造方法Info
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- JPH05315372A JPH05315372A JP4137524A JP13752492A JPH05315372A JP H05315372 A JPH05315372 A JP H05315372A JP 4137524 A JP4137524 A JP 4137524A JP 13752492 A JP13752492 A JP 13752492A JP H05315372 A JPH05315372 A JP H05315372A
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- polysilicon gate
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Abstract
(57)【要約】
【目的】 電荷転送チャネルのポテンシャルディップを
除去して、不完全電荷転送を防止すると共に電荷転送速
度を向上すること。 【構成】 電荷転送チャネルはｎ層(14)内に埋込チャネ
ルとして形成され、電荷転送に方向性を付与するための
ポテンシャルステップ(22)(24)は第１層ポリシリコンゲ
ート電極(18)(20)をマスクとする垂線離角７度〜３０度
のイオン注入により形成される。第１層ポリシリコンゲ
ート電極(18)(20)は、その形成後に積層形成したポリシ
リコン層を異方性エッチングしたサイドウォール(28)を
備える。大傾角イオン注入とサイドウォール(28)によ
り、第１層ポリシリコンゲート電極(18)(20)内部に深く
侵入した構造のポテンシャルステップ(22)(24)が得ら
れ、第１層ポリシリコンゲート電極(18)と第２層ポリシ
リコンゲート電極(32)の境界のシリコン酸化膜厚が大と
なる領域で発生するポテンシャルディップが除去され
る。
除去して、不完全電荷転送を防止すると共に電荷転送速
度を向上すること。 【構成】 電荷転送チャネルはｎ層(14)内に埋込チャネ
ルとして形成され、電荷転送に方向性を付与するための
ポテンシャルステップ(22)(24)は第１層ポリシリコンゲ
ート電極(18)(20)をマスクとする垂線離角７度〜３０度
のイオン注入により形成される。第１層ポリシリコンゲ
ート電極(18)(20)は、その形成後に積層形成したポリシ
リコン層を異方性エッチングしたサイドウォール(28)を
備える。大傾角イオン注入とサイドウォール(28)によ
り、第１層ポリシリコンゲート電極(18)(20)内部に深く
侵入した構造のポテンシャルステップ(22)(24)が得ら
れ、第１層ポリシリコンゲート電極(18)と第２層ポリシ
リコンゲート電極(32)の境界のシリコン酸化膜厚が大と
なる領域で発生するポテンシャルディップが除去され
る。
Description
【０００１】
【産業上の利用分野】本発明は固体撮像素子等に使用さ
れる電荷転送デバイスおよびその製造方法に関する。
れる電荷転送デバイスおよびその製造方法に関する。
【０００２】
【従来の技術】図７乃至図９を参照して従来の電荷転送
デバイスを説明する。固体撮像素子の電荷を転送する電
荷転送デバイスは、電荷転送に方向性を付与するための
ｎ−のポテンシャルステツプ(48)を所定間隔で形成した
チャネル(40)、このチャネル(40)上に絶縁形成した複数
の第１層ポリシリコンゲート電極(44)(46)および第２層
ポリシリコンゲート電極(54)(56)から構成される（図８
参照）。
デバイスを説明する。固体撮像素子の電荷を転送する電
荷転送デバイスは、電荷転送に方向性を付与するための
ｎ−のポテンシャルステツプ(48)を所定間隔で形成した
チャネル(40)、このチャネル(40)上に絶縁形成した複数
の第１層ポリシリコンゲート電極(44)(46)および第２層
ポリシリコンゲート電極(54)(56)から構成される（図８
参照）。
【０００３】第１層ポリシリコンゲート電極(44)と第２
層ポリシリコンゲート電極(54)は共通接続されて第１相
ゲート電極を形成し、シフトパルスφＨ１により駆動さ
れる。また、第１層ポリシリコンゲート電極(46)と第２
層ポリシリコンゲート電極(56)は共通接続されて第２相
ゲート電極を形成し、シフトパルスφＨ２により駆動さ
れる。そこで、第１相ゲート電極の電位と第２相ゲート
電極の電位を制御することにより、チャネル(40)内に、
図９に示すように（括弧数字によりゲート電極番号を示
す）、一様にポテンシャルウェルが深くなるポテンシャ
ル勾配が形成される。電荷はこのポテンシャル勾配に従
って、図面左方に転送される。
層ポリシリコンゲート電極(54)は共通接続されて第１相
ゲート電極を形成し、シフトパルスφＨ１により駆動さ
れる。また、第１層ポリシリコンゲート電極(46)と第２
層ポリシリコンゲート電極(56)は共通接続されて第２相
ゲート電極を形成し、シフトパルスφＨ２により駆動さ
れる。そこで、第１相ゲート電極の電位と第２相ゲート
電極の電位を制御することにより、チャネル(40)内に、
図９に示すように（括弧数字によりゲート電極番号を示
す）、一様にポテンシャルウェルが深くなるポテンシャ
ル勾配が形成される。電荷はこのポテンシャル勾配に従
って、図面左方に転送される。
【０００４】上記構成の水平シフトレジスタは以下のプ
ロセスで製造される。ｎサブストレート（図示しない）
にアクセプタイオンを選択注入、拡散して数μｍ厚のｐ
ウェル（図示しない）を形成し、このｐウェル内にドナ
ーイオンを選択注入、拡散して１乃至数μｍ厚のｎ層(4
0)を形成する。電荷転送デバイスの埋込チャネルはこの
ｎ層(40)内部に形成される。その後、常圧ＣＶＤ装置、
熱酸化装置等を使用してシリコン酸化膜(42)を全面形成
する。
ロセスで製造される。ｎサブストレート（図示しない）
にアクセプタイオンを選択注入、拡散して数μｍ厚のｐ
ウェル（図示しない）を形成し、このｐウェル内にドナ
ーイオンを選択注入、拡散して１乃至数μｍ厚のｎ層(4
0)を形成する。電荷転送デバイスの埋込チャネルはこの
ｎ層(40)内部に形成される。その後、常圧ＣＶＤ装置、
熱酸化装置等を使用してシリコン酸化膜(42)を全面形成
する。
【０００５】減圧ＣＶＤ装置内において、ＳｉＨ4→Ｓ
ｉ＋２Ｈ2の熱分解反応を利用して略０．５μｍ厚のポ
リシリコン層を全面形成した後、ホトリソグラフィとポ
リシリコンエッチングによりゲート領域およびゲート配
線領域のポリシリコン層を残し、第１層ポリシリコンゲ
ート電極(44)(46)を形成する。そして、この第１層ポリ
シリコンゲート電極(44)(46)をマスクとしてアクセプタ
イオンを注入、拡散してｎ−領域(48)(50)を形成する
（図７参照）。
ｉ＋２Ｈ2の熱分解反応を利用して略０．５μｍ厚のポ
リシリコン層を全面形成した後、ホトリソグラフィとポ
リシリコンエッチングによりゲート領域およびゲート配
線領域のポリシリコン層を残し、第１層ポリシリコンゲ
ート電極(44)(46)を形成する。そして、この第１層ポリ
シリコンゲート電極(44)(46)をマスクとしてアクセプタ
イオンを注入、拡散してｎ−領域(48)(50)を形成する
（図７参照）。
【０００６】このｎ−領域(48)(50)は電荷転送に方向性
を付与するためにチャネルにポテンシャル勾配を与える
ものであり、先にポテンシャルステップなる表現を使用
した領域である。このｎ−領域(48)(50)と第１層ポリシ
リコンゲート電極(44)(46)との、形成直後の整合性は良
好である。熱酸化装置により第１層ポリシリコンゲート
電極(44)(46)を酸化してシリコン酸化膜(52)を形成した
後、減圧ＣＶＤ装置内において、ＳｉＨ4→Ｓｉ＋２Ｈ2
の熱分解反応を利用して約０．５μｍ厚のポリシリコン
層を全面形成し、ホトリソグラフィとポリシリコンエッ
チングによりゲート領域およびゲート配線領域にポリシ
リコン層を残し、第２層ポリシリコンゲート電極(54)(5
6)を形成する（図８参照）。
を付与するためにチャネルにポテンシャル勾配を与える
ものであり、先にポテンシャルステップなる表現を使用
した領域である。このｎ−領域(48)(50)と第１層ポリシ
リコンゲート電極(44)(46)との、形成直後の整合性は良
好である。熱酸化装置により第１層ポリシリコンゲート
電極(44)(46)を酸化してシリコン酸化膜(52)を形成した
後、減圧ＣＶＤ装置内において、ＳｉＨ4→Ｓｉ＋２Ｈ2
の熱分解反応を利用して約０．５μｍ厚のポリシリコン
層を全面形成し、ホトリソグラフィとポリシリコンエッ
チングによりゲート領域およびゲート配線領域にポリシ
リコン層を残し、第２層ポリシリコンゲート電極(54)(5
6)を形成する（図８参照）。
【０００７】上記したように、第１層ポリシリコンゲー
ト電極(44)(46)を熱酸化してシリコン酸化膜(52)を形成
するため、第１層ポリシリコンゲート電極(44)(46)のサ
イズがシリコン酸化膜(52)厚の約５０％縮小して、第１
層ポリシリコンゲート電極(44)(46)とポテンシャルステ
ップ(48)(50)との整合性は悪化する。即ち、ポテンシャ
ルステップ(48)(50)との境界のチャネル(40)上方に垂直
方向に厚いシリコン酸化膜(52)が存在する構造となる。
ト電極(44)(46)を熱酸化してシリコン酸化膜(52)を形成
するため、第１層ポリシリコンゲート電極(44)(46)のサ
イズがシリコン酸化膜(52)厚の約５０％縮小して、第１
層ポリシリコンゲート電極(44)(46)とポテンシャルステ
ップ(48)(50)との整合性は悪化する。即ち、ポテンシャ
ルステップ(48)(50)との境界のチャネル(40)上方に垂直
方向に厚いシリコン酸化膜(52)が存在する構造となる。
【０００８】埋込チャネルの電荷転送デバイスではゲー
ト酸化膜が厚い領域のポテンシャルウェルが深くなる傾
向があるため、図９に示すように、ポテンシャルステッ
プ(48)(50)との境界領域にポテンシシャルディップａ、
ｂ、ｃ等が発生する。なお、ポテンシシャルディップｂ
は第１層ポリシリコンゲート電極(46)と第２層ポリシリ
コンゲート電極(54)に印加するシフトパルスφＨ１、φ
Ｈ２の電位差を大きくすることによって解消される。
ト酸化膜が厚い領域のポテンシャルウェルが深くなる傾
向があるため、図９に示すように、ポテンシャルステッ
プ(48)(50)との境界領域にポテンシシャルディップａ、
ｂ、ｃ等が発生する。なお、ポテンシシャルディップｂ
は第１層ポリシリコンゲート電極(46)と第２層ポリシリ
コンゲート電極(54)に印加するシフトパルスφＨ１、φ
Ｈ２の電位差を大きくすることによって解消される。
【０００９】
【発明が解決しようとする課題】前記したように、従来
の電荷転送デバイスではポテンシャルステップ(48)(50)
の境界の厚いシリコン酸化膜が(52)が存在する領域に、
図９に示すようなポテンシシャルディップａ、ｂ、ｃ等
が発生し、このポテンシシャルディップａ、ｂ、ｃに電
荷がトラップされて電荷転送が不完全となる問題を有す
る。
の電荷転送デバイスではポテンシャルステップ(48)(50)
の境界の厚いシリコン酸化膜が(52)が存在する領域に、
図９に示すようなポテンシシャルディップａ、ｂ、ｃ等
が発生し、このポテンシシャルディップａ、ｂ、ｃに電
荷がトラップされて電荷転送が不完全となる問題を有す
る。
【００１０】また、ポテンシャルディップの存在により
フリンギングフィールド効果が低下するため、ポテンシ
ャルプロフィールが損なわれて、電荷転送速度が低下す
る問題も有している。従って、本発明の目的は、ポテン
シャルステップの境界領域、特に等電位で駆動されるゲ
ート電極間にポテンシシャルディップが発生しない電荷
転送デバイスおよびその製造方法を提供することにあ
る。
フリンギングフィールド効果が低下するため、ポテンシ
ャルプロフィールが損なわれて、電荷転送速度が低下す
る問題も有している。従って、本発明の目的は、ポテン
シャルステップの境界領域、特に等電位で駆動されるゲ
ート電極間にポテンシシャルディップが発生しない電荷
転送デバイスおよびその製造方法を提供することにあ
る。
【００１１】
【課題を解決するための手段】請求項１の発明は、ポテ
ンシャルステップを第１層ポリシリコンゲート電極の電
荷転送元側の端部領域下方まで延在形成した点を主要な
特徴とする。請求項２の発明は、ポテンシャルステップ
を第１層ポリシリコンゲート電極の電荷転送元側の端部
領域下方まで延在形成すると共に第１層ポリシリコンゲ
ート電極に前記ポテンシャルステップの端部領域を覆う
サイドウォールを形成した点を主要な特徴とする。
ンシャルステップを第１層ポリシリコンゲート電極の電
荷転送元側の端部領域下方まで延在形成した点を主要な
特徴とする。請求項２の発明は、ポテンシャルステップ
を第１層ポリシリコンゲート電極の電荷転送元側の端部
領域下方まで延在形成すると共に第１層ポリシリコンゲ
ート電極に前記ポテンシャルステップの端部領域を覆う
サイドウォールを形成した点を主要な特徴とする。
【００１２】請求項３の発明は、第１層ポリシリコンゲ
ート電極をマスクとして垂線離角７度〜３０度でイオン
注入してポテンシャルステップを形成するプロセスおよ
びポリシリコン層の異方性エッチングにより第１層ポリ
シリコンゲート電極のサイドウォールを形成するプロセ
スを特徴とする。
ート電極をマスクとして垂線離角７度〜３０度でイオン
注入してポテンシャルステップを形成するプロセスおよ
びポリシリコン層の異方性エッチングにより第１層ポリ
シリコンゲート電極のサイドウォールを形成するプロセ
スを特徴とする。
【００１３】
【作用】ポテンシャルステップを第１層ポリシリコンゲ
ート電極の電荷転送元側の端部領域下方まで延在形成し
た請求項１の構成は、電位制御できない領域に発生する
ポテンシャルディップをポテンシャルステップにより相
殺するよう作用する。ポテンシャルステップを第１層ポ
リシリコンゲート電極の電荷転送元側の端部領域下方ま
で延在形成すると共に第１層ポリシリコンゲート電極に
前記ポテンシャルステップの端部領域を覆うサイドウォ
ールを形成した請求項２の構成は、全ての領域に発生す
るポテンシャルディップをポテンシャルステップにより
相殺するよう作用する。
ート電極の電荷転送元側の端部領域下方まで延在形成し
た請求項１の構成は、電位制御できない領域に発生する
ポテンシャルディップをポテンシャルステップにより相
殺するよう作用する。ポテンシャルステップを第１層ポ
リシリコンゲート電極の電荷転送元側の端部領域下方ま
で延在形成すると共に第１層ポリシリコンゲート電極に
前記ポテンシャルステップの端部領域を覆うサイドウォ
ールを形成した請求項２の構成は、全ての領域に発生す
るポテンシャルディップをポテンシャルステップにより
相殺するよう作用する。
【００１４】第１層ポリシリコンゲート電極をマスクと
して垂線離角７度〜３０度でイオン注入してポテンシャ
ルステップを形成すると共にポリシリコン層の異方性エ
ッチングにより第１層ポリシリコンゲート電極のサイド
ウォールを形成する請求項３の構成は、高精度にセルフ
アラインされたポテンシャルステップおよびサイドウォ
ールを実現する。
して垂線離角７度〜３０度でイオン注入してポテンシャ
ルステップを形成すると共にポリシリコン層の異方性エ
ッチングにより第１層ポリシリコンゲート電極のサイド
ウォールを形成する請求項３の構成は、高精度にセルフ
アラインされたポテンシャルステップおよびサイドウォ
ールを実現する。
【００１５】
【実施例】図１乃至図６を参照して本発明の電荷転送デ
バイスおよびその製造方法を説明する。図５に本発明の
電荷転送デバイスの断面構造を示す。同図に示すよう
に、本発明の電荷転送デバイスは本発明に特徴的なポテ
ンシャルステツプ(22)を形成したチャネル(14)、第１相
ポリシリコンゲート電極(18)(32)、第２相ポリシリコン
ゲート電極(20)(34)から構成される。
バイスおよびその製造方法を説明する。図５に本発明の
電荷転送デバイスの断面構造を示す。同図に示すよう
に、本発明の電荷転送デバイスは本発明に特徴的なポテ
ンシャルステツプ(22)を形成したチャネル(14)、第１相
ポリシリコンゲート電極(18)(32)、第２相ポリシリコン
ゲート電極(20)(34)から構成される。
【００１６】チャネル(14)はｎサブストレート(10)上に
形成したｐウェル(12)内にドナーイオンを選択注入、拡
散してｎ層を形成し、そのｎ層内部に埋込チャネルとし
て形成される。電荷転送に方向性を付与するためのｎ−
のポテンシャルステツプ(22)は第１相ポリシリコンゲー
ト電極(32)および第２相ポリシリコンゲート電極(34)下
のチャネル(14)内であって、少なくとも電荷転送元側の
第１相ポリシリコンゲート電極(18)、第２相ポリシリコ
ンゲート電極(20)とオーバラップするように形成され
る。このポテンシャルステツプ(22)は、例えば、第１相
ポリシリコンゲート電極(18)および第２相ポリシリコン
ゲート電極(20)をマスクとするアクセプタイオンの大傾
角注入（垂線離角７度〜３０度）により得られる。
形成したｐウェル(12)内にドナーイオンを選択注入、拡
散してｎ層を形成し、そのｎ層内部に埋込チャネルとし
て形成される。電荷転送に方向性を付与するためのｎ−
のポテンシャルステツプ(22)は第１相ポリシリコンゲー
ト電極(32)および第２相ポリシリコンゲート電極(34)下
のチャネル(14)内であって、少なくとも電荷転送元側の
第１相ポリシリコンゲート電極(18)、第２相ポリシリコ
ンゲート電極(20)とオーバラップするように形成され
る。このポテンシャルステツプ(22)は、例えば、第１相
ポリシリコンゲート電極(18)および第２相ポリシリコン
ゲート電極(20)をマスクとするアクセプタイオンの大傾
角注入（垂線離角７度〜３０度）により得られる。
【００１７】上記構造のポテンシャルステツプ(22)を備
える本発明の電荷転送デバイスでは、例えば第１相ポリ
シリコンゲート電極(18)(32)間の、垂直方向にシリコン
酸化膜(30)厚が大きくなる領域下にポテンシャルステツ
プ(22)が形成されるため、シリコン酸化膜(30)厚が大き
い領域で発生するポテンシャルディップが相殺される。
この結果、チャネル(14)のポテンシャルプロフィール
は、図６に示すように、電荷転送方向に向かってポテン
シャルウェルが一様に深くなる形状となり、不完全電荷
転送が解消されるばかりか、フリンギングフィールド効
果が向上して電荷転送速度が向上する。なお、図６は第
１相ポリシリコンゲート電極(18)(32)のゲートパルスφ
Ｈ１＝Ｈ、第２相ポリシリコンゲート電極(20)(34)のゲ
ートパルスφＨ２＝Ｌのタイミングのポテンシャルプロ
フィールを示し、図中の括弧数字はゲート電極番号を表
している。
える本発明の電荷転送デバイスでは、例えば第１相ポリ
シリコンゲート電極(18)(32)間の、垂直方向にシリコン
酸化膜(30)厚が大きくなる領域下にポテンシャルステツ
プ(22)が形成されるため、シリコン酸化膜(30)厚が大き
い領域で発生するポテンシャルディップが相殺される。
この結果、チャネル(14)のポテンシャルプロフィール
は、図６に示すように、電荷転送方向に向かってポテン
シャルウェルが一様に深くなる形状となり、不完全電荷
転送が解消されるばかりか、フリンギングフィールド効
果が向上して電荷転送速度が向上する。なお、図６は第
１相ポリシリコンゲート電極(18)(32)のゲートパルスφ
Ｈ１＝Ｈ、第２相ポリシリコンゲート電極(20)(34)のゲ
ートパルスφＨ２＝Ｌのタイミングのポテンシャルプロ
フィールを示し、図中の括弧数字はゲート電極番号を表
している。
【００１８】次に、図１乃至図５を参照して本発明の電
荷転送デバイスの製造方法の一例を説明する。ｎサブス
トレート(10)にアクセプタイオンを選択注入、拡散して
数μｍ厚のｐウェル(12)を形成し、このｐウェル(12)内
にドナーイオンを選択注入、拡散して１乃至数μｍ厚の
ｎ層(14)を形成する。電荷転送デバイスの埋込チャネル
はこのｎ層(14)内部に形成される。その後、常圧ＣＶＤ
装置、熱酸化装置等を使用してシリコン酸化膜(16)を全
面形成する（図１参照）。
荷転送デバイスの製造方法の一例を説明する。ｎサブス
トレート(10)にアクセプタイオンを選択注入、拡散して
数μｍ厚のｐウェル(12)を形成し、このｐウェル(12)内
にドナーイオンを選択注入、拡散して１乃至数μｍ厚の
ｎ層(14)を形成する。電荷転送デバイスの埋込チャネル
はこのｎ層(14)内部に形成される。その後、常圧ＣＶＤ
装置、熱酸化装置等を使用してシリコン酸化膜(16)を全
面形成する（図１参照）。
【００１９】減圧ＣＶＤ装置内において、ＳｉＨ4→Ｓ
ｉ＋２Ｈ2の熱分解反応を利用して略０．５μｍ厚のポ
リシリコン層を全面形成した後、ホトリソグラフィとポ
リシリコンエッチングによりゲート領域およびゲート配
線領域のポリシリコン層を残し、第１層ポリシリコンゲ
ート電極(18)(20)を形成する。そして、この第１層ポリ
シリコンゲート電極(18)(20)をマスクとし、７度〜３０
度（垂線離角）の大傾角でアクセプタイオンを注入、拡
散してｎ−領域(22)(24)を形成する。この大傾角イオン
注入により、ｎ−領域(22)(24)は第１層ポリシリコンゲ
ート電極(18)(20)の厚さの数１０パーセント電荷転送方
向にシフトした位置に形成される（図２参照）。なお、
本プロセスのイオン注入角度は、第１層ポリシリコンゲ
ート電極(18)(20)厚およびｎ−領域(22)(24)のシフト量
を考慮したものである。
ｉ＋２Ｈ2の熱分解反応を利用して略０．５μｍ厚のポ
リシリコン層を全面形成した後、ホトリソグラフィとポ
リシリコンエッチングによりゲート領域およびゲート配
線領域のポリシリコン層を残し、第１層ポリシリコンゲ
ート電極(18)(20)を形成する。そして、この第１層ポリ
シリコンゲート電極(18)(20)をマスクとし、７度〜３０
度（垂線離角）の大傾角でアクセプタイオンを注入、拡
散してｎ−領域(22)(24)を形成する。この大傾角イオン
注入により、ｎ−領域(22)(24)は第１層ポリシリコンゲ
ート電極(18)(20)の厚さの数１０パーセント電荷転送方
向にシフトした位置に形成される（図２参照）。なお、
本プロセスのイオン注入角度は、第１層ポリシリコンゲ
ート電極(18)(20)厚およびｎ−領域(22)(24)のシフト量
を考慮したものである。
【００２０】減圧ＣＶＤ装置において、ＳｉＨ4→Ｓｉ
＋２Ｈ2の熱分解反応を利用して約０．５μｍ厚のポリ
シリコン層(26)を全面形成する（図３参照）。ＲＩＥ
（リアクティブイオンエッチング）装置において、ＣＣ
ｌ4あるいはＣＦ4等のハロゲン系の低温ガスプラズマに
より、第１層ポリシリコンゲート電極(18)(20)が露出す
るまで、先のプロセスで形成したポリシリコン層(26)の
全面プラズマエッチングを行ってサイドウォール(28)を
形成する（図４参照）。なお、本例ではプラズマエッチ
ングを利用したが、この他にイオンエッチング、反応性
スパッタエッチング等、事実上、異方性エッチングと見
做せるエッチング法の全てが利用できる。
＋２Ｈ2の熱分解反応を利用して約０．５μｍ厚のポリ
シリコン層(26)を全面形成する（図３参照）。ＲＩＥ
（リアクティブイオンエッチング）装置において、ＣＣ
ｌ4あるいはＣＦ4等のハロゲン系の低温ガスプラズマに
より、第１層ポリシリコンゲート電極(18)(20)が露出す
るまで、先のプロセスで形成したポリシリコン層(26)の
全面プラズマエッチングを行ってサイドウォール(28)を
形成する（図４参照）。なお、本例ではプラズマエッチ
ングを利用したが、この他にイオンエッチング、反応性
スパッタエッチング等、事実上、異方性エッチングと見
做せるエッチング法の全てが利用できる。
【００２１】そして、常圧ＣＶＤ装置、熱酸化装置等を
使用してシリコン酸化膜(30)を全面形成した後、減圧Ｃ
ＶＤ装置内において、ＳｉＨ4→Ｓｉ＋２Ｈ2の熱分解反
応を利用して約０．５μｍ厚のポリシリコン層を全面形
成し、ホトリソグラフィとポリシリコンエッチングによ
りゲート領域およびゲート配線領域にポリシリコン層を
残し、第２層ポリシリコンゲート電極(32)(34)を形成す
る（図５参照）。
使用してシリコン酸化膜(30)を全面形成した後、減圧Ｃ
ＶＤ装置内において、ＳｉＨ4→Ｓｉ＋２Ｈ2の熱分解反
応を利用して約０．５μｍ厚のポリシリコン層を全面形
成し、ホトリソグラフィとポリシリコンエッチングによ
りゲート領域およびゲート配線領域にポリシリコン層を
残し、第２層ポリシリコンゲート電極(32)(34)を形成す
る（図５参照）。
【００２２】以上、一実施例に基づいて本発明を説明し
たが、本発明は大傾角イオン注入により、電位差が与え
られないポリシリコンゲート電極(18)(32)間、およびポ
リシリコンゲート電極(20)(34)間のポテンシャルディッ
プの解消を主目的とするものであって、サイドウォール
(28)を省略することが可能である。因みに、第１相（第
２層）ポリシリコンゲート電極(32)と第２相（第１層）
ポリシリコンゲート電極(32)間には常時大きな電位差が
印加されるため、フリンギングフィールド効果によりポ
テンシャルディップが解消される。
たが、本発明は大傾角イオン注入により、電位差が与え
られないポリシリコンゲート電極(18)(32)間、およびポ
リシリコンゲート電極(20)(34)間のポテンシャルディッ
プの解消を主目的とするものであって、サイドウォール
(28)を省略することが可能である。因みに、第１相（第
２層）ポリシリコンゲート電極(32)と第２相（第１層）
ポリシリコンゲート電極(32)間には常時大きな電位差が
印加されるため、フリンギングフィールド効果によりポ
テンシャルディップが解消される。
【００２３】また、実施例の各領域の導電型および不純
物濃度は一例を示すものであって、本発明は種々の変更
が可能である。さらには、本発明はゲート電極材料、ゲ
ート酸化膜材料およびその構造、形状にも限定されな
い。
物濃度は一例を示すものであって、本発明は種々の変更
が可能である。さらには、本発明はゲート電極材料、ゲ
ート酸化膜材料およびその構造、形状にも限定されな
い。
【００２４】
【発明の効果】以上述べたように本発明の電荷転送デバ
イスは、電位差が与えられないポリシリコンゲート電極
の境界領域下部にポテンシャルステツプを形成したた
め、その領域のポテンシャルディツプが相殺され、チャ
ネルのポテンシャルプロフィールが電荷転送方向に向か
ってポテンシャルウェルが一様に深くなる形状となり、
不完全電荷転送が解消されるばかりか、フリンギングフ
ィールド効果が向上して電荷転送速度が向上する。
イスは、電位差が与えられないポリシリコンゲート電極
の境界領域下部にポテンシャルステツプを形成したた
め、その領域のポテンシャルディツプが相殺され、チャ
ネルのポテンシャルプロフィールが電荷転送方向に向か
ってポテンシャルウェルが一様に深くなる形状となり、
不完全電荷転送が解消されるばかりか、フリンギングフ
ィールド効果が向上して電荷転送速度が向上する。
【００２５】また、第１層ポリシリコンゲート電極をマ
スクとする大傾角イオン注入によりポテンシャルステッ
プを形成するため高精度にセルフアラインされたポテン
シャルステップを得ることができる。さらには、第１層
ポリシリコンゲート電極のサイドウォールをポリシリコ
ン層の異方性エッチングにより形成するため、制御性に
優れており最大のフリンギングフィールド効果の得られ
る形状を得ることができる。
スクとする大傾角イオン注入によりポテンシャルステッ
プを形成するため高精度にセルフアラインされたポテン
シャルステップを得ることができる。さらには、第１層
ポリシリコンゲート電極のサイドウォールをポリシリコ
ン層の異方性エッチングにより形成するため、制御性に
優れており最大のフリンギングフィールド効果の得られ
る形状を得ることができる。
【図１】本発明の一実施例の製造プロセスを説明する断
面図。
面図。
【図２】本発明の一実施例の製造プロセスを説明する断
面図。
面図。
【図３】本発明の一実施例の製造プロセスを説明する断
面図。
面図。
【図４】本発明の一実施例の製造プロセスを説明する断
面図。
面図。
【図５】本発明の一実施例の断面図。
【図６】実施例のポテンシャルプロフィール。
【図７】従来の製造プロセスを説明する断面図。
【図８】従来例の断面図。
【図９】従来例のポテンシャルプロフィール。
１０ ｎサブストレート １２ ｐウェル １４ チャネル １６、３０ シリコン酸化膜 １８、２０ 第１層ポリシリコンゲート電極 ２２、２４ ポテンシャルステップ ３２、３４ 第２層ポリシリコンゲート電極
Claims (3)
- 【請求項１】 所定間隔でポテンシャルステップを形成
したチャネルと、 このチャネル上に絶縁形成した第１層ゲート電極および
第２層ゲート電極とから構成され、 前記ポテンシャルステップを概ね第２層ゲート電極下方
に形成し、少なくとも第１層ゲート電極の電荷転送元側
の端部領域下方まで延在形成したことを特徴とする電荷
転送デバイス。 - 【請求項２】 所定間隔でポテンシャルステップを形成
したチャネルと、 このチャネル上に絶縁形成され、前記ポテンシャルステ
ップの端部領域を覆うサイドウォールを形成した第１層
ポリシリコンゲート電極と、第２層ポリシリコンゲート
電極から構成される電荷転送デバイス。 - 【請求項３】 チヤネル上に第１層ポリシリコンゲート
電極を形成するプロセスと、 前記第１層ポリシリコンゲート電極をマスクとして垂線
離角７度〜３０度でイオン注入して、チャネル内にポテ
ンシャルステップを形成するプロセスと、 ポリシリコン層を全面形成した後、このポリシリコン層
の異方性エッチングを行って第１層ポリシリコンゲート
電極にサイドウォールを形成するプロセスと、 第２層ポリシリコンゲート電極を形成するプロセスから
なる電荷転送デバイスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4137524A JPH05315372A (ja) | 1992-05-01 | 1992-05-01 | 電荷転送デバイスおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4137524A JPH05315372A (ja) | 1992-05-01 | 1992-05-01 | 電荷転送デバイスおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315372A true JPH05315372A (ja) | 1993-11-26 |
Family
ID=15200694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4137524A Pending JPH05315372A (ja) | 1992-05-01 | 1992-05-01 | 電荷転送デバイスおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315372A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390836B1 (ko) * | 2000-12-30 | 2003-07-10 | 주식회사 하이닉스반도체 | 포토다이오드의 용량을 증가시키면서 전하운송을 향상시킬수 있는 이미지 센서 제조 방법 |
| KR100749254B1 (ko) * | 2001-12-27 | 2007-08-13 | 매그나칩 반도체 유한회사 | 전하운송효율을 향상시키기 위한 이미지센서 제조 방법 |
| KR100790213B1 (ko) * | 2001-12-29 | 2007-12-31 | 매그나칩 반도체 유한회사 | 이미지센서의 제조 방법 |
| JP2010232219A (ja) * | 2009-03-25 | 2010-10-14 | Fuji Xerox Co Ltd | 電荷転送装置、及び固体撮像装置 |
-
1992
- 1992-05-01 JP JP4137524A patent/JPH05315372A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390836B1 (ko) * | 2000-12-30 | 2003-07-10 | 주식회사 하이닉스반도체 | 포토다이오드의 용량을 증가시키면서 전하운송을 향상시킬수 있는 이미지 센서 제조 방법 |
| KR100749254B1 (ko) * | 2001-12-27 | 2007-08-13 | 매그나칩 반도체 유한회사 | 전하운송효율을 향상시키기 위한 이미지센서 제조 방법 |
| KR100790213B1 (ko) * | 2001-12-29 | 2007-12-31 | 매그나칩 반도체 유한회사 | 이미지센서의 제조 방법 |
| JP2010232219A (ja) * | 2009-03-25 | 2010-10-14 | Fuji Xerox Co Ltd | 電荷転送装置、及び固体撮像装置 |
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