JPH05314247A - Image data processor - Google Patents

Abstract

PURPOSE:To provide a device for effectively performing these multiple processings concerning the image processor to perform communication processing or the like parallelly to image processing for reading image information from a check or the like and displaying or printing this information. CONSTITUTION:This image data processor provided with an image read part 1 to scan a source image, to read the image for the unit of one picture element and to prepare image data, CPU part 3 to perform processing such as the storage of image data read by the image read part 1 parallelly to the processing of communication control with a host computer, and bus 5 to transfer data between these CPU part 3 and memory part 2, is equipped with an image memory part 6 connected to the bus independently of the memory part 2 for storing image data, and bus switch part 7 to disconnect this image memory part 6 from the bus 5 when storing the image data read by the image read part 1 in the image memory part 6.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、小切手等から画像情報
を読取りこれを表示或いは印刷するイメージ処理装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image processing apparatus for reading image information from a check or the like and displaying or printing the image information.

【０００２】[0002]

【従来の技術】図１４は、パソコンを用いたイメージス
キャナの一般的構成図を示したものである。この装置
は、原画を走査して画像を読み取りこれを電気信号に変
換するイメージ読取部としてのＣＣＤ２８（固体撮像素
子）と、アナログ信号をデジタル信号に変換するＡＤＣ
２０と、データを格納するメモリ部としてのＭＥＭ１２
と、バッファとしてのＢＵＦＦ２１と、表示部としての
ＣＲＴＣ１８（ＣＲＴコントローラ）及びＣＲＴ表示器
２９と、制御プログラムに基づき装置を制御するＣＰＵ
部１７と、このＣＰＵ部１７とＭＥＭ１２間のデータ転
送路としてのＢＵＳ１５と、ＤＭＡ転送の制御を行うＤ
ＭＡＣ１９とが設けられている。2. Description of the Related Art FIG. 14 shows a general configuration of an image scanner using a personal computer. This device includes a CCD 28 (solid-state image sensor) as an image reading unit that scans an original image, reads the image, and converts the image into an electric signal, and an ADC that converts an analog signal into a digital signal.
20 and MEM12 as a memory unit for storing data
A BUFF 21 as a buffer, a CRTC 18 (CRT controller) and a CRT display 29 as a display unit, and a CPU for controlling the device based on a control program.
Part 17, BUS 15 as a data transfer path between the CPU part 17 and the MEM 12, and D for controlling DMA transfer
MAC 19 is provided.

【０００３】上記装置は、ＣＣＤ２８を用いて画像を走
査してこの画像のイメージを読み取り、これを電圧信号
に変換する。そして、この電圧信号をＡＤＣ２０を介し
てデジタル信号に変換し、このデジタル信号を一度ＢＵ
ＦＦ２１に蓄え、更に、ＤＭＡＣ１９を介してＢＵＦＦ
２１に蓄えられたデジタル信号をＢＵＳ１５を経由させ
てＭＥＭ１２にＤＭＡ転送する。The above device scans an image using the CCD 28, reads the image of this image, and converts it into a voltage signal. Then, this voltage signal is converted into a digital signal via the ADC 20, and this digital signal is once BU
Stored in FF21 and BUFF via DMAC19
The digital signal stored in 21 is DMA-transferred to the MEM 12 via the BUS 15.

【０００４】図１５は、上記ＤＭＡ転送を行っていると
きのメモリサイクルの例を示している。この例では、Ｂ
ＵＳ１５をＣＰＵ部１７が２サイクル、ＤＭＡ処理が２
サイクル使用していることを示している。このように、
ＤＭＡ転送中はＣＰＵ部１７はＢＵＳ１５をフルに使用
できないので待ちの状態となり、その分処理能力が低下
する。FIG. 15 shows an example of a memory cycle during the above-mentioned DMA transfer. In this example, B
US15 has 2 cycles for CPU 17 and 2 for DMA processing
It indicates that the cycle is being used. in this way,
During the DMA transfer, the CPU section 17 cannot use the BUS 15 fully, so the CPU section 17 is in a waiting state, and the processing capability is reduced accordingly.

【０００５】なお、従来においては、上記イメージデー
タの転送処理中は、この転送のみの単独処理がほとんど
で他の処理と並行して行うことはなく、または高価な専
用イメージ処理装置が用いられていた。Incidentally, in the past, during the transfer processing of the image data, most of the single processing of this transfer is not performed in parallel with other processing, or an expensive dedicated image processing apparatus is used. It was

【０００６】[0006]

【発明が解決しようとする課題】さて、上記デジタル信
号などのイメージデータはデータ量が多く、例えば、縦
１０５mm、横２１５mmの小切手を解像度１０本／mmのＣ
ＣＤで１６値のグレースケール（白黒１６階調：４ビッ
ト）で読み取った時のデータ量は次のようになる。The image data such as the digital signal described above has a large data amount, for example, a check of 105 mm in length and 215 mm in width is 10 C / mm in resolution.
The data amount when reading with a 16-value gray scale (black and white 16 gradations: 4 bits) on a CD is as follows.

【０００７】データ量＝画素数×画素当たりのビット数 ＝縦の本数×横の本数×画素当たりのビット数 ＝（105 ×10）×（215 ×10）×4 ＝1,050 ×2,150 ×4 （ビット） ＝1,128,750 （バイト）Data amount = number of pixels × number of bits per pixel = vertical number × horizontal number × bit number per pixel = (105 × 10) × (215 × 10) × 4 = 1,050 × 2,150 × 4 (bits ) = 1,128,750 (bytes)

【０００８】このデータを、例えばメモリサイクル500
ｎｓのＣＰＵのメモリに１Ｍバイト／秒の転送速度でＤ
ＭＡ転送してＬＯＡＤする場合には、約１．１秒の時間
を要することになる。このＤＭＡ転送している間はＣＰ
Ｕはメモリのアクセスができないため、上記に示す例で
はＣＰＵの処理能力は５０％に低下する。従って、デー
タ通信等の他の処理を並行して行ってしている場合に処
理能力不足に陥ってしまう可能性がある。This data is stored, for example, in the memory cycle 500.
D in ns CPU memory at transfer rate of 1 Mbyte / sec
In the case of MA transfer and LOAD, it takes about 1.1 seconds. CP during this DMA transfer
Since U cannot access the memory, the processing capacity of the CPU is reduced to 50% in the above example. Therefore, when other processing such as data communication is being performed in parallel, the processing capacity may be insufficient.

【０００９】このため、比較的処理能力の劣るパーソナ
ルコンピュータ或いはＡＴＭ（自動預金支払機）等をオ
ンライン端末装置として用い、データ量の大きいイメー
ジデータの処理をオンライン中に行う場合には、ややも
すると処理量オーバーになってしまう。このため、一時
的に他の処理が出来なくなり、最悪の場合は装置がダウ
ン状態になることも考えられる。For this reason, when a personal computer or ATM (automatic teller machine) having a relatively low processing capacity is used as an online terminal device to process image data having a large amount of data online, it may be somewhat difficult. The processing amount will be over. For this reason, other processing cannot be temporarily performed, and in the worst case, the device may be in a down state.

【００１０】本発明は、上記問題点に鑑みてなされたも
のであり、小切手等のイメージを読取りこれを処理する
イメージ処理に加えて通信処理等の処理を並行して行
い、これらの多重処理を有効に行うイメージデータ処理
装置を提供することを目的としている。The present invention has been made in view of the above problems, and in addition to image processing for reading an image of a check or the like and processing it, processing such as communication processing is performed in parallel, and these multiple processings are performed. It is an object of the present invention to provide an image data processing device that performs effectively.

【００１１】[0011]

【問題点を解決するための手段】以上の技術的課題を解
決するために、本発明の第１の手段は図１に示すよう
に、原画を走査して画像を１画素単位に読み取り画像デ
ータを作成するイメージ読取部１と、ホストコンピュー
タとの通信制御等の処理と並行して、上記イメージ読取
部１で読み取った画像データの格納等の処理を行うＣＰ
Ｕ部３と、データ及び制御プログラム等が格納されるメ
モリ部２と、このＣＰＵ部３と上記メモリ部２との間の
データ転送を行うバス５とを有するイメージデータ処理
装置において、上記画像データを格納し、上記メモリ部
２とは独立してバス５に接続されるイメージメモリ部６
と、上記イメージ読取部１で読取った画像データをイメ
ージメモリ部６に格納するときにはこのイメージメモリ
部６をバス５から切り離すバススイッチ部７とを装置に
設けたことである。In order to solve the above technical problems, the first means of the present invention, as shown in FIG. 1, scans an original image, reads the image in pixel units, and outputs the image data. CP that performs processing such as storage of image data read by the image reading unit 1 in parallel with processing such as communication control between the image reading unit 1 that creates
In the image data processing device having a U unit 3, a memory unit 2 for storing data and control programs, and a bus 5 for transferring data between the CPU unit 3 and the memory unit 2, And an image memory unit 6 that stores the image data and is connected to the bus 5 independently of the memory unit 2.
Further, the apparatus is provided with a bus switch section 7 for disconnecting the image memory section 6 from the bus 5 when storing the image data read by the image reading section 1 in the image memory section 6.

【００１２】また、本発明の第２の手段は第１の手段に
加えて、図２に示すように、読取り時の画素の位置をＸ
軸及びＹ軸からなる座標としてとらえ、上記イメージメ
モリ部６に格納する画素データのアドレスをこの座標に
対応させ、Ｘ座標に対応するＸ軸アドレス部８とＹ座標
に対応するＹ軸アドレス部９とを設けて、この両アドレ
ス部で画素データの格納アドレスを指定し、イメージメ
モリ部６に画素データを格納するときには、Ｘ軸アドレ
ス部８、Ｙ軸アドレス部９の順にアドレスを更新してこ
れらの両アドレス部で指定されるアドレスに書き込み、
画素データを読み出すときには、Ｘ軸アドレス部８又は
Ｙ軸アドレス部９の出力端に、ここから出力されるアド
レス値の１の補数を求める反転部１１を設け、上記と逆
にＹ軸アドレス部９を先に更新してこれらの両アドレス
部で指定されるアドレスから読出すようにしたことであ
る。Further, in addition to the first means, the second means of the present invention, as shown in FIG.
The pixel data address stored in the image memory unit 6 is made to correspond to this coordinate, and the X-axis address unit 8 corresponds to the X coordinate and the Y-axis address unit 9 corresponds to the Y coordinate. When the storage address of pixel data is specified by both of these address parts and the pixel data is stored in the image memory part 6, the addresses are updated in order of the X-axis address part 8 and the Y-axis address part 9. Write to the address specified by both address parts of
When reading pixel data, an inverting section 11 for obtaining the 1's complement of the address value output from the X-axis address section 8 or the Y-axis address section 9 is provided at the output end, and the Y-axis address section 9 is reversed. Is updated first to read from the address specified by these two address parts.

【００１３】また、本発明の第３の手段は第１の手段に
加えて、図３に示すように、画素を原画のＸ軸及びＹ軸
からなる座標としてとらえ、上記イメージメモリ部６に
格納する画素データのアドレスをこの座標に対応させ、
Ｘ座標に対応するアドレスを指定するＸ軸アドレス部８
と、上記Ｙ座標に対応するアドレスを指定するＹ軸アド
レス部９とを設けると共に、イメージメモリ部６のアド
レス値の下位ビットをＸ軸アドレス部８、又上位ビット
をＹ軸アドレス部９にもたせ、この両アドレス部で画素
データの格納アドレスを指定し、イメージメモリ部６に
画素データを格納するときには、Ｘ軸アドレス部８又は
Ｙ軸アドレス部９の出力端に、ここから出力されるアド
レス値の１の補数を求める反転部１１を設け、Ｙ軸アド
レス部９、Ｘ軸アドレス部８の順にアドレスを更新して
これらの両アドレス部で指定されるアドレスに書き込
み、画素データを読み出すときには、順に更新されるア
ドレス指定で、連続する複数のアドレスに格納されてい
る画素データを同時にバス５に出力するアドレスデコー
ド部１３を設けて、下位アドレスから順番に画素データ
を読出すことである。In addition to the first means, the third means of the present invention, in addition to the first means, captures a pixel as a coordinate consisting of the X axis and the Y axis of the original image and stores it in the image memory section 6. Corresponds the pixel data address to
X-axis address section 8 for specifying the address corresponding to the X coordinate
And a Y-axis address section 9 for designating an address corresponding to the Y coordinate, and the lower bits of the address value of the image memory section 6 are given to the X-axis address section 8 and the upper bits are given to the Y-axis address section 9. When the pixel data storage address is designated by both of these address parts and the pixel data is stored in the image memory part 6, the address value output from the X-axis address part 8 or the Y-axis address part 9 is output to the output end. The inversion unit 11 for obtaining the one's complement of is provided, and the addresses are updated in the order of the Y-axis address unit 9 and the X-axis address unit 8 to write to the addresses specified by these address units, and when the pixel data is read out, in order. An address decoding unit 13 that outputs pixel data stored in a plurality of consecutive addresses to the bus 5 at the same time by the updated address designation is provided. Position is that to read the pixel data in order from the address.

【００１４】[0014]

【作用】上記第１の手段の作用を説明する。通常時に
は、メモリ部２及びイメージメモリ部６はバス５を介し
てＣＰＵ部３と接続されている。そして、ＣＰＵ部３は
必要に応じてメモリ部２或いはイメージメモリ部６を参
照し、画像データを表示したりする処理を行い、これと
並行してホストコンピュータとの通信制御等の処理を行
っている。The operation of the first means will be described. Normally, the memory unit 2 and the image memory unit 6 are connected to the CPU unit 3 via the bus 5. Then, the CPU unit 3 refers to the memory unit 2 or the image memory unit 6 as necessary to perform processing such as displaying image data, and in parallel with this, performs processing such as communication control with the host computer. There is.

【００１５】さて、原画の読み取りを開始するときに
は、まず、ＣＰＵ部３からの指示に基づきバススイッチ
部７を操作して、バス５に接続されたイメージメモリ部
６をバス５から切り離す。この後、イメージ読取部１に
おいて画像の読み取り処理を開始し、これと共に、読み
取った画像データを順次イメージメモリ部６に転送して
格納する。この転送中、ＣＰＵ部３はバス５を介して自
由にメモリ部２を参照できるので、通信制御等の処理を
そのまま継続できる。When the reading of the original image is started, first, the bus switch section 7 is operated based on an instruction from the CPU section 3 to disconnect the image memory section 6 connected to the bus 5 from the bus 5. After that, the image reading unit 1 starts the image reading process, and at the same time, the read image data is sequentially transferred to and stored in the image memory unit 6. During this transfer, the CPU unit 3 can freely refer to the memory unit 2 via the bus 5, so that processing such as communication control can be continued.

【００１６】上記原画の読み取り処理が終了すれば、Ｃ
ＰＵ部３の指示に基づきバススイッチ部７を操作し、イ
メージメモリ部６をバス５に接続する。この後、ＣＰＵ
部３はバス５を介してイメージメモリ部６をアクセス
し、上記画像データを参照して例えばこれを表示したり
する。When the reading process of the original image is completed, C
The bus switch unit 7 is operated based on an instruction from the PU unit 3 to connect the image memory unit 6 to the bus 5. After this, the CPU
The unit 3 accesses the image memory unit 6 via the bus 5 and refers to the image data to display it, for example.

【００１７】第２の手段に係る作用を説明する。まず、
処理に先立ち上記Ｘ軸アドレス部８及びＹ軸アドレス部
９の内容をクリアしておく。そして、イメージメモリ部
６をバス５から切り離して、イメージメモリ部６に画素
を格納する。この際、Ｘ軸アドレス部８、Ｙ軸アドレス
部９の順にアドレスを更新し、これらの両アドレス部で
指定するアドレスに画素データを書き込む。即ち、１画
素書き込む毎にＸ軸アドレス部８を＋１更新して順次画
素データを書き込み、この処理を繰り返し行った後Ｘ軸
アドレス部８が所定の値に達し、たとえばオーバーフロ
ーすれば、このＸ軸アドレス部８をクリアすると共にＹ
軸アドレス部９を＋１更新し、これらの更新を行いつつ
順次画素データの書き込みを行う。The operation of the second means will be described. First,
Prior to processing, the contents of the X-axis address section 8 and the Y-axis address section 9 are cleared. Then, the image memory unit 6 is separated from the bus 5, and the pixels are stored in the image memory unit 6. At this time, the addresses are updated in the order of the X-axis address section 8 and the Y-axis address section 9, and the pixel data is written to the addresses specified by these address sections. That is, every time one pixel is written, the X-axis address section 8 is updated by +1 to sequentially write pixel data, and after this process is repeated, the X-axis address section 8 reaches a predetermined value, and if it overflows, for example, this X-axis Clear the address section 8 and Y
The axis address portion 9 is updated by +1 and the pixel data is sequentially written while performing these updates.

【００１８】上記格納処理が終了すれば、ＣＰＵ部３か
らの指示に基づき、イメージメモリ部６から画素データ
を読み出す。この際、右方向に画像を９０度回転させた
いときには、Ｙ軸アドレス部９の出力端に反転部１１を
設け、上記と逆にＹ軸アドレス部９を先に更新し、たと
えばこれがオーバーフローする毎にＸ軸アドレス部８を
更新してアドレスを指定し、この指定されたアドレスか
ら画素データを読み出す。When the storage process is completed, the pixel data is read from the image memory unit 6 based on the instruction from the CPU unit 3. At this time, when it is desired to rotate the image 90 degrees to the right, an inverting section 11 is provided at the output end of the Y-axis address section 9, and the Y-axis address section 9 is updated first, contrary to the above, for example, every time this overflows. The X-axis address section 8 is updated to specify an address, and pixel data is read from the specified address.

【００１９】これらの画素データは、書き込み時の画像
を右方向に９０度回転させたイメージの順に読出される
ので、たとえばこれをそのまま表示すれば原画を右９０
度回転させた状態で表示される。また、左方向に画像を
９０度回転させたいときには、Ｘ軸アドレス部８の出力
端に反転部１１を設ける。そして、上記と同様にしてイ
メージメモリ部６のアドレスを指定して画素データを読
み出す。すると、これらの画素データは左方向に９０度
回転させたイメージで取り出せる。Since these pixel data are read in the order of an image obtained by rotating the image at the time of writing by 90 degrees to the right, for example, if this image is displayed as it is, the original image is displayed at the right 90.
It is displayed in a rotated state. Further, when it is desired to rotate the image 90 degrees to the left, the inverting section 11 is provided at the output end of the X-axis address section 8. Then, similarly to the above, the address of the image memory unit 6 is designated and the pixel data is read out. Then, these pixel data can be extracted as an image rotated 90 degrees to the left.

【００２０】第３の手段に係る作用を説明する。まず、
処理に先立ち上記Ｘ軸アドレス部８及びＹ軸アドレス部
９の内容をクリアしておく。そして、イメージメモリ部
６をバス５から切り離して、イメージメモリ部６に画素
データを格納する。この際、右方向に画像を９０度回転
させたイメージで画素データを格納するときには、Ｘ軸
アドレス部８の出力端に反転部１１を設け、Ｙ軸アドレ
ス部９の出力とこの反転部１１の出力とで指定されたア
ドレスに画素を書き込む。そして、画素データの書き込
みのつどＹ軸アドレス部９を＋１更新し、やがてＹ軸ア
ドレス部９が所定の値、例えばオーバーフローすればこ
のＹ軸アドレス部９をクリアすると共に、Ｘ軸アドレス
部８を＋１更新し、これらの更新を行いつつ順次画素デ
ータの書き込みを行う。The operation of the third means will be described. First,
Prior to processing, the contents of the X-axis address section 8 and the Y-axis address section 9 are cleared. Then, the image memory unit 6 is separated from the bus 5, and the pixel data is stored in the image memory unit 6. At this time, when the pixel data is stored as an image obtained by rotating the image 90 degrees to the right, an inverting section 11 is provided at the output end of the X-axis address section 8 to output the Y-axis address section 9 and the inverting section 11. A pixel is written to the address specified by and. Then, each time the pixel data is written, the Y-axis address section 9 is updated by +1. Then, when the Y-axis address section 9 overflows, the Y-axis address section 9 is cleared and the X-axis address section 8 is cleared. +1 update is performed, and pixel data is sequentially written while performing these updates.

【００２１】このとき、イメージメモリ部６のアドレス
値の下位ビットをＸ軸アドレス部８、又上位ビットをＹ
軸アドレス部９にもたせているので、例えばアドレスが
１６ビットで指定され、画像範囲が正方形の場合、これ
の下位８ビットがＸ軸アドレス部８、上位８ビットがＹ
軸アドレス部９で指定されることになる。なお、画像範
囲が長方形の場合はＸ軸アドレス部８が９ビット、Ｙ軸
アドレス部９が７ビット等の様に異なっていても良い。At this time, the lower bits of the address value of the image memory unit 6 are the X-axis address unit 8 and the upper bits are Y.
Since the address is given to the axis address part 9, for example, when the address is designated by 16 bits and the image range is a square, the lower 8 bits of this are the X axis address part 8 and the upper 8 bits are Y.
It is designated by the axis address section 9. When the image range is rectangular, the X-axis address section 8 may have 9 bits and the Y-axis address section 9 may have 7 bits.

【００２２】これらの書き込みが終了すれば、つぎに読
出しを行う。このときにはイメージメモリ部６をバス５
に接続し、また、アドレスデコード部１３を介在させて
同時に複数画素データをバス５に出力できるようにす
る。そして、読出しが始まるとＣＰＵ部３は下位アドレ
スから上位にむけて順次アドレスの指定を行う。する
と、このアドレス指定でイメージメモリ部６から複数の
画素データが読出されこれがバス５に送られる。そし
て、これらの画素データをたとえば表示装置に入力し、
以降すべての画素データについて上記処理を繰り返し行
う。すると、表示装置に送られた画像データはイメージ
メモリ部６に書き込み時に画像を右方向に９０度回転さ
せた状態で書き込まれているので、表示面には原画を右
９０度回転させた状態で表示される。When these writings are completed, reading is next performed. At this time, the image memory unit 6 is connected to the bus 5
In addition, a plurality of pixel data can be simultaneously output to the bus 5 via the address decoding unit 13. Then, when reading is started, the CPU section 3 sequentially designates addresses from a lower address to an upper address. Then, a plurality of pixel data are read from the image memory unit 6 by this address designation and sent to the bus 5. Then, by inputting these pixel data into a display device,
After that, the above process is repeated for all pixel data. Then, since the image data sent to the display device is written in the image memory unit 6 in a state where the image is rotated 90 degrees to the right when written, the original image is rotated 90 degrees to the right on the display surface. Is displayed.

【００２３】また、左方向に画像を９０度回転させたい
ときには、Ｙ軸アドレス部９の出力端に反転部１１を設
ける。そして、上記と同様にしてイメージメモリ部６の
アドレスを指定して画素データを書き込み、これを上記
の手法で読出し表示装置で表示させれば左方向に９０度
回転した画像が表示される。When it is desired to rotate the image 90 degrees to the left, an inverting section 11 is provided at the output end of the Y-axis address section 9. Then, similarly to the above, if the address of the image memory unit 6 is designated and the pixel data is written, and this is read out by the above-mentioned method and displayed on the display device, an image rotated 90 degrees to the left is displayed.

【００２４】[0024]

【実施例】以下本発明の実施例に係るイメージデータ処
理装置を図面に基づいて説明する。図４は、本実施例に
係る装置の基本的な構成図である。本装置は、前記従来
例で説明したように、原画の画像を電気信号に変換して
イメージデータ（画像データ）を作成するイメージ読取
部１としてのＣＣＤ２８及びＡＤＣ２０と、メモリ部２
としてのＭＥＭ１２と、表示を行うＣＲＴ表示器２９及
びこれを制御するＣＲＴＣ１８と、ＣＰＵ部１７と、デ
ータ転送を行うＢＵＳ１５と、ＤＭＡＣ１９とが設けら
れている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT An image data processing apparatus according to an embodiment of the present invention will be described below with reference to the drawings. FIG. 4 is a basic configuration diagram of the device according to the present embodiment. As described in the above-mentioned conventional example, the present apparatus includes a CCD 28 and an ADC 20 as an image reading unit 1 for converting an image of an original image into an electric signal to create image data (image data), and a memory unit 2.
Is provided, a CRT display 29 for displaying and a CRTC 18 for controlling the same, a CPU section 17, a BUS 15 for data transfer, and a DMAC 19.

【００２５】更に本実施例では、上記ＢＵＳ１５に接続
され、イメージデータを専用に格納するイメージメモリ
部６としてのＩＭＥＭ２１と、このＩＭＥＭ２１をＢＵ
Ｓ１５から切り離し或いは接続するバススイッチ部７と
してのＳＷ１とが設けられている。本装置は、ＣＣＤ２
８で読み取られたイメージデータをＩＭＥＭ２１に転送
する場合には、ＣＰＵ部１７の指示に基づき、ＳＷ１を
操作してＢＵＳ１５に接続されたＩＭＥＭ２１を切り離
し、この状態でイメージデータをＩＭＥＭ２１に転送す
る。この後転送が終了すると、ＣＰＵ部１７の指示に基
づきＳＷ１を操作してＩＭＥＭ２１をＢＵＳ１５に接続
し、ＭＥＭ１２と同様にＣＰＵ部１７がＩＭＥＭ２１を
参照できるようにする。Further, in the present embodiment, the IMEM 21 as the image memory unit 6 connected to the BUS 15 and dedicatedly storing image data, and the IMEM 21 are BU.
SW1 as the bus switch unit 7 which is disconnected or connected from S15 is provided. This device is CCD2
When the image data read in 8 is transferred to the IMEM 21, the SW 1 is operated based on the instruction of the CPU unit 17 to disconnect the IMEM 21 connected to the BUS 15, and the image data is transferred to the IMEM 21 in this state. After this, when the transfer is completed, the SW1 is operated based on the instruction of the CPU section 17 to connect the IMEM21 to the BUS15 so that the CPU section 17 can refer to the IMEM21 like the MEM12.

【００２６】さて、上記ＳＷ１は接点形式で図示（図
４）しているが、実際にはＴＴＬ等の論理回路で構成さ
れている。図５は図４のＩＭＥＭ２１部分を詳細に示し
た機能ブロック図である。図中、ＡＢＵＳ１５ａはＢＵ
Ｓ１５に含まれるアドレスバスを、同じくＤＢＵＳ１５
ｂはデータバスを表す。さらにいくつかの制御信号線が
あるが図示していない。Although the SW1 is shown in contact form (FIG. 4), it is actually composed of a logic circuit such as TTL. FIG. 5 is a functional block diagram showing in detail the IMEM 21 portion of FIG. In the figure, ABUS15a is BU
The address bus included in S15 is also changed to DBUS15.
b represents a data bus. There are some more control signal lines, which are not shown.

【００２７】また、ＣＴＬ２７はＣＰＵ部１７から本Ｉ
ＭＥＭ２１部分を制御するためのもの（一種のＩＯレジ
スタに該当）で、ＩＭＥＭ２１をＢＵＳ１５に接続・分
離したり、ＣＣＤ２８のスキャナの照明のＯＮ／ＯＦ
Ｆ、スキャナの起動停止、番地制御、データ制御等の各
種の制御或いは状態表示を行う。ＣＮＴ２６はイメージ
データを格納するＲＡＭ２２の番地カウンタであり、Ｃ
ＣＤ２８の読みだしと同期してカウンタがインクルメン
トされる。ＲＡＭ２２はイメージデータの格納部であ
り、このＲＡＭ２２の番地制御回路としてＡＣＴＬ２３
が、又データ制御回路としてのＤＣＴＬ２４が設けられ
ている。Further, the CTL 27 is transferred from the CPU section 17 to the main I
It is for controlling the MEM21 part (corresponding to a kind of IO register), connecting / disconnecting the IMEM21 to / from the BUS15, and turning on / off the illumination of the scanner of the CCD28.
F, various controls such as start / stop of scanner, address control, data control, etc., or status display are performed. The CNT 26 is an address counter of the RAM 22 for storing image data, and C
The counter is incremented in synchronization with the reading of the CD 28. The RAM 22 is a storage unit for image data, and the ACTL 23 serves as an address control circuit of the RAM 22.
However, a DCTL 24 is provided as a data control circuit.

【００２８】ここで、図５に示すイメージメモリ部（Ｉ
ＭＥＭ２１）の動作の概略を説明する。はじめに、ＣＴ
Ｌ２７で必要な箇所を初期化すると共に、ＳＷ１，２を
操作してＲＡＭ２２をＡＢＵＳ１５ａ及びＤＢＵＳ１５
ｂから分離させ、ＣＰＵ部１７からの指示或いは起動セ
ンサーからの信号をトリガーとしてＣＣＤ２８のスキャ
ナを起動する。Here, the image memory unit (I
The outline of the operation of the MEM 21) will be described. First, CT
Initialize necessary parts with L27 and operate SW1 and SW2 to set RAM22 to ABUS15a and DBUS15.
Then, the scanner of the CCD 28 is activated by using the instruction from the CPU 17 or the signal from the activation sensor as a trigger.

【００２９】画像読取の走査が開始されると、ＣＣＤ２
８で読み取ったイメージデータは１画素毎にＡＤＣ２０
でＡＤ変換され、この変換されたデジタルデータはＣＮ
Ｔ２６のカウント値で示されるＲＡＭ２２の番地に格納
される。そして、ＣＮＴ２６が指定値に達したとき、ま
た停止センサーの検知により停止したときはＣＰＵ部１
７に割り込み信号を印加して、ＩＭＥＭ２１の制御をＣ
ＰＵ部１７に移す。すると、ＣＰＵ部１７はＳＷ１，２
等に切換指示を行い，ＩＭＥＭ２１をＡＢＵＳ１５ａ及
びＤＢＵＳ１５ｂに接続する。この後、ＣＰＵ部１７は
ＩＭＥＭ２１を参照することが可能となり、ＩＭＥＭ２
１からイメージデータを読出し、これをＣＲＴ２９に表
示したり別途ディスク等の記憶媒体に格納したりするこ
とが可能となる。When scanning for image reading is started, the CCD 2
The image data read in 8 is ADC20 for each pixel.
AD conversion is performed on this, and the converted digital data is CN
It is stored in the address of the RAM 22 indicated by the count value of T26. When the CNT 26 reaches the specified value, or when the CNT 26 is stopped by the detection of the stop sensor, the CPU unit 1
Apply an interrupt signal to 7 to control IMEM21 by C
Move to PU unit 17. Then, the CPU unit 17 switches SW1, SW2
And so on, and connects the IMEM 21 to the ABUS 15a and the DBUS 15b. After that, the CPU unit 17 can refer to the IMEM21, and the IMEM2
It is possible to read the image data from No. 1 and display it on the CRT 29 or store it in a storage medium such as a disk separately.

【００３０】図６は、図５に示すイメージメモリ部の詳
細な機能ブロック図である。このイメージメモリ部で
は、原画の画素の位置をＸ座標及びＹ座標としてとら
え、読み取った画素をこれらの座標に対応させて保持す
るものである。このため、ＲＡＭ２２の番地カウンタＣ
ＮＴ２６として、Ｘ座標を指定するカウンタであるＸＣ
ＮＴと、Ｙ座標を指定するカウンタであるＹＣＮＴとが
設けられている。また、ＡＣＴＬ２３には、切替スイッ
チＳＷ３，ＳＷ４と、排他的論理和回路であるＸＯＲ０
及びＸＯＲ１とが設けられている。FIG. 6 is a detailed functional block diagram of the image memory section shown in FIG. In this image memory unit, the position of the pixel of the original image is recognized as the X coordinate and the Y coordinate, and the read pixel is held in correspondence with these coordinates. Therefore, the address counter C of the RAM 22
XC, which is a counter that specifies the X coordinate as NT26
NT and YCNT which is a counter for designating the Y coordinate are provided. The ACTL 23 also includes changeover switches SW3 and SW4 and an exclusive OR circuit XOR0.
And XOR1 are provided.

【００３１】ＲＡＭ２２は、互いに独立してアクセスで
きる４つのＲＡＭ０，〜ＲＡＭ４から構成され、これら
からの出力データがデータスイッチＳ０〜Ｓ３及びＳＷ
１を介してＤＢＵＳ１５ｂに送られる。また、ＤＣＴＬ
２４にはデコード回路ＤＥＣが設けられ、データスイッ
チＳ０〜Ｓ３の切り換えの制御が行われる。Ｎ０，〜Ｎ
３はそれぞれＲＡＭ０，〜ＲＡＭ３からの出力データを
転送するバスである。The RAM 22 is composed of four RAMs 0 to 4 which can be accessed independently of each other, and the output data from these RAMs are data switches S0 to S3 and SW.
1 to DBUS15b. Also, DCTL
A decode circuit DEC is provided at 24 to control switching of the data switches S0 to S3. N0, ~ N
Reference numeral 3 is a bus for transferring output data from RAM0, RAM3, respectively.

【００３２】また、このイメージメモリ部は、ＣＰＵ部
１７とデータ転送を行うＢＵＳ１５のデータバス幅は１
６ビットである。そして、画素の明暗を１６値の４ビッ
トで表し、２進カウンタＸＣＮＴ，ＹＣＮＴはそれぞれ
１０及び１１ビット有している。ＲＡＭ０，〜ＲＡＭ３
はそれぞれ５１２ｋｗｏｒｄ（４ビット／ｗｏｒｄ）の
ＲＡＭメモリで構成されている例である。一方、ＣＣＤ
２８はＸ軸方向に１０２４の素子数を、Ｙ軸方向に２０
４８の素子数を有し、上記２進カウンタＸＣＮＴ，ＹＣ
ＮＴのカウント数に対応している。周知の通り、一列１
０２４素子のＣＣＤを用いて、Ｙ方向に像を２０４８素
子分移動させても等価である。In this image memory unit, the data bus width of the BUS 15 for transferring data with the CPU unit 17 is 1
It is 6 bits. The brightness of the pixel is represented by 16-valued 4 bits, and the binary counters XCNT and YCNT have 10 and 11 bits, respectively. RAM0, ~ RAM3
In the example, each is composed of 512 kword (4 bits / word) RAM memory. On the other hand, CCD
28 is the number of elements of 1024 in the X-axis direction and 20 in the Y-axis direction.
It has 48 elements and has the binary counters XCNT and YC.
Corresponds to the NT count number. As is well known, one row
It is equivalent to moving the image by 2048 elements in the Y direction using a 024 element CCD.

【００３３】図７は、ＤＥＣ及びＤＣＴＬ２４の動作を
示す論理表である。ここで、Ｍ０，Ｍ１は前もって所定
の値に設定されるものであり、Ａ０，Ａ１は最下位のア
ドレスビットである。図８は、ＳＷ３およびＳＷ４にお
ける接続の一例を示すものである。ここではＸＣＮＴが
２ｂｉｔ（Ｘ0 ，Ｘ1 ）でＹＣＮＴが３ｂｉｔ（Ｙ0 ，
Ｙ1 ，Ｙ2 ）の場合の例を示したものであり、ＳＷ３及
びＳＷ４の切替操作を行うことによりＸＣＮＴとＹＣＮ
Ｔとを逆順位に接続したものと等価になる。一般に、Ｘ
ＣＮＴがＭｂｉｔ，ＹＣＮＴがＮｂｉｔでも同様な手法
で接続が行える。FIG. 7 is a logical table showing the operation of the DEC and DCTL 24. Here, M0 and M1 are set to predetermined values in advance, and A0 and A1 are the least significant address bits. FIG. 8 shows an example of connections in SW3 and SW4. Here, XCNT is 2 bits (X0, X1) and YCNT is 3 bits (Y0, X1).
Y1 and Y2) are shown as an example, and XCNT and YCN can be obtained by switching SW3 and SW4.
It is equivalent to connecting T and T in reverse order. Generally, X
Even if CNT is Mbit and YCNT is Nbit, connection can be performed by the same method.

【００３４】ここで、図６に示すイメージメモリ回路の
動作をロード、表示等の各場合に分けて説明する。ま
ず、イメージデータをロードする場合について説明す
る。ＣＣＤ２８からＲＡＭ２２にイメージデータを転送
するときには、ＳＷ１をＯＦＦし、ＳＷ２をＣＮＴ２６
側に切替える。そして、ＸＣＮＴとＹＣＮＴで構成する
カウンタをクリアする。これらのＸＣＮＴとＹＣＮＴの
カウント値はアドレス信号として出力され、このアドレ
ス信号はＳＷ２、ＸＯＲ０，１（このときは、本ＸＯＲ
０，１は単なるゲートとして機能させる）及びＳＷ３，
４を通過してＲＡＭ０，〜３のアドレスとして入力され
る。Here, the operation of the image memory circuit shown in FIG. 6 will be described separately for each case such as loading and displaying. First, the case of loading image data will be described. When transferring image data from the CCD 28 to the RAM 22, SW1 is turned off and SW2 is set to CNT26.
Switch to the side. Then, the counter made up of XCNT and YCNT is cleared. The count values of these XCNT and YCNT are output as an address signal, and this address signal is SW2, XOR0, 1 (at this time, this XOR
0 and 1 function as simple gates) and SW3
4 and is input as the addresses of RAMs 0 to 3.

【００３５】一方、ＣＣＤ２８とＡＤＣ２０とは互いに
同期して動作し、ＣＣＤ２８の１画素毎にＡＤＣ２０で
この明暗を４ビットのデジタルデータに変換する。ま
た、ＸＣＮＴとＹＣＮＴとで構成されるカウンタも１画
素毎にインクルメントされる。ＲＡＭ２４では、上記カ
ウンタが＋１される毎にＲＡＭ０，ＲＡＭ２，ＲＡＭ３
と順次選択され、この選ばれたＲＡＭに画素データを格
納する。そして、４画素毎にＲＡＭ０，ＲＡＭ１，ＲＡ
Ｍ２，ＲＡＭ３のそれぞれのアドレスが＋１された位置
に格納し、すべての画素データを格納する。図９は、Ｒ
ＡＭ０，〜３に格納される画素の順番を示している。On the other hand, the CCD 28 and the ADC 20 operate in synchronization with each other, and the ADC 20 converts the light and dark into 4-bit digital data for each pixel of the CCD 28. Further, the counter composed of XCNT and YCNT is also incremented for each pixel. In the RAM 24, each time the counter is incremented by 1, RAM0, RAM2, RAM3
And the pixel data are stored in the selected RAM. Then, RAM0, RAM1, RA for every four pixels
The respective addresses of M2 and RAM3 are stored in the position where +1 is added, and all the pixel data are stored. Figure 9 shows R
The order of the pixels stored in AM0 to AM3 is shown.

【００３６】やがてイメージデータのロードが終了すれ
ば、ＳＷ１をＯＮにし、ＳＷ２をＡＢＵＳ１５ａ側に切
り換える。この後、ＲＡＭ０，〜ＲＡＭ３はＣＰＵ部１
７が直接アクセスできるメモリとして機能する。従っ
て、ＣＣＤ２８からイメージデータをＲＡＭ２２に転送
している間であっても、ＢＵＳ１５はＣＰＵ部１７が自
由に専有できることになり、ＣＰＵ部１７は通信制御等
の処理を支障なく行える。When the loading of the image data is completed, SW1 is turned on and SW2 is switched to the ABUS 15a side. After this, RAM0, ...
7 functions as a memory that can be directly accessed. Therefore, even while the image data is being transferred from the CCD 28 to the RAM 22, the BUS 15 can be freely occupied by the CPU unit 17, and the CPU unit 17 can perform processing such as communication control without any trouble.

【００３７】次に、ＲＡＭ２２にロードされたイメージ
データをＣＲＴ２９に表示する場合について説明する。
原画から読み取ったイメージデータをそのままの向きで
ＣＲＴ２９に表示するときには、ＲＡＭ０〜３にロード
された画素データを画素からなる面と考え、これをＣＲ
ＴのＶＩＤＥＯ−ＲＡＭ（ＶＲＡＭ）に、面のイメージ
で転送すればよい。Next, the case where the image data loaded in the RAM 22 is displayed on the CRT 29 will be described.
When the image data read from the original image is displayed on the CRT 29 in the same orientation, the pixel data loaded in the RAMs 0 to 3 is considered to be a surface composed of pixels, and this is CR
The image of the surface may be transferred to the VIDEO-RAM (VRAM) of T.

【００３８】ところで、ＣＰＵ部１７に接続されている
アドレスバスＡＢＵＳ１５ａは、ＸＣＮＴ，ＹＣＮＴで
指定されるアドレスの各ビットに対応している。したが
って、図６で示される通りにＣＰＵ部１７から出力され
るアドレスは、ＡＢＵＳ１５ａ、ＳＷ２、ＸＯＲ０及び
ＸＯＲ１、ＳＷ３及びＳＷ４を通過してＲＡＭ０〜３に
印加され、ＲＡＭ０，〜ＲＡＭ３に格納されているイメ
ージデータが読出される。このとき、上記アドレスにお
ける最下位アドレスビットＡ０，Ａ１及びＭ０，Ｍ１が
ＤＥＣに入力され、このデコード結果に基づいてデータ
スイッチＳ０〜Ｓ３を制御し、ＲＡＭ０，〜ＲＡＭ３か
ら一度に読み出す画素データの数を指定している。この
とき、ＤＥＣに入力されるＭ０，Ｍ１は前もって所定の
ＩＯレジスタ等に設定しておかれる。The address bus ABUS15a connected to the CPU section 17 corresponds to each bit of the address designated by XCNT and YCNT. Therefore, as shown in FIG. 6, the address output from the CPU unit 17 passes through the ABUS 15a, SW2, XOR0 and XOR1, SW3 and SW4, is applied to the RAM0 to 3, and is stored in the RAM0 to RAM3. The image data is read. At this time, the least significant address bits A0, A1 and M0, M1 in the above address are input to the DEC, the data switches S0 to S3 are controlled based on the decoding result, and the number of pixel data read from the RAM0 to RAM3 at one time. Is specified. At this time, M0 and M1 input to the DEC are preset in a predetermined IO register or the like.

【００３９】例えば、Ｍ０，Ｍ１が０，１に設定されて
おればＳ０，〜Ｓ３はそれぞれＮ０，〜Ｎ３に接続さ
れ、上記Ａ０，Ａ１の値に関係なく一回の読出しで４画
素同時に１６ビットとして読出される。また、Ｍ０，Ｍ
１が１，０に設定されておれば、２画素単位で８ビット
として読出される。そして、Ｍ０，Ｍ１が０，０に設定
されておれば、１画素毎にアドレスの最下位の２ビット
で指定されたＲＡＭから画素が読出される。ＤＥＣでＮ
０〜Ｎ３のどれにも選ばれないときは、データスイッチ
は信号「０」が印加されたＮ４に接続される。また、ア
ドレスの最下位ビットＡ０，Ａ１が０，０のとき、デー
タスイッチＳ０はＮ０を選びＲＡＮ０に格納されている
画素データが読出され、他のＳ１〜Ｓ３はＮ４に接続さ
れるので「０」となる。For example, if M0 and M1 are set to 0 and 1, S0 and .about.S3 are connected to N0 and .about.N3, respectively, and four pixels are simultaneously read out by 16 pixels regardless of the values of A0 and A1. Read as a bit. Also, M0, M
If 1 is set to 1, 0, it is read as 8 bits in units of 2 pixels. If M0 and M1 are set to 0 and 0, a pixel is read from the RAM designated by the least significant 2 bits of the address for each pixel. N in DEC
When none of 0 to N3 is selected, the data switch is connected to N4 to which the signal "0" is applied. Further, when the least significant bits A0 and A1 of the address are 0 and 0, the data switch S0 selects N0 and the pixel data stored in RAN0 is read out, and the other S1 to S3 are connected to N4. Will be

【００４０】このようにしてＲＡＭ０〜ＲＡＭ３に格納
されているイメージデータを順次読み出し、これをＣＲ
ＴのＶＲＡＭに転送し、ＣＲＴ画面に表示する。In this way, the image data stored in the RAM0 to RAM3 are sequentially read, and this is CR
It is transferred to the VRAM of T and displayed on the CRT screen.

【００４１】ここで、原稿から読み取った画像を、右方
向（時計回り）に９０度回転させてＣＲＴに表示する場
合について説明する。これは、例えば小切手等の横長の
画像を、イメージスキャナで読み取らせるときには、Ｍ
ＩＣＲコードの読み取りも兼ねて縦長に挿入して読み取
らせ、これをＣＲＴに表示するときには９０度回転させ
て横長に表示するような場合である。Here, a case will be described in which an image read from a document is rotated 90 degrees clockwise (clockwise) and displayed on a CRT. This means that when a horizontally long image such as a check is read by an image scanner, M
This is a case where the ICR code is also inserted vertically and read, and when it is displayed on the CRT, it is rotated 90 degrees and displayed horizontally.

【００４２】このときには、ＣＣＤ２８で読み取った画
素データをＲＡＭ２２に格納する際に、画像を９０度回
転させた状態で格納する。即ち、ＳＷ２をＣＮＴ２６側
に倒し、図６に示すＳＷ３及びＳＷ４を図示している状
態から反転（右側に倒す）させる。さらに、ＸＯＲ１の
一方の入力に「１」を印加してＸＯＲ１をＮＯＴゲート
として機能させ、ここを通過した信号を反転させる。こ
の状態で、ＣＮＴ２６において書込み番地を順次指定
し、アドレス０から順に番地を指定しイメージデータを
ＲＡＭ２２に格納する。At this time, when the pixel data read by the CCD 28 is stored in the RAM 22, the image is stored in a state rotated by 90 degrees. That is, SW2 is tilted to the CNT 26 side, and SW3 and SW4 shown in FIG. 6 are inverted (tilted to the right) from the state shown. Further, "1" is applied to one input of XOR1 to cause XOR1 to function as a NOT gate and invert the signal passing therethrough. In this state, the write addresses are sequentially designated in the CNT 26, the addresses are designated in order from the address 0, and the image data is stored in the RAM 22.

【００４３】そして、このイメージデータを読み出す際
には、Ｍ０とＭ１を０，０に設定し、これらの設定の
後、ＣＰＵ部１７の指示に基づき、ＲＡＭ０〜ＲＡＭ３
におけるアドレス０から順番にイメージデータを読み出
す。すると、ＤＢＵＳ１５ｂの下位４ビットに１画素分
のデータが現れ、これを順次ＣＲＴ２９のＶＲＡＭに転
送すれば、右方向に９０度回転した画像がＣＲＴに表示
されることになる。When this image data is read, M0 and M1 are set to 0, 0, and after these settings, RAM0 to RAM3 are set based on the instruction of the CPU section 17.
The image data is sequentially read from the address 0 in. Then, data for one pixel appears in the lower 4 bits of the DBUS 15b, and if this data is sequentially transferred to the VRAM of the CRT 29, an image rotated 90 degrees to the right will be displayed on the CRT.

【００４４】上記手法は、格納時にはＳＷ３，ＳＷ４を
反転させてＸＣＮＴとＹＣＮＴからの入力順序を逆に
し、且つ、読出し時にはＸＯＲ０でＹＣＮＴの値を反転
させて１画素単位に読みだす手法と同等である。The above method is equivalent to a method in which SW3 and SW4 are reversed at the time of storage to reverse the input order from XCNT and YCNT, and at the time of reading, the value of YCNT is reversed at XOR0 and read in a unit of one pixel. is there.

【００４５】ここで、画像を右方向に９０度回転させる
アルゴリズムを図１０を用いて説明する。図１０（ａ）
は、縦長の原稿をＣＣＤ２８で走査しこの原稿からイメ
ージデータを読み取る走査順序を矢印で示しており、イ
メージメモリ（ＲＡＭ２２）にはこの順序でイメージデ
ータが格納される。図１０（ｄ）は図１０（ａ）の画像
をＲＡＭ２２に書き込む番地を指定するアドレスカウン
タの構成を示したものである。ここで、ＸＣＮＴとＹＣ
ＮＴは従属接続され、ＸＣＮＴは１画素毎に＋１され、
ＸＣＮＴがオーバーフローする毎にＹＣＮＴを＋１する
ものである。図１０（ａ）中の○印は、画像の位置の目
印であり、図１０（ｂ）から図１０（ｃ）に移るときの
画像の回転の様子がわかるようにしている。An algorithm for rotating the image 90 degrees to the right will be described with reference to FIG. Figure 10 (a)
Shows the scanning order of a vertically long document by the CCD 28 and reading the image data from this document with an arrow, and the image data is stored in the image memory (RAM 22) in this order. FIG. 10D shows the configuration of an address counter for designating an address where the image of FIG. 10A is written in the RAM 22. Where XCNT and YC
NT is connected in cascade, XCNT is incremented by 1 for each pixel,
Every time XCNT overflows, YCNT is incremented by one. The circle mark in FIG. 10A is a mark of the position of the image, and the state of rotation of the image when moving from FIG. 10B to FIG.

【００４６】そして、図１０（ｄ）に示す番地カウンタ
の構成でイメージメモリに書込み処理を行い、一方、読
み出し時には図１０（ｅ）に示すように上記書き込み時
とは逆にＹＣＮＴを先にＸＣＮＴを後にして接続変換
し、さらにＹＣＮＴの１の補数をとるようにしてアドレ
スを指定すれば、図１０（ｂ）に示す順序でイメージデ
ータを読み出せることになる。これは、ＹＣＮＴが
「０」の時、ＹＣＮＴの補数は最大になり、ＹＣＮＴが
増加すればＹＣＮＴの補数は減少するためである。Then, with the address counter configuration shown in FIG. 10D, writing processing is performed in the image memory. On the other hand, when reading, as shown in FIG. 10E, YCNT precedes XCNT, contrary to the above writing. After that, the connection is converted, and if the address is designated by taking the one's complement of YCNT, the image data can be read in the order shown in FIG. This is because the complement of YCNT becomes maximum when YCNT is “0”, and the complement of YCNT decreases as YCNT increases.

【００４７】そして、図１０（ｂ）の読出順序でイメー
ジデータをＣＲＴ２９のＶＲＡＭに転送すれば、ＣＲＴ
２９の画面には図１０（ｃ）のように表示され、これは
読み取った画像を９０度右回りに回転させて表示したこ
とになる。Then, if the image data is transferred to the VRAM of the CRT 29 in the reading order of FIG.
The screen of 29 is displayed as shown in FIG. 10C, which means that the read image is displayed by rotating it 90 degrees clockwise.

【００４８】また、図１１には画像（図１１（ａ））を
反時計回りつまり左方向に９０度回転させて読出す場合
の概要が示されている。これは、上記右方向に９０度回
転させる場合と同様、ＸＣＮＴとＹＣＮＴの順序を逆に
し、さらにＸＣＮＴの１の補数をとるようにすると（図
１１（ｄ），（ｅ））、図９（ｂ）に示す順序で読み出
しが行えるようになる。そして、図１１（ｂ）の読出順
序でＣＲＴのＶＲＡＭに転送すると、図１１（ｃ）の様
に左方向に９０度回転させて表示したことになる。Further, FIG. 11 shows an outline of reading an image (FIG. 11A) by rotating it counterclockwise, that is, by rotating it 90 degrees counterclockwise. As in the case of rotating 90 degrees to the right, the order of XCNT and YCNT is reversed, and the one's complement of XCNT is taken (FIGS. 11D and 11E). Reading can be performed in the order shown in b). Then, when the data is transferred to the VRAM of the CRT in the reading order of FIG. 11B, it is displayed by being rotated 90 degrees to the left as shown in FIG. 11C.

【００４９】さて、上記のイメージデータを９０度回転
させて読み出す手法では、１回のアクセスで１画素単位
しか読み出すことが出来ないため、ＣＲＴへの表示時間
が長くかかる欠点がある。そこで、９０度回転させる回
転方向が予め決められている場合には、イメージデータ
をメモリにロードする際に、このロードする番地を工夫
して、バイト単位或いはワード単位で複数の画素を同時
に読みだせるようにメモリに格納しておけば、非常に効
率的に読み出しが行えることになる。In the method of reading the image data by rotating the image data by 90 degrees, only one pixel unit can be read by one access, so that there is a drawback that the display time on the CRT is long. Therefore, when the rotation direction to rotate by 90 degrees is predetermined, when loading the image data into the memory, the address to be loaded is devised so that a plurality of pixels can be read simultaneously in byte units or word units. If it is stored in the memory like this, the reading can be performed very efficiently.

【００５０】前記では、右方向に９０度回転させて読み
出す場合には、まず図１２（ａ）の操作順に画像を走査
してこの順にイメージデータをメモリに格納し、これを
図１２（ｂ）の順番で読み出すと、右方向に９０度回転
した画像が得られることを述べた。したがって、逆に図
１２（ｂ）の読み出し順にイメージデータをメモリに格
納しておけば、単にアドレス順に読み出すことでバイト
単位或いはワード単位で効率よく読み出しが行えること
になる。In the above description, when the image is read out by rotating it by 90 degrees to the right, first, the image is scanned in the operation order of FIG. 12A, the image data is stored in the memory in this order, and this is stored in FIG. 12B. It was described that the image rotated 90 degrees to the right can be obtained by reading in the order of. Therefore, conversely, if the image data is stored in the memory in the reading order of FIG. 12B, the reading can be efficiently performed in the byte unit or the word unit simply by reading in the address order.

【００５１】ここで、図１２（ｂ）の読み出し順〜
〜に画素データを格納し、これをまとめて１ワードで４
画素読み出す例を図１３に示す。図１３（ａ）の各枠内
の上下段に示す番地の説明を図１３（ｂ）に示してい
る。この図１３（ｂ）の上段はメモリ番地であり、左側
がＸ方向のＸ番地、右側がＹ方向のＹ番地を示してい
る。また、下段は図１２（ｂ）に示す画素の読み出し時
のＸ番地及びＹ番地を示している。図１２（ａ）に示す
の番地はＸ＝０でＹが最大（全てのビットが１）の番
地であり、これは０を反転したものに等しいので（００
_b ）で表示している（以下、Ｎ_b はＮに対する１の補数
を表す）。さらにの次の画素番地は（０１_b ），次の
画素番地は（０２_b ）・・・・（０２）（０１）（０
０）（１０_b ）（１１_b ）・・・で表される。Here, the reading order of FIG.
Pixel data is stored in to
An example of reading pixels is shown in FIG. An explanation of the addresses shown in the upper and lower rows in each frame of FIG. 13A is shown in FIG. 13B. The upper part of FIG. 13B shows a memory address, the left side shows the X address in the X direction, and the right side shows the Y address in the Y direction. The lower part shows the X and Y addresses when the pixel shown in FIG. 12B is read. The address shown in FIG. 12 (a) is the address where X = 0 and Y is the maximum (all bits are 1), which is equal to the inverted 0 (00
_b ) (hereinafter, N _b represents a one's complement to N). Further, the next pixel address is (01 _b ), the next pixel address is (02 _b ) ... (02) (01) (0
0) (10 _b ) (11 _b ) ...

【００５２】図１３（ａ）の枠の上段はＲＡＭの読み出
し番地を示す。これは図１２（ａ）に示す画素の走査順
番に等しい。図１３の上段と下段の関係はＸ番地とＹ番
地とを交換し、１の補数をとったものである。The upper part of the frame in FIG. 13A shows the read address of the RAM. This is equivalent to the pixel scanning order shown in FIG. The relationship between the upper part and the lower part of FIG. 13 is that the X address and the Y address are exchanged and the complement of 1 is taken.

【００５３】図１２（ａ）の（００）の画素は図１３
（ａ）の（０_b ０）番地に格納し、次の画素（１０）は
（０_b １）番地に格納、次の画素（２０）は（０_b ２）
番地に格納し、以下同様にして全ての画素を格納する。
これらの格納手段は、図６におけるＳＷ３，ＳＷ４及び
ＸＯＲ０，ＸＯＲ１で実現される。そして、画素を読み
出す場合には、図６でＭ０，Ｍ１を０，１に設定してお
けば、ＲＡＭ０，〜ＲＡＭ３が同時に読み出され、４画
素が１ワードのデータとしてＤＢＵＳ１５ｂに送られ
る。The pixel (00) in FIG. 12A is shown in FIG.
It is stored in the address (0 _b 0) of (a), the next pixel (10) is stored in the address (0 _b 1), and the next pixel (20) is stored in the address (0 _b 2).
All the pixels are stored in the same way as below.
These storage means are realized by SW3, SW4 and XOR0, XOR1 in FIG. Then, when reading out pixels, if M0 and M1 are set to 0 and 1 in FIG. 6, RAM0 to RAM3 are read out simultaneously and 4 pixels are sent to the DBUS 15b as 1-word data.

【００５４】以上説明したように、本実施例に係るイメ
ージデータ処理装置を用いれば、通信制御等の処理を行
いながら同時にイメージデータをメモリに取り込み表示
するようなマルチタスクを行う場合であっても、イメー
ジデータの取込が他の処理に影響を与えることがない。
したがって、多量のイメージデータを取り込む際のＣＰ
Ｕ部の多重処理能力の低下を招くことがなくメモリ処理
効率が高くなるので、画像処理時のＣＰＵの負荷が軽減
され処理能力不足に陥り誤動作を招いたりすることがな
くなるといった効果がある。また、原画の画像データを
読み込みこれを９０度回転させて表示する場合に、ハー
ド手段を用いて９０度の回転を実現し、また同時に４画
素或いは２画素の複数の画素データを読み出すことがで
きるので、画面表示に要する時間が短縮できるといった
効果がある。As described above, by using the image data processing apparatus according to the present embodiment, even when performing multitasking such that image data is simultaneously taken into the memory and displayed while performing processing such as communication control. , Capture of image data does not affect other processing.
Therefore, CP when capturing a large amount of image data
Since the memory processing efficiency is increased without lowering the multiprocessing capacity of the U unit, there is an effect that the load of the CPU at the time of image processing is reduced, the processing capacity becomes insufficient, and a malfunction does not occur. When the original image data is read and rotated by 90 degrees for display, 90 degrees rotation can be realized by using a hardware means, and a plurality of pixel data of 4 pixels or 2 pixels can be read at the same time. Therefore, there is an effect that the time required for screen display can be shortened.

【００５５】[0055]

【発明の効果】以上の技術的課題を解決するために、本
発明の第１の手段は、イメージデータ処理装置に、画像
データを格納し、メモリ部２とは独立してバス５に接続
されるイメージメモリ部６と、上記イメージ読取部１で
読取った画像データをイメージメモリ部６に格納すると
きにはこのイメージメモリ部６をバス５から切り離すバ
ススイッチ部７とを設けた構成としたから、ＣＰＵ部３
がホストコンピュータとの通信制御等の処理と並行して
イメージ読取部１で読み取った画像データの格納の処理
を行う場合であっても、画像データの格納中、ＣＰＵ部
３はバス５を介して自由にメモリ部２を参照できる。こ
のため、通信制御等の処理をそのまま継続することがで
き、イメージデータの取込処理が他の処理に影響を与え
ることがないので、イメージ処理時のＣＰＵ部の負荷を
軽くすることができ、処理能力不足に陥り誤動作を招い
たりすることがなくなり、有効に並行処理が行えるとい
った効果を奏する。In order to solve the above technical problems, the first means of the present invention stores image data in the image data processing device and is connected to the bus 5 independently of the memory unit 2. The image memory unit 6 and the bus switch unit 7 for disconnecting the image memory unit 6 from the bus 5 when storing the image data read by the image reading unit 1 in the image memory unit 6 are provided. Part 3
Even when performing the processing of storing the image data read by the image reading unit 1 in parallel with the processing of communication control with the host computer, the CPU unit 3 via the bus 5 during the storage of the image data. The memory unit 2 can be referred to freely. Therefore, the processing such as communication control can be continued as it is, and the processing of capturing the image data does not affect other processing, so that the load on the CPU unit at the time of image processing can be reduced. It is possible to effectively perform parallel processing without causing a malfunction due to insufficient processing capacity.

【００５６】本発明の第２の手段は、読取り時の画素の
位置をＸ軸及びＹ軸からなる座標としてとらえて、Ｘ座
標に対応するＸ軸アドレス部８とＹ座標に対応するＹ軸
アドレス部９とを設け、画素データを格納するときに
は、Ｘ軸アドレス部８、Ｙ軸アドレス部９の順にアドレ
スを更新してこれらの両アドレス部で指定されるアドレ
スに書き込み、画素データを読み出すときには、Ｘ軸ア
ドレス部８又はＹ軸アドレス部９の出力端に、ここから
出力されるアドレス値の１の補数を求める反転部１１を
設け、上記と逆にＹ軸アドレス部９を先に更新して両ア
ドレス部で指定されるアドレスから読出すようにし、ハ
ード的に画像の回転の処理を行っているので、画像デー
タを回転させる場合にＣＰＵ部３の負荷が軽減できる。The second means of the present invention regards the position of the pixel at the time of reading as the coordinates consisting of the X axis and the Y axis, and determines the X axis address portion 8 corresponding to the X coordinate and the Y axis address corresponding to the Y coordinate. When the pixel data is stored, the X-axis address section 8 and the Y-axis address section 9 are updated in order to write to the addresses designated by these two address sections, and when the pixel data is read out, At the output end of the X-axis address section 8 or the Y-axis address section 9, an inverting section 11 for obtaining the one's complement of the address value output from this is provided, and the Y-axis address section 9 is updated first, contrary to the above. Since the image rotation processing is performed by hardware by reading from the addresses specified by both address sections, the load on the CPU section 3 can be reduced when rotating the image data.

【００５７】また、本発明の第３の手段は、読取り時の
画素の位置をＸ軸及びＹ軸からなる座標としてとらえ
て、Ｘ座標に対応するＸ軸アドレス部８とＹ座標に対応
するＹ軸アドレス部９とを設け、画素データを格納する
ときにはＸ軸アドレス部８又はＹ軸アドレス部９の出力
端に、ここから出力されるアドレス値の１の補数をとる
反転部１１を設け、Ｙ軸アドレス部９、Ｘ軸アドレス部
９の順にアドレスを更新して画素を書き込み、画素デー
タを読み出すときには、複数画素データをバス５に出力
するアドレスデコード部１３を設けて、下位アドレスか
ら順番に画素データを読出すようにしたから、画像を回
転させ表示等を行う処理が高速に行えるので効果的であ
る。The third means of the present invention regards the position of the pixel at the time of reading as the coordinates consisting of the X axis and the Y axis, and the X axis address part 8 corresponding to the X coordinate and the Y axis corresponding to the Y coordinate. An axis address section 9 is provided, and when storing pixel data, an inverting section 11 for taking the one's complement of the address value output from this is provided at the output end of the X axis address section 8 or the Y axis address section 9, and When the pixels are written by updating the addresses in the order of the axis address unit 9 and the X-axis address unit 9 and the pixel data is read, an address decoding unit 13 that outputs a plurality of pixel data to the bus 5 is provided, and the pixels are sequentially arranged from the lower address. Since the data is read out, the processing of rotating the image and displaying the image can be performed at high speed, which is effective.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の手段に係る原理構成図である。FIG. 1 is a principle configuration diagram according to a first means of the present invention.

【図２】本発明の第２の手段に係る原理構成図である。FIG. 2 is a principle configuration diagram according to a second means of the present invention.

【図３】本発明の第３の手段に係る原理構成図である。FIG. 3 is a principle configuration diagram according to a third means of the present invention.

【図４】本発明の実施例に係るイメージデータ処理装置
の基本ブロック図である。FIG. 4 is a basic block diagram of an image data processing device according to an embodiment of the present invention.

【図５】本発明の実施例に係るイメージメモリ部の概略
を示すブロック図である。FIG. 5 is a block diagram showing an outline of an image memory unit according to an embodiment of the present invention.

【図６】本発明の実施例に係るイメージメモリ部の詳細
なブロック図である。FIG. 6 is a detailed block diagram of an image memory unit according to an exemplary embodiment of the present invention.

【図７】図６に示すＤＣＴＬの動作を示す論理図であ
る。FIG. 7 is a logic diagram showing an operation of the DCTL shown in FIG.

【図８】図６に示すＳＷ３及びＳＷ４の接続の一例であ
る。8 is an example of a connection of SW3 and SW4 shown in FIG.

【図９】図６に示すＲＡＭ０，〜ＲＡＭ３に格納される
画素の順番を示す図である。9 is a diagram showing the order of pixels stored in RAM0 to RAM3 shown in FIG.

【図１０】実施例に係り画像を右方向に９０度回転させ
る場合の説明図である。FIG. 10 is an explanatory diagram of a case where an image is rotated 90 degrees rightward according to the embodiment.

【図１１】実施例に係り画像を左方向に９０度回転させ
る場合の説明図である。FIG. 11 is an explanatory diagram of a case where an image is rotated 90 degrees leftward according to the embodiment.

【図１２】実施例に係り画像の操作順番を示す図であ
る。FIG. 12 is a diagram showing an operation sequence of images according to the embodiment.

【図１３】実施例に係り画像を右方向に９０度回転させ
る場合の画素座標を示す図である。FIG. 13 is a diagram showing pixel coordinates when an image is rotated 90 degrees rightward according to the embodiment.

【図１４】従来例に係るイメージデータ処理装置の基本
ブロック図である。FIG. 14 is a basic block diagram of an image data processing device according to a conventional example.

【図１５】従来例に係るイメージデータ処理装置のメモ
リサイクルを示す図である。FIG. 15 is a diagram showing a memory cycle of an image data processing device according to a conventional example.

【符号の説明】[Explanation of symbols]

１ イメージ読取部 ２ メモリ部 ３ ＣＰＵ部 ５ バス ６ イメージメモリ部 ７ バススイッチ部 ８ Ｘ軸アドレス部 ９ Ｙ軸アドレス部 １１ 反転部 １３ アドレスデコード部 1 image reading unit 2 memory unit 3 CPU unit 5 bus 6 image memory unit 7 bus switch unit 8 X-axis address unit 9 Y-axis address unit 11 inversion unit 13 address decoding unit

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 原画を走査して画像を１画素単位に読み
取り画像データを作成するイメージ読取部（１）と、 ホストコンピュータとの通信制御等の処理と並行して、
上記イメージ読取部（１）で読み取った画像データの格
納等の処理を行うＣＰＵ部（３）と、 データ及び制御プログラム等が格納されるメモリ部
（２）と、 このＣＰＵ部（３）と上記メモリ部（２）との間のデー
タ転送を行うバス（５）とを有するイメージデータ処理
装置において、 上記画像データを格納し、上記メモリ部（２）とは独立
してバス（５）に接続されるイメージメモリ部（６）
と、 上記イメージ読取部（１）で読取った画像データをイメ
ージメモリ部（６）に格納するときにはこのイメージメ
モリ部（６）をバス（５）から切り離すバススイッチ部
（７）とを設けたことを特徴とするイメージデータ処理
装置。1. An image reading unit (1) that scans an original image to read the image in pixel units to create image data, and a process such as communication control with a host computer, in parallel with each other.
A CPU unit (3) for performing processing such as storage of image data read by the image reading unit (1), a memory unit (2) for storing data, control programs and the like, the CPU unit (3) and the above An image data processing device having a bus (5) for transferring data to and from a memory section (2), storing the image data, and connecting to the bus (5) independently of the memory section (2). Image memory unit (6)
And a bus switch section (7) for disconnecting the image memory section (6) from the bus (5) when storing the image data read by the image reading section (1) in the image memory section (6). An image data processing device characterized by: 【請求項２】 読取り時の画素の位置をＸ軸及びＹ軸か
らなる座標としてとらえ、上記イメージメモリ部（６）
に格納する画素データのアドレスをこの座標に対応さ
せ、Ｘ座標に対応するＸ軸アドレス部（８）とＹ座標に
対応するＹ軸アドレス部（９）とを設けて、この両アド
レス部で画素データの格納アドレスを指定し、 イメージメモリ部（６）に画素データを格納するときに
は、Ｘ軸アドレス部（８）、Ｙ軸アドレス部（９）の順
にアドレスを更新してこれらの両アドレス部で指定され
るアドレスに書き込み、 画素データを読み出すときには、Ｘ軸アドレス部（８）
又はＹ軸アドレス部（９）の出力端に、ここから出力さ
れるアドレス値の１の補数を求める反転部（１１）を設
け、上記と逆にＹ軸アドレス部（９）を先に更新してこ
れらの両アドレス部で指定されるアドレスから読出すよ
うにした請求項１記載のイメージデータ処理装置。2. The image memory unit (6), wherein the position of a pixel at the time of reading is regarded as a coordinate composed of an X axis and a Y axis.
The address of the pixel data stored in is associated with this coordinate, and an X-axis address part (8) corresponding to the X-coordinate and a Y-axis address part (9) corresponding to the Y-coordinate are provided. When the data storage address is designated and the pixel data is stored in the image memory section (6), the address is updated in the order of the X-axis address section (8) and the Y-axis address section (9), and both of these address sections are updated. When writing to specified address and reading pixel data, X-axis address part (8)
Alternatively, at the output end of the Y-axis address section (9), an inversion section (11) for obtaining the one's complement of the address value output from this is provided, and the Y-axis address section (9) is updated first, contrary to the above. 2. The image data processing apparatus according to claim 1, wherein the image data processing apparatus reads out from an address designated by both of these address sections. 【請求項３】 画素を原画のＸ軸及びＹ軸からなる座標
としてとらえ、上記イメージメモリ部（６）に格納する
画素データのアドレスをこの座標に対応させ、Ｘ座標に
対応するアドレスを指定するＸ軸アドレス部（８）と、
上記Ｙ座標に対応するアドレスを指定するＹ軸アドレス
部（９）とを設けると共に、イメージメモリ部（６）の
アドレス値の下位ビットをＸ軸アドレス部（８）、又上
位ビットをＹ軸アドレス部（９）にもたせ、この両アド
レス部で画素データの格納アドレスを指定し、 イメージメモリ部（６）に画素データを格納するときに
は、Ｘ軸アドレス部（８）又はＹ軸アドレス部（９）の
出力端に、ここから出力されるアドレス値の１の補数を
求める反転部（１１）を設け、Ｙ軸アドレス部（９）、
Ｘ軸アドレス部（８）の順にアドレスを更新してこれら
の両アドレス部で指定されるアドレスに書き込み、 画素データを読み出すときには、順に更新されるアドレ
ス指定で、連続する複数のアドレスに格納されている画
素データを同時にバス（５）に出力するアドレスデコー
ド部（１３）を設けて、下位アドレスから順番に画素デ
ータを読出す請求項１記載のイメージデータ処理装置。3. A pixel is regarded as a coordinate composed of an X axis and a Y axis of an original image, an address of pixel data stored in the image memory unit (6) is made to correspond to this coordinate, and an address corresponding to the X coordinate is designated. X-axis address section (8),
A Y-axis address section (9) for designating an address corresponding to the Y coordinate is provided, and the lower bit of the address value of the image memory section (6) is the X-axis address section (8), and the upper bit is the Y-axis address. When the pixel data storage address is designated by the both address parts and the pixel data is stored in the image memory part (6), the X-axis address part (8) or the Y-axis address part (9) is given to the part (9). An inverting section (11) for obtaining the one's complement of the address value output from the Y axis address section (9),
When the address is updated in the order of the X-axis address section (8) and written to the addresses specified by these two address sections, and when the pixel data is read out, it is stored in a plurality of consecutive addresses by the address specification that is updated in order. The image data processing device according to claim 1, further comprising an address decoding unit (13) for simultaneously outputting the pixel data stored in the bus (5) to read the pixel data in order from a lower address.