JPH05313775A - ルックアップテーブルおよびディジタルフィルタ - Google Patents
ルックアップテーブルおよびディジタルフィルタInfo
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- JPH05313775A JPH05313775A JP4118781A JP11878192A JPH05313775A JP H05313775 A JPH05313775 A JP H05313775A JP 4118781 A JP4118781 A JP 4118781A JP 11878192 A JP11878192 A JP 11878192A JP H05313775 A JPH05313775 A JP H05313775A
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Abstract
(57)【要約】
【構成】入力された必要なパラメータ3に応じてテーブ
ル値を生成する回路1をRAM2への書き込み信号系に
設け、その回路にルックアップテーブルの実時間処理に
用いるのと同一のクロック4を供給する。 【効果】ルックアップテーブルの更新にかかる時間が、
従来と比較して数十分の1に短縮される。このため、従
来はテーブルの更新時間で制限されていた分野への適用
が可能となる。
ル値を生成する回路1をRAM2への書き込み信号系に
設け、その回路にルックアップテーブルの実時間処理に
用いるのと同一のクロック4を供給する。 【効果】ルックアップテーブルの更新にかかる時間が、
従来と比較して数十分の1に短縮される。このため、従
来はテーブルの更新時間で制限されていた分野への適用
が可能となる。
Description
【0001】
【産業上の利用分野】本発明は、ルックアップテーブル
を用いた演算を行うディジタル信号処理回路に関し、特
に、ルックアップテーブルの内容を高速に更新する信号
処理回路に関する。
を用いた演算を行うディジタル信号処理回路に関し、特
に、ルックアップテーブルの内容を高速に更新する信号
処理回路に関する。
【0002】
【従来の技術】従来、ルックアップテーブルを用いたデ
ィジタルフィルタは図2に示された回路で実現されてい
た。この回路は、リアルタイムの入力データに対しサン
プリング周期単位の異なる遅延を与えられたデータに対
し、それぞれ所定の係数を乗じてその結果の総和を求め
る形のディジタルフィルタである。
ィジタルフィルタは図2に示された回路で実現されてい
た。この回路は、リアルタイムの入力データに対しサン
プリング周期単位の異なる遅延を与えられたデータに対
し、それぞれ所定の係数を乗じてその結果の総和を求め
る形のディジタルフィルタである。
【0003】用いられているランダムアクセスメモリ2
(Random Access Memory;以後これをRAMと略称す
る)は、全てのアドレスにそのアドレス値と所定の係数
との積を予め書き込んで、乗算回路として用いる。メモ
リのアドレス端子に遅延したデータを入力し、データ端
子から出力したデータと所定係数の積を全て加算するこ
とによりフィルタ出力を得る。
(Random Access Memory;以後これをRAMと略称す
る)は、全てのアドレスにそのアドレス値と所定の係数
との積を予め書き込んで、乗算回路として用いる。メモ
リのアドレス端子に遅延したデータを入力し、データ端
子から出力したデータと所定係数の積を全て加算するこ
とによりフィルタ出力を得る。
【0004】
【発明が解決しようとする課題】上記従来回路では、R
AM2へのデータの書き込みに膨大な時間を要するとい
う問題が生じる。
AM2へのデータの書き込みに膨大な時間を要するとい
う問題が生じる。
【0005】RAM2へのデータの書き込みは、マイク
ロコンピュータ10により行われる。マイクロコンピュ
ータ10は、アドレス値5を更新しながら所定の積を演
算によって求め、RAM2に書き込む。マイクロコンピ
ュータ10によるデータの演算と転送は、数マシンサイ
クルを要する。そのうえ、動作クロックの周波数はせい
ぜい10MHz程度で、ディジタルフィルタの動作周波
数と比較すれば10分の1程度である場合が一般的であ
る。
ロコンピュータ10により行われる。マイクロコンピュ
ータ10は、アドレス値5を更新しながら所定の積を演
算によって求め、RAM2に書き込む。マイクロコンピ
ュータ10によるデータの演算と転送は、数マシンサイ
クルを要する。そのうえ、動作クロックの周波数はせい
ぜい10MHz程度で、ディジタルフィルタの動作周波
数と比較すれば10分の1程度である場合が一般的であ
る。
【0006】仮に、マイクロコンピュータ10による演
算とデータの転送に5マシンサイクルを要したとし、こ
れを10MHz(100ns周期)の動作クロックで実
行したとする。入力8ビットの乗算器を実現しようとす
れば、256ワードの情報をテーブルに転送する必要が
あるため、100ns×256×5=128μsもの時
間を要することになる。従来、これを短縮するために、
DMA転送(DirectMemory Access)等の方法をとり、演
算に時間がかかっても転送にかかる時間を節約する工夫
がなされてきた。しかし、このような方法をとっても、
転送の周波数はマイクロコンピュータ10に供給してい
るクロックで制限される。1データを1マシンサイクル
で転送できたとしても、転送に要する時間は前述の値の
5分の1の25.6μs にしか低減されない。ルックア
ップテーブルを用いた演算を行うディジタル信号処理回
路は、消費電力の点で並列乗算回路等と比較して有利で
あるにも係らず、上記のようなテーブル値の生成時間の
制限から採用されない場合が多かった。
算とデータの転送に5マシンサイクルを要したとし、こ
れを10MHz(100ns周期)の動作クロックで実
行したとする。入力8ビットの乗算器を実現しようとす
れば、256ワードの情報をテーブルに転送する必要が
あるため、100ns×256×5=128μsもの時
間を要することになる。従来、これを短縮するために、
DMA転送(DirectMemory Access)等の方法をとり、演
算に時間がかかっても転送にかかる時間を節約する工夫
がなされてきた。しかし、このような方法をとっても、
転送の周波数はマイクロコンピュータ10に供給してい
るクロックで制限される。1データを1マシンサイクル
で転送できたとしても、転送に要する時間は前述の値の
5分の1の25.6μs にしか低減されない。ルックア
ップテーブルを用いた演算を行うディジタル信号処理回
路は、消費電力の点で並列乗算回路等と比較して有利で
あるにも係らず、上記のようなテーブル値の生成時間の
制限から採用されない場合が多かった。
【0007】また、マイクロコンピュータ10の側もテ
ーブル値の演算やデータの転送に多くの時間を割かねば
ならず、制御プログラム作成上の大きな制限事項になっ
ていた。
ーブル値の演算やデータの転送に多くの時間を割かねば
ならず、制御プログラム作成上の大きな制限事項になっ
ていた。
【0008】
【課題を解決するための手段】図1に示すように、入力
された必要なパラメータ3に応じてテーブル値を生成す
る回路1をRAM2への書き込み信号系に設け、その回
路にルックアップテーブルの実時間処理に用いるのと同
一のクロック4を供給することによって解決される。
された必要なパラメータ3に応じてテーブル値を生成す
る回路1をRAM2への書き込み信号系に設け、その回
路にルックアップテーブルの実時間処理に用いるのと同
一のクロック4を供給することによって解決される。
【0009】
【作用】図1の回路の動作は、次のとおりである。すな
わち、テーブル値生成回路1には、演算に必要なパラメ
ータ3とRAM2の実動作時のクロック4を入力し、R
AM2に書き込むべきアドレス5と、それに対応するデ
ータ6、および読み出し/書き込み制御信号7を出力す
る。
わち、テーブル値生成回路1には、演算に必要なパラメ
ータ3とRAM2の実動作時のクロック4を入力し、R
AM2に書き込むべきアドレス5と、それに対応するデ
ータ6、および読み出し/書き込み制御信号7を出力す
る。
【0010】外部から演算に必要なパラメータ3をセッ
トした後、テーブル値生成回路1は、ルックアップテー
ブルとしているRAM2に供給されているクロック4に
同期した動作を開始する。動作の開始と同時に、読み出
し/書き込み制御信号7を書き込み側に変化させ、テー
ブル値生成回路1の出力をRAM2に供給するように制
御する。書き込むべきRAM2のアドレス5を、順次、
出力すると同時に、その値に対して所定の演算を施した
結果をRAM2に格納する。更新すべき全てのアドレス
に格納された値が更新された段階で、読み出し/書き込
み制御信号7を読み出し側に変化させ、RAMのルック
アップテーブルとしての動作を再開させる。必要ならば
上記の読み出し/書き込み制御信号7から容易に作られ
る、ルックアップテーブルとしての動作の再開を知らせ
る信号を外部に出力する。
トした後、テーブル値生成回路1は、ルックアップテー
ブルとしているRAM2に供給されているクロック4に
同期した動作を開始する。動作の開始と同時に、読み出
し/書き込み制御信号7を書き込み側に変化させ、テー
ブル値生成回路1の出力をRAM2に供給するように制
御する。書き込むべきRAM2のアドレス5を、順次、
出力すると同時に、その値に対して所定の演算を施した
結果をRAM2に格納する。更新すべき全てのアドレス
に格納された値が更新された段階で、読み出し/書き込
み制御信号7を読み出し側に変化させ、RAMのルック
アップテーブルとしての動作を再開させる。必要ならば
上記の読み出し/書き込み制御信号7から容易に作られ
る、ルックアップテーブルとしての動作の再開を知らせ
る信号を外部に出力する。
【0011】
【実施例】本発明の一実施例を図1に示す。入力された
必要なパラメータ3に応じてテーブル値を生成する回路
1をRAM2への書き込み信号系に設け、その回路にル
ックアップテーブルの実時間処理に用いるのと同一のク
ロック4を供給する。テーブル値生成回路1には、演算
に必要なパラメータ3とRAM2の実動作時のクロック
4を入力し、RAM2に書き込むべきアドレス5と、そ
れに対応するデータ6、および読み出し/書き込み制御
信号7を出力する。
必要なパラメータ3に応じてテーブル値を生成する回路
1をRAM2への書き込み信号系に設け、その回路にル
ックアップテーブルの実時間処理に用いるのと同一のク
ロック4を供給する。テーブル値生成回路1には、演算
に必要なパラメータ3とRAM2の実動作時のクロック
4を入力し、RAM2に書き込むべきアドレス5と、そ
れに対応するデータ6、および読み出し/書き込み制御
信号7を出力する。
【0012】外部から演算に必要なパラメータ3をセッ
トした後、テーブル値生成回路1は、ルックアップテー
ブルとしているRAM2に供給されているクロック4に
同期した動作を開始する。動作の開始と同時に、読み出
し/書き込み制御信号7を書き込み側に変化させ、テー
ブル値生成回路1の出力をRAM2に供給するように制
御する。書き込むべきRAM2のアドレス5を、順次、
出力すると同時に、その値に対して所定の演算を施した
結果をRAM2に格納する。更新すべき全てのアドレス
に格納された値が更新された段階で、読み出し/書き込
み制御信号7を読み出し側に変化させ、RAM2のルッ
クアップテーブルとしての動作を再開させる。必要なら
ば上記の読み出し/書き込み制御信号7から容易に作ら
れる、ルックアップテーブルとしての動作の再開を知ら
せる信号を外部に出力する。
トした後、テーブル値生成回路1は、ルックアップテー
ブルとしているRAM2に供給されているクロック4に
同期した動作を開始する。動作の開始と同時に、読み出
し/書き込み制御信号7を書き込み側に変化させ、テー
ブル値生成回路1の出力をRAM2に供給するように制
御する。書き込むべきRAM2のアドレス5を、順次、
出力すると同時に、その値に対して所定の演算を施した
結果をRAM2に格納する。更新すべき全てのアドレス
に格納された値が更新された段階で、読み出し/書き込
み制御信号7を読み出し側に変化させ、RAM2のルッ
クアップテーブルとしての動作を再開させる。必要なら
ば上記の読み出し/書き込み制御信号7から容易に作ら
れる、ルックアップテーブルとしての動作の再開を知ら
せる信号を外部に出力する。
【0013】本発明の一実施例を図3に示す。テーブル
生成回路1は、アドレス値を与えるカウンタ101と、
カウンタ101の値に対して所定係数の乗算を行う演算
回路102と、所定係数を外部から入力して格納する回
路103で構成される。カウンタ101,演算回路10
2には、ルックアップテーブルの実時間処理に用いるの
と同一のクロック4を供給する。外部からは、係数値の
設定が完了して、ルックアップテーブルの更新の開始を
指示する信号8を入力し、これをセット・リセット・フ
リップフロップ104のセット端子に入力する。この信
号を受け、内部のクロック4がカウンタ101と演算回
路102に印加される。カウンタ101は、0から順次
アドレス値を更新する。演算回路102は、アドレス値
5に所定の係数を乗じた結果を出力して、RAM2に格
納する。カウンタ101は、RAM2の有効アドレス分だけ
のカウントアップを行うと、終了を検知する桁上げ信号
9を発行する。桁上げ信号9は、カウンタ101自身の
リセットとセット・リセット・フリップフロップ104
のリセットを行う。この信号は、ルックアップテーブル
の更新が完了したことを示す信号9として、外部に出力
することもできる。カウンタ101のリセットは、電源
投入時にも行う。また、テーブル更新開始信号8をリセ
ット信号として用いることもできる。
生成回路1は、アドレス値を与えるカウンタ101と、
カウンタ101の値に対して所定係数の乗算を行う演算
回路102と、所定係数を外部から入力して格納する回
路103で構成される。カウンタ101,演算回路10
2には、ルックアップテーブルの実時間処理に用いるの
と同一のクロック4を供給する。外部からは、係数値の
設定が完了して、ルックアップテーブルの更新の開始を
指示する信号8を入力し、これをセット・リセット・フ
リップフロップ104のセット端子に入力する。この信
号を受け、内部のクロック4がカウンタ101と演算回
路102に印加される。カウンタ101は、0から順次
アドレス値を更新する。演算回路102は、アドレス値
5に所定の係数を乗じた結果を出力して、RAM2に格
納する。カウンタ101は、RAM2の有効アドレス分だけ
のカウントアップを行うと、終了を検知する桁上げ信号
9を発行する。桁上げ信号9は、カウンタ101自身の
リセットとセット・リセット・フリップフロップ104
のリセットを行う。この信号は、ルックアップテーブル
の更新が完了したことを示す信号9として、外部に出力
することもできる。カウンタ101のリセットは、電源
投入時にも行う。また、テーブル更新開始信号8をリセ
ット信号として用いることもできる。
【0014】セット・リセット・フリップフロップ10
4のリセットにともない、カウンタ101と演算回路1
02へのクロックの供給は停止される。これにより演算
回路102は、テーブル値の更新のときにのみ動作し、
実動作中には動作を停止するので消費電力が節約され
る。また逆に、セット・リセット・フリップフロップ1
04の出力信号を利用してテーブル更新中の他の回路の
動作を停止することにより、テーブル更新中の消費電力
が節約される。この効果は、他の実施例についても同様
に得られる。
4のリセットにともない、カウンタ101と演算回路1
02へのクロックの供給は停止される。これにより演算
回路102は、テーブル値の更新のときにのみ動作し、
実動作中には動作を停止するので消費電力が節約され
る。また逆に、セット・リセット・フリップフロップ1
04の出力信号を利用してテーブル更新中の他の回路の
動作を停止することにより、テーブル更新中の消費電力
が節約される。この効果は、他の実施例についても同様
に得られる。
【0015】本実施例では、演算を固定係数の乗算と仮
定して説明したが、いかなる演算回路でも同様の構成が
可能である。また、演算が複雑で演算回路をパイプライ
ンで構成する場合には、出力タイミングを調整する遅延
回路をアドレス出力および、セット・リセット・フリッ
プフロップ104の出力に挿入する。
定して説明したが、いかなる演算回路でも同様の構成が
可能である。また、演算が複雑で演算回路をパイプライ
ンで構成する場合には、出力タイミングを調整する遅延
回路をアドレス出力および、セット・リセット・フリッ
プフロップ104の出力に挿入する。
【0016】本発明の一実施例を図4に示す。本実施例
は、演算を固定係数の乗算に限定して、演算回路を簡略
に構成した例である。所望の係数は、係数レジスタ10
3に格納しておき、係数をカウンタ101と同期して積
算することによって、カウンタ101出力に対応する乗
算結果を得るものである。積算レジスタ105は、カウ
ンタ101と同じクロック4を供給され、カウンタ10
1のキャリー信号9でリセットされ、加算器106の前
回の出力を格納して、同じ加算器106の入力に与えて
いる。カウンタ101と積算レジスタ105は、前回の
テーブル更新の最後に発生するカウンタ101のキャリ
ー信号9と、電源投入時のリセット信号でリセットされ
る。この構成により、例えば、係数に3を与えた場合、
カウンタ101の出力が0,1,2,3,4,5と増加
するのに伴い、加算器106の出力は0,3,6,9,
12,15と増加して、係数3に固定したテーブルの更
新が行われる。
は、演算を固定係数の乗算に限定して、演算回路を簡略
に構成した例である。所望の係数は、係数レジスタ10
3に格納しておき、係数をカウンタ101と同期して積
算することによって、カウンタ101出力に対応する乗
算結果を得るものである。積算レジスタ105は、カウ
ンタ101と同じクロック4を供給され、カウンタ10
1のキャリー信号9でリセットされ、加算器106の前
回の出力を格納して、同じ加算器106の入力に与えて
いる。カウンタ101と積算レジスタ105は、前回の
テーブル更新の最後に発生するカウンタ101のキャリ
ー信号9と、電源投入時のリセット信号でリセットされ
る。この構成により、例えば、係数に3を与えた場合、
カウンタ101の出力が0,1,2,3,4,5と増加
するのに伴い、加算器106の出力は0,3,6,9,
12,15と増加して、係数3に固定したテーブルの更
新が行われる。
【0017】ビット制限回路107は、四捨五入/切捨
て/切上げ等の操作を施す回路で、演算誤差の蓄積を防
ぐ。例えば、係数に1.3 を与えた場合、カウンタ10
1の出力が0,1,2,3,4,5と増加するのに伴
い、加算器106の出力は0,1.3,2.6,3.9,
5.2,6.5 と増加し、ビット制限回路107で四捨
五入が行われると、0,1,3,4,5,7が出力され
る。係数を1.3 に固定し、出力を整数に限定したテー
ブルの更新が行われる。
て/切上げ等の操作を施す回路で、演算誤差の蓄積を防
ぐ。例えば、係数に1.3 を与えた場合、カウンタ10
1の出力が0,1,2,3,4,5と増加するのに伴
い、加算器106の出力は0,1.3,2.6,3.9,
5.2,6.5 と増加し、ビット制限回路107で四捨
五入が行われると、0,1,3,4,5,7が出力され
る。係数を1.3 に固定し、出力を整数に限定したテー
ブルの更新が行われる。
【0018】セット・リセット・フリップフロップ10
4とクロック停止用のアンド回路108の働きは、図3
に示したものと全く同様である。
4とクロック停止用のアンド回路108の働きは、図3
に示したものと全く同様である。
【0019】本発明の一実施例を図5に示す。本実施例
は、入力値と出力値の間の勾配を、入力値に応じて変更
する様な、非線形のルックアップテーブルを与える。図
5は、入力値に応じて勾配を2度変更する折線の非線形
のルックアップテーブルを与える回路の例である。この
ような折線の非線形のルックアップテーブルは、曲線の
入出力特性を折線で近似する場合に多用される。
は、入力値と出力値の間の勾配を、入力値に応じて変更
する様な、非線形のルックアップテーブルを与える。図
5は、入力値に応じて勾配を2度変更する折線の非線形
のルックアップテーブルを与える回路の例である。この
ような折線の非線形のルックアップテーブルは、曲線の
入出力特性を折線で近似する場合に多用される。
【0020】本実施例の場合、演算に必要なパラメータ
は、勾配a,b,cと、変曲点a−b,b−cの5個で
ある。変曲点は勾配を変更する時点の入力値である。図
4の実施例の係数の与え方を変更することによって実現
される。本実施例では、勾配変更判定回路109におい
て、カウンタ101の出力値と変曲点を常時比較してい
る。勾配変更判定回路109の判定結果に応じて、選択
回路110により所定の勾配の値を積算回路111に与
える。
は、勾配a,b,cと、変曲点a−b,b−cの5個で
ある。変曲点は勾配を変更する時点の入力値である。図
4の実施例の係数の与え方を変更することによって実現
される。本実施例では、勾配変更判定回路109におい
て、カウンタ101の出力値と変曲点を常時比較してい
る。勾配変更判定回路109の判定結果に応じて、選択
回路110により所定の勾配の値を積算回路111に与
える。
【0021】本発明の一実施例を図6に示す。本実施例
は、ルックアップテーブルに二乗特性を与えるものであ
る。外部から与えるべきパラメータは、テーブルが2乗
特性のものであるという情報のみでよい。二乗の場合、
ある整数nの二乗とその前の整数n−1の二乗との差
は、2n−1である。n−1の二乗を格納した積算レジ
スタ105の出力にカウンタ値nの2倍を加え、1を減
じることにより、加算器106の出力にnの二乗が得ら
れる。
は、ルックアップテーブルに二乗特性を与えるものであ
る。外部から与えるべきパラメータは、テーブルが2乗
特性のものであるという情報のみでよい。二乗の場合、
ある整数nの二乗とその前の整数n−1の二乗との差
は、2n−1である。n−1の二乗を格納した積算レジ
スタ105の出力にカウンタ値nの2倍を加え、1を減
じることにより、加算器106の出力にnの二乗が得ら
れる。
【0022】本発明のルックアップテーブルを乗算器と
して用いた、ディジタルフィルタの構成例を図7に示
す。複数個のルックアップテーブル2に一つのテーブル
生成回路1から更新すべきデータを供給している。係数
メモリ103には、各々のルックアップテーブルの係数
値を予め格納しておく。カウンタ101は、ルックアッ
プテーブルのアドレス値5のほか、その上位数ビットを
余分に備えたものを用いる。上位数ビットは、更新中の
特定のルックアップテーブルを示している。制御回路1
12でこの上位数ビットを監視し、これが変わる毎に積
算レジスタ105をリセットした上で、対応する係数値
を積算回路111に与える。
して用いた、ディジタルフィルタの構成例を図7に示
す。複数個のルックアップテーブル2に一つのテーブル
生成回路1から更新すべきデータを供給している。係数
メモリ103には、各々のルックアップテーブルの係数
値を予め格納しておく。カウンタ101は、ルックアッ
プテーブルのアドレス値5のほか、その上位数ビットを
余分に備えたものを用いる。上位数ビットは、更新中の
特定のルックアップテーブルを示している。制御回路1
12でこの上位数ビットを監視し、これが変わる毎に積
算レジスタ105をリセットした上で、対応する係数値
を積算回路111に与える。
【0023】テーブル値生成回路1は、テーブルの更新
に許された時間との兼ね合いで、一度に更新できるルッ
クアップテーブルの数が決められるので、搭載すべき個
数がこれによって決まる。
に許された時間との兼ね合いで、一度に更新できるルッ
クアップテーブルの数が決められるので、搭載すべき個
数がこれによって決まる。
【0024】図7に示したディジタルフィルタに、特
に、図5に示した折線の入出力特性を持つルックアップ
テーブルを適用すると、非線形係数のディジタルフィル
タが実現できる。非線形係数のディジタルフィルタは非
線形の歪みを受けた信号の等化、若しくは逆に非線形の
歪みを受けることが予め判っている信号の処理に有効で
ある。特に本実施例の場合は、ルックアップテーブルの
更新にかかる時間が、従来と比較して格段に短縮される
ので、歪みがなんらかの要因で変化し、それに合わせて
ルックアップテーブルを変更する場合に有効である。
に、図5に示した折線の入出力特性を持つルックアップ
テーブルを適用すると、非線形係数のディジタルフィル
タが実現できる。非線形係数のディジタルフィルタは非
線形の歪みを受けた信号の等化、若しくは逆に非線形の
歪みを受けることが予め判っている信号の処理に有効で
ある。特に本実施例の場合は、ルックアップテーブルの
更新にかかる時間が、従来と比較して格段に短縮される
ので、歪みがなんらかの要因で変化し、それに合わせて
ルックアップテーブルを変更する場合に有効である。
【0025】磁気ディスクの読み取り装置の波形等化フ
ィルタに利用した例について以下説明する。この場合、
データの格納されているディスクやトラックごとに、適
正なフィルタ係数を設定する必要がある。ディスクやト
ラックが変更される時間は、約10μsであるので、従
来技術ではルックアップテーブルの採用が妨げられてい
た。このため並列乗算器をしており、消費電力が大きい
という問題を生じていた。本実施例は、テーブル更新時
間の制限の問題を解決したため、消費電力が小さく非線
形係数にも対応の容易なディジタルフィルタを実現し
た。
ィルタに利用した例について以下説明する。この場合、
データの格納されているディスクやトラックごとに、適
正なフィルタ係数を設定する必要がある。ディスクやト
ラックが変更される時間は、約10μsであるので、従
来技術ではルックアップテーブルの採用が妨げられてい
た。このため並列乗算器をしており、消費電力が大きい
という問題を生じていた。本実施例は、テーブル更新時
間の制限の問題を解決したため、消費電力が小さく非線
形係数にも対応の容易なディジタルフィルタを実現し
た。
【0026】また、ディジタルテレビの信号処理に利用
した例について以下説明する。この場合、走査線毎に適
正なフィルタ係数を設定する必要のある処理がある。こ
のとき、係数の更新は、水平ブランキング期間の11.
6μs 以内に完了する必要がある。この例でも、磁気
ディスクの読み取り装置の波形等化フィルタに利用した
例と同様の効果が得られた。
した例について以下説明する。この場合、走査線毎に適
正なフィルタ係数を設定する必要のある処理がある。こ
のとき、係数の更新は、水平ブランキング期間の11.
6μs 以内に完了する必要がある。この例でも、磁気
ディスクの読み取り装置の波形等化フィルタに利用した
例と同様の効果が得られた。
【0027】
【発明の効果】本発明によれば、ルックアップテーブル
の更新にかかる時間が、従来と比較して格段に短縮され
る。従来、マイクロコンピュータによる演算とデータの
転送に5マシンサイクルを要したとし、これを10MH
z(100ns周期)の動作クロックで実行したとす
る。これを、本発明の実施例に挙げた回路を100MH
zで動作させた場合、1データの更新は1マシンサイク
ルで完了する。このとき、ルックアップテーブルの更新
にかかる時間が50分の1に短縮される。一般によく使
われる8ビット入力のルックアップテーブルの更新に
は、従来125μsかかっていたが、本発明を実施する
ことにより2.5μs で済む。このため、従来はテーブ
ルの更新時間で制限されていた分野への適用が可能とな
った。
の更新にかかる時間が、従来と比較して格段に短縮され
る。従来、マイクロコンピュータによる演算とデータの
転送に5マシンサイクルを要したとし、これを10MH
z(100ns周期)の動作クロックで実行したとす
る。これを、本発明の実施例に挙げた回路を100MH
zで動作させた場合、1データの更新は1マシンサイク
ルで完了する。このとき、ルックアップテーブルの更新
にかかる時間が50分の1に短縮される。一般によく使
われる8ビット入力のルックアップテーブルの更新に
は、従来125μsかかっていたが、本発明を実施する
ことにより2.5μs で済む。このため、従来はテーブ
ルの更新時間で制限されていた分野への適用が可能とな
った。
【図1】本発明の第1の実施例のブロック図。
【図2】従来例のブロック図。
【図3】本発明の第2の実施例のブロック図。
【図4】本発明の第3の実施例のブロック図。
【図5】本発明の第4の実施例のブロック図。
【図6】本発明の第5の実施例のブロック図。
【図7】本発明の第6の実施例のブロック図。
1…テーブル値生成回路、2…RAM、3…演算に必要
なパラメータ、4…実動作クロック、5…RAMのアド
レス信号、6…RAMのデータ信号、7…RAMの読み出
し/書き込み制御信号。
なパラメータ、4…実動作クロック、5…RAMのアド
レス信号、6…RAMのデータ信号、7…RAMの読み出
し/書き込み制御信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 矢野 隆 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内
Claims (6)
- 【請求項1】メモリを用いて構成したルックアップテー
ブルにおいて、テーブル値の生成回路を備え、前記生成
回路が前記ルックアップテーブルの通常動作周波数のク
ロックで動作することを特徴とするルックアップテーブ
ル。 - 【請求項2】請求項1において、前記テーブル値の前記
生成回路が、係数値とテーブル値生成開始信号を入力と
し、前記テーブル値生成開始信号が入力されると動作を
開始するカウンタと、前記カウンタ出力を前記メモリの
アドレス信号とし、前記カウンタ出力と前記係数値の積
を求める回路を備え、前記積を求める回路の出力を前記
アドレス信号に対応する前記メモリのデータとして出力
するルックアップテーブル。 - 【請求項3】請求項2において、前記積を求める回路
を、前記カウンタと同期して動作する前記係数値を積算
して積を求める積算回路により構成するルックアップテ
ーブル。 - 【請求項4】請求項3において、前記係数値を複数個格
納する手段と、前記複数の係数値を切り替えるべきアド
レス値を格納する手段を有し、前記アドレス値に応じて
前記積算回路の差分を別の係数値に変更する手段を有す
るルックアップテーブル。 - 【請求項5】請求項1,2,3または4において、前記
ルックアップテーブルを用いて構成したディジタルフィ
ルタ。 - 【請求項6】積和演算によって構成されるディジタルフ
ィルタにおいて、積項に非線形の入出力特性を有する回
路を用いて構成したことを特徴とするディジタルフィル
タ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4118781A JPH05313775A (ja) | 1992-05-12 | 1992-05-12 | ルックアップテーブルおよびディジタルフィルタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4118781A JPH05313775A (ja) | 1992-05-12 | 1992-05-12 | ルックアップテーブルおよびディジタルフィルタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05313775A true JPH05313775A (ja) | 1993-11-26 |
Family
ID=14744929
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4118781A Pending JPH05313775A (ja) | 1992-05-12 | 1992-05-12 | ルックアップテーブルおよびディジタルフィルタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05313775A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7423784B2 (en) | 2001-08-22 | 2008-09-09 | Canon Kabushiki Kaisha | Processing of signals from image sensing apparatus whose image sensing area includes a plurality of areas |
-
1992
- 1992-05-12 JP JP4118781A patent/JPH05313775A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7423784B2 (en) | 2001-08-22 | 2008-09-09 | Canon Kabushiki Kaisha | Processing of signals from image sensing apparatus whose image sensing area includes a plurality of areas |
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