JPH0530925U - 電源電圧低下検出機能付き情報処理装置 - Google Patents
電源電圧低下検出機能付き情報処理装置Info
- Publication number
- JPH0530925U JPH0530925U JP8591291U JP8591291U JPH0530925U JP H0530925 U JPH0530925 U JP H0530925U JP 8591291 U JP8591291 U JP 8591291U JP 8591291 U JP8591291 U JP 8591291U JP H0530925 U JPH0530925 U JP H0530925U
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- signal
- cpu
- reset
- supply voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Power Sources (AREA)
Abstract
(57)【要約】
【目的】 電源投入時の異常な割り込みを確実に防止し
て、装置の信頼性を向上させる。 【構成】 入力電圧VINは電源回路1に供給されてい
る。電源回路1は入力電圧VINを安定化し電源電圧VCC
を電圧監視ブロック2、NMI制御ブロック3、CPU
4及びリセットブロック5に夫々供給する。電圧監視ブ
ロック2は、監視電圧VDCと電源電圧VCCとを比較して
VDCの低下を検出し、出力信号Aを“0”→“1”にす
る。NMI制御ブロック3は、CPU4から出力される
CPUEN信号が“0”のときは信号AをCPU4のN
MI端子にそのまま供給し、CPUEN信号が“1”の
ときはCPU4のNMI端子に“0”を供給して割り込
み信号の入力を禁止する。CPU4は、リセットブロッ
ク5からのRESET信号が解除されたのち、一定期間
tだけCPUEN信号を“1”レベルにする。
て、装置の信頼性を向上させる。 【構成】 入力電圧VINは電源回路1に供給されてい
る。電源回路1は入力電圧VINを安定化し電源電圧VCC
を電圧監視ブロック2、NMI制御ブロック3、CPU
4及びリセットブロック5に夫々供給する。電圧監視ブ
ロック2は、監視電圧VDCと電源電圧VCCとを比較して
VDCの低下を検出し、出力信号Aを“0”→“1”にす
る。NMI制御ブロック3は、CPU4から出力される
CPUEN信号が“0”のときは信号AをCPU4のN
MI端子にそのまま供給し、CPUEN信号が“1”の
ときはCPU4のNMI端子に“0”を供給して割り込
み信号の入力を禁止する。CPU4は、リセットブロッ
ク5からのRESET信号が解除されたのち、一定期間
tだけCPUEN信号を“1”レベルにする。
Description
【0001】
本考案は、電源電圧低下時にこれを検出してデータの退避処理等の所定の割り 込み処理を実行する電源電圧低下検出機能付き情報処理装置に関する。
【0002】
小型計測器の測定データを取り込んで各種統計処理を行う情報処理装置等では 、測定現場で測定値を取り込み、この測定データから加工された管理データを他 の場所でCRTディスプレイに表示させたり、プリンタに出力させる等の機能を 備えたものがある。この場合、情報処理装置は必然的にバッテリ駆動型となるた め、バッテリ電圧の低下によって、内部に保持された計測データが消滅するおそ れがある。そこで、内部に電源電圧の低下を検出する電圧監視手段を設け、電源 電圧低下時には、CPUに割り込み信号を供給してデータ退避等の所定の割り込 み処理を実行させることがなされている。
【0003】
しかしながら、このようなタイプの情報処理装置の場合、電源電圧が低下した 状態で例えばACアダプタを用いて電源を再投入した際に、電源電圧が上昇する 過程で電圧監視手段が電源電圧の低下状態を検出し、CPUに割り込みをかけて しまうことがある。この場合、CPUの割り込み処理動作は異常な動作となり、 内部に保持されたデータが書き替えられてしまう等の不具合が発生する。 そこで、電源投入時に電源ラインが不安定にならないように電源回路の構成を 工夫することがなされているが、この場合、電源回路の構成が複雑になり、コス トアップにつながるという問題点がある。 また、電源投入時のリセット回路にディレイ回路を付加し、電源ラインが安定 化してからCPUへのリセットを解除することもなされている。しかし、この場 合には、電源ラインの電圧波形がチャタリング波形のように変化した場合、CP Uのリセット解除もこれに追従してしまい、その間に異常な割り込みが発生する という問題点がある。
【0004】 本考案はかかる問題点に鑑みてなされたもので、電源投入時の異常な割り込み を確実に防止して、装置の信頼性を大幅に向上させることができる電源電圧低下 検出機能付き情報処理装置を提供することを目的とする。
【0005】
本考案に係る電源電圧低下検出機能付き情報処理装置は、電源電圧の低下を検 出し割り込み信号を発生させる電圧監視手段と、前記割り込み信号が入力される と所定の割り込み処理を実行する中央処理装置と、電源投入時に前記中央処理装 置にリセットをかけるリセット手段と、このリセット手段による前記中央処理装 置へのリセットを解除した後一定の期間だけ前記中央処理装置による前記割り込 み処理を禁止する割り込み制御手段とを具備してなることを特徴とする。
【0006】
本考案によれば、リセット手段が中央処理装置へのリセットを解除したのち、 一定の期間だけ中央処理装置による割り込み処理を禁止するようにしたので、電 源投入時の異常な割り込み動作の発生を確実に防止することができる。
【0007】
以下、添付の図面を参照して本考案の実施例について説明する。 図1は本考案の一実施例に係る電源電圧低下検出機能付き情報処理装置の構成 を示すブロック図である。 ACアダプタ又はNiCd電池から供給される入力電圧VINは電源回路1に供 給されている。電源回路1は、入力電圧VINを安定化して例えば+5Vの電源電 圧VCCを出力する。また電源回路1は、入力電圧VINを反映した監視電圧VDCも 出力する。電源電圧VCCは、電圧監視ブロック2、NMI(ノンマスカブルイン タラプト)制御ブロック3、CPU4及びリセットブロック5に夫々供給されて いる。また、監視電圧VDCは電圧監視ブロック2に供給されている。電圧監視ブ ロック2は、kVDC(k<1;定数)とVCCとを比較してVDCの低下を検出し、 出力信号Aを“0”→“1”にする。NMI制御ブロック3は、CPU4から出 力されるCPUEN信号が“0”のときは電圧監視ブロック2の出力信号AをC PU4のNMI端子にそのまま供給し、CPUEN信号が“1”のときは出力信 号Aの値に拘らずCPU4のNMI端子に“0”を供給して割り込み信号の入力 を禁止する。CPU4はNMI端子に“1”レベルが入力されたら、データ退避 等の所定の割り込み処理を実行する。また、CPU4は、リセットブロック5か らのRESET信号が解除されたのち、一定期間tだけCPUEN信号を“1” レベルにする。リセットブロック5は、電源電圧投入後、電源電圧VCCがVR に 達したらCPU4へのRESET信号を“1”レベルにしてリセットを解除する 。
【0008】 次に、この実施例に係る情報処理装置の動作について説明する。 図2は、電源投入時及び電源低下時の各部の電圧を示す波形図である。 監視電圧VDC(VIN)が低下して、電圧V1 のレベルに到達すると、この時点 では電源電圧VCCの低下はまだないので、kVDC<VCCとなって電圧監視ブロッ ク2の出力信号Aは“1”レベルに立ち上がる。この信号Aは、NMI制御ブロ ック3を介してCPU4に与えられるので、CPU4は、割り込み処理を実行す る。そして、入力電圧VINが電圧V2 のレベルまで到達すると電源回路1の出力 である電源電圧VCCが低下する。
【0009】 電源投入時においては、先ず、入力電圧VINの立ち上がりに伴って電源回路1 の出力である電源電圧VCCが立ち上がる。このとき、リセットブロック5の出力 RESETは“0”レベルであるから、CPU4はリセット状態となっている。 電源電圧VCCが電圧VR に達すると、リセットブロック5の出力RESETが“ 0”→“1”に変化し、CPU4のリセットが解除される。
【0010】 図3は、リセット解除後のCPU4の動作を示すフローチャートである。 CPU4は、先ずCPUEN信号を“0”→“1”にして(S1)、タイマの 計数を開始する(S2)。そして、一定時間(t)が経過したら(S3)、CP UENを“1”→“0”にする(S4)。 この処理によって、図2に示すように、CPUEN信号はリセット解除後から 一定時間tだけ“1”レベルになる。
【0011】 一方、入力電圧VINが電圧V2 に達すると、電源電圧VCCは規定電圧に達する が、その後、入力電圧VINが電圧V1 に達するTの期間では、kVDC<VCCの関 係が実現されることがあるため、図中Bで示すように信号Aがチャタリング状に 変化することがある。しかしながら、この回路によれば、このチャタリング期間 を含む期間tで、CPUEN信号が“1”レベルになるので、信号Aがマスクさ れ、NMI信号は“0”のままとなる。したがって、CPU4に異常な割込みが かかるのを防止することができる。
【0012】 なお、本考案は上述した実施例に限定されるものではない。即ち、上記実施例 では、NMI制御ブロック3によってハード的にCPU4への割込み信号NMI の入力を阻止するようにしたが、例えば、図4に示すように、CPU4に割込み が発生するたびに、CPU4の内部又は外部に備えたタイマレジスタ(電源投入 から所定時間をすぎたかどうかを判定するレジスタ)を参照し(S11)、一定 時間が経過していれば割込み処理を許可し(S12,S13)、一定時間を経過 していなければ割込みを許可しない(S12)という処理を行うことにより、ソ フト的にCPU4の割込み処理を禁止するようにしてもよい。
【0013】
以上述べたように、本考案によれば、リセット手段が中央処理装置へのリセッ トを解除したのち、一定の期間だけ中央処理装置による割り込み処理を禁止する ようにしたので、電源投入時の異常な割り込み動作の発生を確実に防止すること ができる。
【図面の簡単な説明】
【図1】 本考案の実施例に係る電源電圧低下検出機能
付き情報処理装置の構成を示すブロック図である。
付き情報処理装置の構成を示すブロック図である。
【図2】 同装置の各部の電圧波形図である。
【図3】 同装置の電源投入時のCPUの動作を示すフ
ローチャートである。
ローチャートである。
【図4】 本考案の他の実施例に係る電源電圧低下検出
機能付き情報処理装置の割込み処理のフローチャートで
ある。
機能付き情報処理装置の割込み処理のフローチャートで
ある。
1…電源回路、2…電圧監視ブロック、3…NMI制御
ブロック、4…CPU、5…リセットブロック。
ブロック、4…CPU、5…リセットブロック。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 G06F 9/46 313 Z 8120−5B 7165−5B G06F 1/00 341 M
Claims (1)
- 【請求項1】 電源電圧の低下を検出し割り込み信号を
発生させる電圧監視手段と、前記割り込み信号が入力さ
れると所定の割り込み処理を実行する中央処理装置と、
電源投入時に前記中央処理装置にリセットをかけるリセ
ット手段と、このリセット手段による前記中央処理装置
へのリセットを解除した後一定の期間だけ前記中央処理
装置による前記割り込み処理を禁止する割り込み制御手
段とを具備してなることを特徴とする電源電圧低下検出
機能付き情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8591291U JPH0530925U (ja) | 1991-09-25 | 1991-09-25 | 電源電圧低下検出機能付き情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8591291U JPH0530925U (ja) | 1991-09-25 | 1991-09-25 | 電源電圧低下検出機能付き情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0530925U true JPH0530925U (ja) | 1993-04-23 |
Family
ID=13872028
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8591291U Pending JPH0530925U (ja) | 1991-09-25 | 1991-09-25 | 電源電圧低下検出機能付き情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0530925U (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004104834A1 (ja) * | 2003-05-20 | 2004-12-02 | Bosch Corporation | 車両制御システムの復帰制御方法 |
JP2006277558A (ja) * | 2005-03-30 | 2006-10-12 | Fujitsu Ten Ltd | 信号変化検出装置及び信号変化検出方法 |
JP2007140779A (ja) * | 2005-11-16 | 2007-06-07 | Omron Corp | 電源管理装置、障害監視装置、障害監視プログラムおよび記録媒体 |
-
1991
- 1991-09-25 JP JP8591291U patent/JPH0530925U/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004104834A1 (ja) * | 2003-05-20 | 2004-12-02 | Bosch Corporation | 車両制御システムの復帰制御方法 |
CN100454263C (zh) * | 2003-05-20 | 2009-01-21 | 博世株式会社 | 车辆控制***恢复控制方法 |
JP2006277558A (ja) * | 2005-03-30 | 2006-10-12 | Fujitsu Ten Ltd | 信号変化検出装置及び信号変化検出方法 |
JP2007140779A (ja) * | 2005-11-16 | 2007-06-07 | Omron Corp | 電源管理装置、障害監視装置、障害監視プログラムおよび記録媒体 |
JP4655899B2 (ja) * | 2005-11-16 | 2011-03-23 | オムロン株式会社 | 電源管理装置、障害監視装置、障害監視プログラムおよび記録媒体 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5944840A (en) | Continuous monitor for interrupt latency in real time systems | |
US6321341B1 (en) | Method and apparatus for measuring the power consumption of a computer | |
US5962930A (en) | Method and apparatus for detecting supply power loss | |
JPS59109955A (ja) | プロセツサ自動再始動回路 | |
JPH0530925U (ja) | 電源電圧低下検出機能付き情報処理装置 | |
US6321289B1 (en) | Apparatus for automatically notifying operating system level applications of the occurrence of system management events | |
US6463492B1 (en) | Technique to automatically notify an operating system level application of a system management event | |
JPS62143153A (ja) | 中央処理装置の制御装置 | |
JP2967219B2 (ja) | ディジタル・コンピュータの外部電源瞬断対処装置 | |
JPH11259340A (ja) | コンピュータの再起動制御回路 | |
JPS62222318A (ja) | 情報処理装置 | |
US5307488A (en) | System interruption apparatus | |
EP1207447A2 (en) | Data processing apparatus capable of dealing with illegal external input in an operative state and preventing useless power consumption in a stopped state | |
JPH11203173A (ja) | ウオッチドッグタイマ回路 | |
JPS62145440A (ja) | 暴走検出回路 | |
JP2876487B2 (ja) | ハンディ型情報処理装置 | |
JP3163904B2 (ja) | 暴走監視機能付きcpu装置 | |
JPH10187287A (ja) | 遅延接続スイッチ | |
KR20000002916A (ko) | 프로세서 내장형 통신장치의 이상감지 및 처리장치와 그 방법 | |
JPH0736244U (ja) | 演算処理装置の異常検出装置 | |
JP2552247B2 (ja) | 情報処理装置 | |
JPS58221456A (ja) | コンピユ−タの異常検出方式 | |
JPH0581051A (ja) | リソース破壊監視方式 | |
JPS62152048A (ja) | 暴走監視回路 | |
JPH04225432A (ja) | ワンチップ・マイクロコンピュータの割り込み処理時間管理方式 |