JPH05308255A - Rs latch circuit - Google Patents
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- JPH05308255A JPH05308255A JP4110471A JP11047192A JPH05308255A JP H05308255 A JPH05308255 A JP H05308255A JP 4110471 A JP4110471 A JP 4110471A JP 11047192 A JP11047192 A JP 11047192A JP H05308255 A JPH05308255 A JP H05308255A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明はＲＳラッチ回路に関
し、特に長いパルスが生じないようにした長時間制限機
能を付したＲＳラッチ回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an RS latch circuit, and more particularly to an RS latch circuit having a long-time limiting function for preventing generation of long pulses.
【０００２】[0002]
【従来の技術】図３は、従来の長時間制限機能を有した
ＲＳラッチ回路の一例を示した回路構成図である。2. Description of the Related Art FIG. 3 is a circuit diagram showing an example of a conventional RS latch circuit having a long-time limit function.
【０００３】このＲＳラッチ回路は、ＲＳラッチ部１、
遅延回路部２及び検出部３により構成される。上記ＲＳ
ラッチ部１は、セット（ＳＥＴ）端子、リセット（ＲＥ
Ｓ）端子、Ｑ端子及びクリア（ＣＬＲ）端子を有してい
る。また、遅延回路部２は、直列接続された抵抗２ａ及
びコンデンサ２ｂと、抵抗２ａの両端に接続されたダイ
オード２ｃとから成っている。更に、検出部３は、電流
源３ａ、トランジスタ３ｂ、３ｃ及び３ｄ、抵抗３ｅで
構成される。次に、このＲＳラッチ回路の動作を図４を
参照して説明する。図４は、それぞれＳＥＴ端子及びＲ
ＥＳ端子入力に対するＱ端子及びｄＱ端子の波形と、Ｑ
端子及びｄＱ端子の電圧波形を示したものである。This RS latch circuit comprises an RS latch unit 1,
The delay circuit unit 2 and the detection unit 3 are included. RS above
The latch unit 1 includes a set (SET) terminal and a reset (RE) terminal.
It has an S) terminal, a Q terminal and a clear (CLR) terminal. The delay circuit unit 2 is composed of a resistor 2a and a capacitor 2b connected in series, and a diode 2c connected to both ends of the resistor 2a. Further, the detection unit 3 includes a current source 3a, transistors 3b, 3c and 3d, and a resistor 3e. Next, the operation of this RS latch circuit will be described with reference to FIG. Figure 4 shows the SET terminal and R
Waveforms of Q and dQ terminals for ES terminal input, and Q
7 shows voltage waveforms of a terminal and a dQ terminal.
【０００４】いま、Ｑ端子及びｄＱ端子の電圧がＧＮＤ
レベル（ローレベル）にあるときに、ＳＥＴ端子に信号
が入った場合のｄＱ端子の電圧は、数１の関係式のよう
に表される。Now, the voltage at the Q and dQ terminals is GND.
The voltage of the dQ terminal when a signal is input to the SET terminal when it is at the level (low level) is expressed by the relational expression of the mathematical expression 1.
【０００５】[0005]
【数１】 [Equation 1]
【０００６】この数１の関係式に示される電圧が、検出
部３の入力電圧ＶＲＥＦに等しくなると、検出部３の出
力が切替わってＲＳラッチはクリアされる。ＶＲＥＦの
値を数２の関係式のように定義してＲＳラッチがクリア
される時間を求めると、数３の関係式に示される値とな
る。When the voltage expressed by the relational expression of the equation 1 becomes equal to the input voltage VREF of the detecting section 3, the output of the detecting section 3 is switched and the RS latch is cleared. When the value of VREF is defined as in the relational expression of Equation 2 and the time for which the RS latch is cleared is obtained, the value shown in the relational expression of Equation 3 is obtained.
【０００７】[0007]
【数２】 [Equation 2]
【０００８】[0008]
【数３】 [Equation 3]
【０００９】図４に於いては、ｔ1 ＜ｔ、ｔ2 ＞ｔであ
るので、パルスｔ1 はＳＥＴ信号とＲＥＳ信号で決定さ
れ、パルスｔ2 はＳＥＴ信号と検出部３からのクリア信
号で決定される。すなわち、数３の関係式で表される値
より長いパルスは生じない。また、図３の回路に於い
て、遅延回路部２の抵抗２ａに並列に接続されるダイオ
ード２ｃは、次の機能を有している。In FIG. 4, since t 1 <t, t 2 > t, the pulse t 1 is determined by the SET signal and the RES signal, and the pulse t 2 is the SET signal and the clear signal from the detector 3. Is determined by. That is, no pulse longer than the value expressed by the relational expression of Formula 3 is generated. Further, in the circuit of FIG. 3, the diode 2c connected in parallel to the resistor 2a of the delay circuit section 2 has the following function.
【００１０】上述した数１乃至数３の関係式は、Ｑ端
子、ｄＱ端子がＧＮＤレベルにある状態でＳＥＴ信号が
入力されるという条件が必要であった。ここで、ＲＳラ
ッチ回路のＱ端子がローレベル（Ｌレベル）になったと
きに、定電流Ｉｘを吸い込むとすると、ｄＱ端子の電圧
は数４の関係式で表される。The above-mentioned relational expressions 1 to 3 require a condition that the SET signal is input while the Q terminal and the dQ terminal are at the GND level. Here, assuming that the constant current Ix is absorbed when the Q terminal of the RS latch circuit becomes low level (L level), the voltage of the dQ terminal is expressed by the relational expression of Formula 4.
【００１１】[0011]
【数４】 これに対して、ダイオード２ｃがないとすると、数５の
関係式のようになる。[Equation 4] On the other hand, if the diode 2c is not provided, the relational expression of Formula 5 is obtained.
【００１２】[0012]
【数５】 [Equation 5]
【００１３】上記数４及び数５の関係式に於いて、Ｉｘ
＝１００μＡ、Ｒ＝１ＭＥＧ、Ｃ＝０．０１μＦ、Ｖcc
＝５ＶとしてｄＱ＝１Ｖとなる時間を求めると、数４の
関係式から得られる値が４００μｓｅｃであるのに対し
て、数５の関係式から得られる値は２３ｍｓｅｃであ
る。すなわち、ダイオード２ｃは、ｄＱ端子の電位を早
く降下させ、ＲＥＳ信号を受けてから次のＳＥＴ信号を
受けるまでの時間を短縮させる機能を有するものであ
る。In the relational expressions of the above equations 4 and 5, Ix
= 100 μA, R = 1 MEG, C = 0.01 μF, Vcc
When the time for which dQ = 1V is obtained with = 5 V, the value obtained from the relational expression of Formula 4 is 400 μsec, whereas the value obtained from the relational formula of Formula 5 is 23 msec. That is, the diode 2c has a function of quickly lowering the potential of the dQ terminal and shortening the time from receiving the RES signal to receiving the next SET signal.
【００１４】[0014]
【発明が解決しようとする課題】ところで、図３の回路
をＩＣ化することを考慮して、遅延回路部２の抵抗２ａ
とコンデンサ２ｂだけをＩＣ以外の部品とすると、次の
問題が生じる。By the way, in consideration of making the circuit of FIG. 3 into an IC, the resistor 2a of the delay circuit section 2 is considered.
If only the capacitor 2b and the capacitor 2b are components other than the IC, the following problems occur.
【００１５】すなわち、近年のＩＣプロセスの進歩（素
子の微細化）に伴い、ＮＰＮトランジスタのＶEBO （ベ
ースエミッタ間の逆方向電圧の絶対最大定格）が小さく
なり、使用する電源電圧（５Ｖ）より低いために、ダイ
オードをＩＣ内のトランジスタで構成することができな
いという問題である。この状態の回路では、抵抗とコン
デンサ以外に、ダイオードもＩＣ外に準備しなければな
らなくなる。That is, with recent advances in IC processes (element miniaturization), V EBO (absolute maximum rating of reverse voltage between base and emitter) of NPN transistors becomes smaller than the power supply voltage (5 V) used. There is a problem in that the diode cannot be configured with the transistor in the IC because it is low. In the circuit in this state, a diode must be prepared outside the IC in addition to the resistor and the capacitor.
【００１６】また、図３の回路では、Ｑ端子がＬレベル
である間、数６の関係式で示されるように、遅延用のコ
ンデンサ２ｂが、検出部３の入力バイアス電流により充
電されるという問題を有している。Further, in the circuit of FIG. 3, while the Q terminal is at the L level, the delay capacitor 2b is charged by the input bias current of the detector 3 as shown by the relational expression of the equation (6). I have a problem.
【００１７】[0017]
【数６】 但し、遅延回路部２の抵抗に並列に接続されているダイ
オード２ｃにより、数７の関係式で表されるように、そ
の出力はクリップされる。[Equation 6] However, the output is clipped by the diode 2c connected in parallel to the resistance of the delay circuit unit 2 as represented by the relational expression of the equation (7).
【００１８】[0018]
【数７】 [Equation 7]
【００１９】上記検出部３の入力バイアス電流によるコ
ンデンサへの充電を避けるべく考慮されたものが図５に
示される回路である。この図５の回路は、検出部３を、
入力バイアス電流の流れる向きが逆であるＮＰＮトラン
ジスタ入力の比較回路で形成したものであり、電流源３
ａ′、トランジスタ３ｂ′、３ｃ′、３ｄ及び３ｆ、抵
抗３ｅ及び３ｇで図示の如く構成される。そして、その
動作は、図３の回路と同じ動作をするものである。The circuit shown in FIG. 5 has been considered in order to avoid charging the capacitor due to the input bias current of the detection unit 3. In the circuit of FIG. 5, the detection unit 3 is
It is formed by an NPN transistor input comparison circuit in which the input bias current flows in the opposite direction.
A ', transistors 3b', 3c ', 3d and 3f, and resistors 3e and 3g are constructed as shown. The operation is the same as that of the circuit shown in FIG.
【００２０】この図５の回路の問題は、比較回路の入力
トランジスタに、ＶEBO を越える電圧が加わる可能性が
あることである。この回路では、ＶEBO を越える電圧が
生じないように、Ｖcc、ＶＲＥＦの値を設定しなければ
ならない。更に、この設定を行うことができない条件で
あれば、図５若しくは図４の入力素子として、入力バイ
アス電流の小さいＭＯＳトランジスタやＪＦＥＴを用い
なければならない。The problem of the circuit of FIG. 5 is that a voltage exceeding V EBO may be applied to the input transistor of the comparison circuit. In this circuit, the values of Vcc and VREF must be set so that a voltage exceeding V EBO will not occur. Further, under the condition that this setting cannot be performed, a MOS transistor or JFET having a small input bias current must be used as the input element in FIG. 5 or 4.
【００２１】この発明は上記課題に鑑みてなされたもの
で、遅延回路の抵抗に並列にダイオードを接続すること
なく、その立上がりと立下がりで特性の異なる遅延特性
を有する長時間制限機能を有したＲＳラッチ回路を提供
することを目的とする。The present invention has been made in view of the above problems, and has a long-time limiting function having delay characteristics having different characteristics at rising and falling without connecting a diode in parallel to the resistance of the delay circuit. An object is to provide an RS latch circuit.
【００２２】[0022]
【課題を解決するための手段】すなわちこの発明は、バ
イポーラトランジスタで構成されるＩＣ化回路と、この
ＩＣ外部に容量素子と抵抗素子による遅延回路を有する
ＲＳラッチ回路に於いて、セット端子、リセット端子、
クリア端子、Ｑ端子及びオープンコレクタ出力端子を有
するＲＳラッチ手段と、このＲＳラッチ手段のオープン
コレクタ端子に、その入力端が接続されたカレントミラ
ー回路手段と、上記ＲＳラッチ手段のＱ端子に一端が接
続され、上記カレントミラー回路手段の出力端に他端が
接続された抵抗素子と、この抵抗素子の他端と上記カレ
ントミラー回路手段の出力端間に接続された容量性素子
とから成る遅延回路手段と、一方の入力が上記遅延回路
手段の抵抗素子の他端に接続され、他方の入力が基準電
圧に接続され、オープンコレクタ出力が上記ＲＳラッチ
回路のクリア端子に接続された検出回路手段とを具備す
ることを特徴とする。That is, the present invention provides a set terminal and a reset in an IC circuit composed of a bipolar transistor and an RS latch circuit having a delay circuit formed by a capacitance element and a resistance element outside the IC. Terminal,
An RS latch means having a clear terminal, a Q terminal and an open collector output terminal, a current mirror circuit means having an input terminal connected to the open collector terminal of the RS latch means, and one end of the Q terminal of the RS latch means. A delay circuit comprising a resistance element connected to the output end of the current mirror circuit means and the other end of which is connected, and a capacitive element connected between the other end of the resistance element and the output end of the current mirror circuit means. And a detection circuit means having one input connected to the other end of the resistance element of the delay circuit means, the other input connected to a reference voltage, and an open collector output connected to the clear terminal of the RS latch circuit. It is characterized by including.
【００２３】[0023]
【作用】この発明のＲＳラッチ回路にあっては、ＳＥＴ
入力が入ってＱ端子がＬレベルからハイレベル（Ｈレベ
ル）へ切換える際は、抵抗と容量で構成された遅延回路
で遅れる信号が検出部に入る。ここで、ＲＥＳ信号が入
ってＱ端子がＬレベルからＨレベルへ切換える際（この
ときＱ端子はＨレベルからＬレベルへ切換える）には、
カレントミラー回路が動作し、容量の電荷をカレントミ
ラー回路で急速に放電する動作をする。このカレントミ
ラー回路により、ＰＮＰトランジスタのベース電流が吸
い込まれるので、容量の電位が上昇することはない。In the RS latch circuit of the present invention, the SET
When an input is input and the Q terminal is switched from the L level to the high level (H level), a signal delayed by a delay circuit composed of a resistor and a capacitor enters the detection unit. When the RES signal is input and the Q terminal is switched from the L level to the H level (at this time, the Q terminal is switched from the H level to the L level),
The current mirror circuit operates and the electric charge of the capacitor is rapidly discharged by the current mirror circuit. Since the base current of the PNP transistor is absorbed by this current mirror circuit, the potential of the capacitor does not rise.
【００２４】[0024]
【実施例】以下、図面を参照してこの発明の実施例を説
明する。Embodiments of the present invention will be described below with reference to the drawings.
【００２５】図１は、この発明のＲＳラッチ回路が適用
された長時間制限機能を有するＲＳラッチ回路の基本的
機能を概略的に示す回路構成図である。この長時間制限
機能を有するＲＳラッチ回路は、ＲＳラッチ部１、遅延
回路部２、検出部３及びカレントミラー回路部４により
構成されている。FIG. 1 is a circuit diagram schematically showing the basic function of an RS latch circuit having a long-time limiting function to which the RS latch circuit of the present invention is applied. The RS latch circuit having the long-time limiting function includes an RS latch unit 1, a delay circuit unit 2, a detection unit 3, and a current mirror circuit unit 4.
【００２６】上記ＲＳラッチ部１は、セット（ＳＥＴ）
端子、リセット（ＲＥＳ）端子、Ｑ端子、数８で表され
るオープンコレクタ端子及びクリア（ＣＬＲ）端子を有
している。The RS latch unit 1 is set (SET).
It has a terminal, a reset (RES) terminal, a Q terminal, an open collector terminal represented by Equation 8, and a clear (CLR) terminal.
【００２７】[0027]
【数８】 [Equation 8]
【００２８】遅延回路部２は、直列接続された抵抗２ａ
及びコンデンサ２ｂとから成っている。また、検出部３
は、電流源３ａ、トランジスタ３ｂ、３ｃ及び３ｄ、抵
抗３ｅで構成される。更に、カレントミラー回路部４
は、電流源４ａと、カレントミラー回路のトランジスタ
４ｂ及び４ｃで構成される。The delay circuit section 2 includes a resistor 2a connected in series.
And a capacitor 2b. In addition, the detection unit 3
Is composed of a current source 3a, transistors 3b, 3c and 3d, and a resistor 3e. Further, the current mirror circuit unit 4
Is composed of a current source 4a and transistors 4b and 4c of a current mirror circuit.
【００２９】このように構成されたＲＳラッチ回路で
は、ＲＳラッチ部１の出力ＱがＬレベルからＨレベルへ
変化するとき、遅延回路部２のＣＲの遅延により、検出
部３に遅れた波形が入る。しかしながら、出力ＱがＨレ
ベルからＬレベルへ変化するとき（数８がＬ→Ｈへ変
化）は、カレントミラー回路部４が動作して、検出部３
に加わる電圧は、カレントミラーによる放電により高速
に変化する。In the RS latch circuit configured as described above, when the output Q of the RS latch unit 1 changes from the L level to the H level, the delayed waveform of the CR of the delay circuit unit 2 causes the delayed waveform in the detection unit 3. enter. However, when the output Q changes from the H level to the L level (Equation 8 changes from L to H), the current mirror circuit unit 4 operates and the detection unit 3
The voltage applied to is rapidly changed by the discharge by the current mirror.
【００３０】このような動作により、遅延回路部２の抵
抗にダイオードを接続することなく、立上がりと立下が
りで、遅延回路部２を通った後の出力波形を変えること
ができる。図２は、この発明の一実施例で、図１のＲＳ
ラッチ部１を詳細に示したＲＳラッチ回路の回路構成図
である。By such an operation, the output waveform after passing through the delay circuit section 2 can be changed at the rising and falling sides without connecting the diode to the resistance of the delay circuit section 2. FIG. 2 shows an embodiment of the present invention, which is the RS of FIG.
FIG. 3 is a circuit configuration diagram of an RS latch circuit showing the latch unit 1 in detail.
【００３１】同図に於いて、ＲＳラッチ回路部１は、定
電流源Ｉ0 、抵抗Ｒ１〜Ｒ５、トランジスタＱ１〜Ｑ12
で構成されている。すなわち、ＰＮＰトランジスタＱ１
のエミッタは電源Ｖccに、ベース及びコレクタは、ＰＮ
ＰトランジスタＱ２のエミッタ及びベースにそれぞれ接
続される。このトランジスタＱ２のコレクタは、グラウ
ンドに接続されており、上記ＰＮＰトランジスタＱ１の
コレクタに接続されるベースは、電流源Ｉ0 を介してグ
ラウンドへ接続されている。また、ベースがＳＥＴ端子
に接続されたＮＰＮトランジスタＱ３は、そのコレクタ
が抵抗Ｒ１を介して電源Ｖccに、そしてエミッタが抵抗
Ｒ２を介してグラウンドに接続されている。In the figure, the RS latch circuit section 1 includes a constant current source I 0 , resistors R1 to R5, and transistors Q1 to Q12.
It is composed of. That is, the PNP transistor Q1
The power source is Vcc, and the base and collector are PN
It is connected to the emitter and the base of the P transistor Q2, respectively. The collector of the transistor Q2 is connected to the ground, and the base connected to the collector of the PNP transistor Q1 is connected to the ground via the current source I 0 . Further, the collector of the NPN transistor Q3 whose base is connected to the SET terminal is connected to the power supply Vcc via the resistor R1, and the emitter is connected to the ground via the resistor R2.
【００３２】ＰＮＰトランジスタＱ４、Ｑ５及びＱ６の
エミッタ及びベースは、後述するＰＮＰトランジスタＱ
31及びＱ41と共に、上記トランジスタのエミッタ及びベ
ースに接続されている。また、ＮＰＮトランジスタＱ７
は、コレクタがトランジスタＱ４のコレクタに、ベース
がトランジスタＱ５のコレクタ及びトランジスタＱ８の
コレクタに、そしてエミッタがグラウンドに接続されて
いる。The emitters and bases of the PNP transistors Q4, Q5 and Q6 are the PNP transistor Q described later.
Together with 31 and Q41, they are connected to the emitter and base of the transistor. Also, the NPN transistor Q7
Has a collector connected to the collector of the transistor Q4, a base connected to the collectors of the transistor Q5 and the transistor Q8, and an emitter connected to the ground.
【００３３】このトランジスタＱ８のエミッタはグラウ
ンドに接続され、ベースは抵抗Ｒ３及びＲ４を介して、
そのコレクタが上記トランジスタＱ41のコレクタに、そ
のエミッタがグラウンドにそれぞれ接続されたＮＰＮト
ランジスタＱ９のベースに接続される。The emitter of this transistor Q8 is connected to ground, and the base is connected through resistors R3 and R4.
Its collector is connected to the collector of the transistor Q41, and its emitter is connected to the base of an NPN transistor Q9 whose ground is connected.
【００３４】また、ＮＰＮトランジスタＱ10のコレクタ
は、そのエミッタが上記トランジスタＱ６のコレクタに
接続されたＰＮＰトランジスタＱ11のベースと上記トラ
ンジスタとのコレクタに接続される。そして、トランジ
スタＱ10のエミッタは、抵抗Ｒ３とＲ４の接続点と、抵
抗Ｒ５を介してグラウンドに接続され、ベースは上記ト
ランジスタＱ11のコレクタに接続されている。更に、Ｎ
ＰＮトランジスタＱ12は、そのベースがＲＥＳ端子に、
コレクタが上記トランジスタＱ10のベースに、そしてエ
ミッタがグラウンドに接続されている。The collector of the NPN transistor Q10 is connected to the collector of the base of the PNP transistor Q11 whose emitter is connected to the collector of the transistor Q6 and the collector of the transistor. The emitter of the transistor Q10 is connected to the connection point between the resistors R3 and R4 and the ground via the resistor R5, and the base is connected to the collector of the transistor Q11. Furthermore, N
The base of the PN transistor Q12 is the RES terminal,
The collector is connected to the base of the transistor Q10 and the emitter is connected to ground.
【００３５】こうして、ＲＳラッチ回路部１は、ＰＮＰ
トランジスタＱ11とＮＰＮトランジスタＱ10のコレクタ
電流に正帰還がかかるように接続することにより、ラッ
チ機能を作り出している。In this way, the RS latch circuit section 1 has the PNP
A latch function is created by connecting the collector currents of the transistor Q11 and the NPN transistor Q10 so that positive feedback is applied.
【００３６】遅延回路部２は、Ｑ端子とｄＱ端子間に接
続された抵抗Ｒ20と、上記ｄＱ端子とグラウンド間に接
続されたコンデンサＣ20で構成される。上記Ｑ端子は、
上記トランジスタＱ４及びＱ７のコレクタに接続され、
ｄＱ端子は、後述する検出部３のＰＮＰトランジスタＱ
32のベースと、カレントミラー回路部４のＮＰＮトラン
ジスタＱ42のコレクタに接続される。The delay circuit section 2 is composed of a resistor R20 connected between the Q terminal and the dQ terminal, and a capacitor C20 connected between the dQ terminal and the ground. The Q terminal is
Connected to the collectors of the transistors Q4 and Q7,
The dQ terminal is a PNP transistor Q of the detection unit 3 described later.
It is connected to the base of 32 and the collector of the NPN transistor Q42 of the current mirror circuit section 4.
【００３７】更に、検出部３は、ＰＮＰトランジスタＱ
31、Ｑ32、Ｑ33及びＮＰＮトランジスタＱ34と、抵抗Ｒ
30で構成される。上記トランジスタＱ31のコレクタに
は、差動対をなすトランジスタＱ32及びＱ33のエミッタ
が接続される。そして、トランジスタＱ32のコレクタ
は、グラウンドに接続される。一方、トランジスタＱ33
は、ベースがＶＲＥＦに接続され、コレクタが抵抗Ｒ30
を介してグラウンドに接続されると共に、トランジスタ
Ｑ34のベースに接続される。このトランジスタＱ34は、
コレクタがトランジスタＱ12のコレクタに、エミッタが
グラウンドに接続される。Further, the detecting section 3 includes a PNP transistor Q.
31, Q32, Q33 and NPN transistor Q34 and resistor R
Composed of 30. The emitters of the transistors Q32 and Q33 forming a differential pair are connected to the collector of the transistor Q31. The collector of the transistor Q32 is connected to the ground. On the other hand, transistor Q33
Has a base connected to VREF and a collector connected to a resistor R30.
To the ground and also to the base of the transistor Q34. This transistor Q34
The collector is connected to the collector of the transistor Q12, and the emitter is connected to the ground.
【００３８】カレントミラー回路部４は、ＰＮＰトラン
ジスタＱ41と、ＮＰＮトランジスタＱ42及びＱ43により
構成される。互いにベースが接続されたトランジスタＱ
42及びＱ43のエミッタは、共にグラウンドに接続され
る。そして、トランジスタＱ43のコレクタは、自身のベ
ースに短絡されると共に、トランジスタＱ41のコレクタ
と接続されている。尚、上述したように、トランジスタ
Ｑ７のコレクタをＱ端子とし、トランジスタＱ９のコレ
クタをオープンコレクタの数８で表される端子としてい
る。次に、このように構成されたＲＳラッチ回路の動作
について説明する。The current mirror circuit section 4 comprises a PNP transistor Q41 and NPN transistors Q42 and Q43. Transistor Q whose bases are connected to each other
The emitters of 42 and Q43 are both connected to ground. The collector of the transistor Q43 is short-circuited to its own base and connected to the collector of the transistor Q41. As described above, the collector of the transistor Q7 is the Q terminal, and the collector of the transistor Q9 is the terminal represented by the open collector number 8. Next, the operation of the RS latch circuit thus configured will be described.
【００３９】ＱがＬレベルにある状態でＳＥＴ信号が入
力されると、トランジスタＱ11のベース電流、更にコレ
クタ電流が流れる。このトランジスタＱ11のコレクタ電
流により、トランジスタＱ10のベース電流、更にコレク
タ電流が流れる。トランジスタＱ10のコレクタ電流が増
えると、トランジスタＱ11のベース電流並びにコレクタ
電流が増える。更に、トランジスタＱ10のベース電流を
増加させる正帰還作用により、ＳＥＴ信号が一度立上が
ると、その後ＳＥＴ信号がＬレベルとなっても、この状
態が保持される。When the SET signal is input while Q is at the L level, the base current of the transistor Q11 and the collector current flow. Due to the collector current of the transistor Q11, a base current of the transistor Q10 and a collector current flow. When the collector current of the transistor Q10 increases, the base current and collector current of the transistor Q11 increase. Further, due to the positive feedback effect of increasing the base current of the transistor Q10, once the SET signal rises, this state is maintained even if the SET signal becomes L level thereafter.
【００４０】このとき、トランジスタＱ８、Ｑ９がオン
するため、出力ＱはＨレベルに、一方、数８で表される
出力はＬレベルとなる。更にこのとき、Ｑ端子の信号
は、遅延回路部２により、遅れた電圧ｄＱが検出部３に
加えられる。また、このときトランジスタＱ９はオンし
ているので、カレントミラー回路（トランジスタＱ42）
はオフになっている。At this time, since the transistors Q8 and Q9 are turned on, the output Q becomes H level, while the output expressed by the equation 8 becomes L level. Further, at this time, the delay circuit section 2 applies a delayed voltage dQ to the detection section 3 for the signal at the Q terminal. Since the transistor Q9 is on at this time, the current mirror circuit (transistor Q42)
Is off.
【００４１】この状態で、数３の関係式に示される時間
までにＲＥＳ信号が入力されれば、トランジスタＱ12が
オンすることにより、ＲＳラッチはリセットされる。一
方、数３の関係式に示される時間までにＲＥＳ信号が入
力されなければ、トランジスタＱ33、Ｑ34がオンし、Ｒ
Ｓラッチはクリアされる。In this state, if the RES signal is input by the time shown by the relational expression of the equation 3, the transistor Q12 is turned on and the RS latch is reset. On the other hand, if the RES signal is not input by the time shown by the relational expression of the equation 3, the transistors Q33 and Q34 are turned on and R
The S latch is cleared.
【００４２】ＲＳラッチがリセット若しくはクリアされ
るとき、トランジスタＱ８及びトランジスタＱ９はオフ
するため、Ｑ端子はＬレベルになる。すると、カレント
ミラー回路がオンするため、容量Ｃ20の電荷は、トラン
ジスタＱ42のコレクタ電流により急速に放電される。容
量Ｃ20電荷が放電されれば、端子Ｑ（、ｄＱ）がＬレベ
ルとなり、次に新たなＳＥＴ信号が加えられるようにな
る。When the RS latch is reset or cleared, the transistors Q8 and Q9 are turned off, so that the Q terminal becomes L level. Then, since the current mirror circuit is turned on, the charge of the capacitor C20 is rapidly discharged by the collector current of the transistor Q42. When the electric charge of the capacitor C20 is discharged, the terminal Q (, dQ) becomes L level, and a new SET signal is added next.
【００４３】また、カレントミラー回路を構成するトラ
ンジスタＱ42、Ｑ43によって、立下がり速度は決定され
る。このため、高速に立下げるためには、トランジスタ
Ｑ42とトランジスタＱ43のエミッタ面積比を変えるよい
ことになる。この際の放電電流は、電流源Ｉ0 とカレン
トミラー回路のトランジスタＱ42、Ｑ43のエミッタ面積
比で決定されるので、コンデンサに蓄えられた電荷をＩ
Ｃ内に無制限に引込むことはない。The falling speed is determined by the transistors Q42 and Q43 which form the current mirror circuit. Therefore, in order to make it fall at a high speed, it is preferable to change the emitter area ratio of the transistor Q42 and the transistor Q43. Since the discharge current at this time is determined by the current source I 0 and the emitter area ratio of the transistors Q42 and Q43 of the current mirror circuit, the charge accumulated in the capacitor is I
There is no unlimited withdrawal into C.
【００４４】更に、カレントミラー回路のトランジスタ
Ｑ42、Ｑ43がオンすることによって、検出部３の入力バ
イアスは、遅延回路を構成する容量Ｃ20に充電すること
がなくなる。したがって、ｄＱ端子の電位が上昇するこ
とはなくなる。Further, since the transistors Q42 and Q43 of the current mirror circuit are turned on, the input bias of the detecting section 3 does not charge the capacitor C20 which constitutes the delay circuit. Therefore, the potential of the dQ terminal does not rise.
【００４５】[0045]
【発明の効果】以上のようにこの発明によれば、遅延回
路の抵抗に並列にダイオードを接続することなく、その
立上がりと立下がりで特性の異なる遅延特性を有する長
時間制限機能を有したＲＳラッチ回路を提供することが
できる。As described above, according to the present invention, the RS having the long-time limiting function having the delay characteristic having different characteristics at the rising and the falling without connecting the diode in parallel to the resistance of the delay circuit. A latch circuit can be provided.
【図１】この発明のＲＳラッチ回路が適用された長時間
制限機能を有するＲＳラッチ回路の基本的機能を概略的
に示す回路構成図である。FIG. 1 is a circuit configuration diagram schematically showing a basic function of an RS latch circuit having a long time limit function to which an RS latch circuit of the present invention is applied.
【図２】この発明の一実施例で、図１のＲＳラッチ部１
を詳細に示したＲＳラッチ回路の回路構成図である。2 is an embodiment of the present invention, RS latch unit 1 of FIG.
FIG. 3 is a circuit configuration diagram of the RS latch circuit showing in detail.
【図３】従来の長時間制限機能を有したＲＳラッチ回路
の一例を示した回路構成図である。FIG. 3 is a circuit configuration diagram showing an example of a conventional RS latch circuit having a long-time limiting function.
【図４】図３のＲＳラッチ回路の動作を説明するタイム
チャートである。FIG. 4 is a time chart explaining the operation of the RS latch circuit of FIG.
【図５】従来の長時間制限機能を有したＲＳラッチ回路
の他の例を示した回路構成図である。FIG. 5 is a circuit configuration diagram showing another example of a conventional RS latch circuit having a long-time limiting function.
１…ＲＳラッチ部、２…遅延回路部、２ａ、３ｅ…抵
抗、２ｂ…コンデンサ、３…検出部、３ａ、４ａ…電流
源、３ｂ、３ｃ、３ｄ、４ｂ、４ｃ…トランジスタ、４
…カレントミラー回路部。1 ... RS latch part, 2 ... Delay circuit part, 2a, 3e ... Resistor, 2b ... Capacitor, 3 ... Detection part, 3a, 4a ... Current source, 3b, 3c, 3d, 4b, 4c ... Transistor, 4
… Current mirror circuit section.
Claims (1)
Ｃ化回路と、このＩＣ外部に容量素子と抵抗素子による
遅延回路を有するＲＳラッチ回路に於いて、 セット端子、リセット端子、クリア端子、Ｑ端子及びオ
ープンコレクタ出力端子を有するＲＳラッチ手段と、 このＲＳラッチ手段のオープンコレクタ端子に、その入
力端が接続されたカレントミラー回路手段と、 上記ＲＳラッチ手段のＱ端子に一端が接続され、上記カ
レントミラー回路手段の出力端に他端が接続された抵抗
素子と、この抵抗素子の他端と上記カレントミラー回路
手段の出力端間に接続された容量性素子とから成る遅延
回路手段と、 一方の入力が上記遅延回路手段の抵抗素子の他端に接続
され、他方の入力が基準電圧に接続され、オープンコレ
クタ出力が上記ＲＳラッチ回路のクリア端子に接続され
た検出回路手段とを具備することを特徴とするＲＳラッ
チ回路。1. An I formed of a bipolar transistor.
In an RS latch circuit having a C circuit and a delay circuit formed by a capacitive element and a resistance element outside the IC, RS latch means having a set terminal, a reset terminal, a clear terminal, a Q terminal and an open collector output terminal, The open collector terminal of the RS latch means has its input end connected to the current mirror circuit means, the Q terminal of the RS latch means has one end connected thereto, and the output end of the current mirror circuit means has the other end connected thereto. A delay circuit means consisting of a resistance element and a capacitive element connected between the other end of the resistance element and the output terminal of the current mirror circuit means, and one input to the other end of the resistance element of the delay circuit means Connected to the reference voltage and the open collector output connected to the clear terminal of the RS latch circuit. An RS latch circuit characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4110471A JPH05308255A (en) | 1992-04-28 | 1992-04-28 | Rs latch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4110471A JPH05308255A (en) | 1992-04-28 | 1992-04-28 | Rs latch circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05308255A true JPH05308255A (en) | 1993-11-19 |
Family
ID=14536551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4110471A Withdrawn JPH05308255A (en) | 1992-04-28 | 1992-04-28 | Rs latch circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05308255A (en) |
-
1992
- 1992-04-28 JP JP4110471A patent/JPH05308255A/en not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |