JPH05307834A - Buffer memory device - Google Patents
Buffer memory deviceInfo
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- JPH05307834A JPH05307834A JP13999792A JP13999792A JPH05307834A JP H05307834 A JPH05307834 A JP H05307834A JP 13999792 A JP13999792 A JP 13999792A JP 13999792 A JP13999792 A JP 13999792A JP H05307834 A JPH05307834 A JP H05307834A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＰＣＭ音声信号を録音
再生する装置に好適なバッファメモリ装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a buffer memory device suitable for a device for recording and reproducing PCM audio signals.
【０００２】[0002]
【従来の技術】近年、ディスク装置の標準化が進み、特
に８ビット単位のパラレルデータの入出力Ｉ／Ｆ（イン
タフェース）を有し、用途がコンピュータの周辺機器と
して適したディスク装置が安価に提供されている。ま
た、ＰＣＭ音声信号の録音再生機器では、コンパクトデ
ィスク等の普及もあって、１６ビットの深さの量子化方
式が１つの標準として広く用いられている。なお、この
１６ビットの量子化データは、一般的なディスク装置に
おける８ビット単位のインタフェースとの親和性が優れ
ている。2. Description of the Related Art In recent years, the standardization of disk devices has progressed, and in particular, disk devices having 8-bit parallel data input / output I / Fs (interfaces) and suitable for use as computer peripheral devices have been provided at low cost. ing. Further, in the recording / reproducing apparatus for PCM audio signals, the 16-bit depth quantization method is widely used as one standard due to the spread of compact discs and the like. The 16-bit quantized data has excellent affinity with an 8-bit unit interface in a general disk device.
【０００３】しかしながら、ディジタルディスク装置と
して代表的なウインチェスタ型磁気ディスク等を用いた
場合、ディスク装置の入出力（Ｉ／Ｏ）速度とＰＣＭ音
声のＩ／Ｏ速度が異なるので、従来の装置ではこの速度
差を吸収するために、２つの入出力ポートを有するメモ
リが時間軸変更メモリとして用いられている。図４は、
従来のメモリ装置を示し、ディスクＩ／Ｆ１とオーディ
オＩ／Ｆ４の間においてメモリ２、３が並列に用いら
れ、メモリ２、３の入出力が切り替えられる。However, when a typical Winchester type magnetic disk or the like is used as a digital disk device, the input / output (I / O) speed of the disk device and the I / O speed of PCM audio are different, so that in the conventional device. In order to absorb this speed difference, a memory having two input / output ports is used as a time axis change memory. Figure 4
A conventional memory device is shown, in which memories 2 and 3 are used in parallel between a disk I / F 1 and an audio I / F 4, and inputs and outputs of the memories 2 and 3 are switched.
【０００４】ここで、近年では、コンパクトディスク等
を用いてＰＣＭ音声を制作、編集する場合には、忠実度
を向上するために、１６ビットを超える量子化ビット数
のデータを処理する機器が望まれている。この場合、８
の倍数以外の量子化ビット数のデータをそのままのビッ
ト配列でディスクに記録しようとすると、記録領域に無
駄な余剰ビット領域が発生するので、媒体の利用効率を
損うことになる。そこで、本出願人は、先に出願した特
願平３−１４５３４５号において例えば８の倍数のビッ
ト数が単位でないディジタルデータを記録媒体に効率的
に記録するために、ビットの配列を変換する機能を有す
る記録再生装置を提案した。Here, in recent years, when producing and editing PCM audio using a compact disc or the like, a device for processing data having a quantization bit number exceeding 16 bits is desired in order to improve fidelity. It is rare. In this case, 8
If data of a quantized bit number other than a multiple of is recorded on the disc with the bit array as it is, a wasteful excess bit area is generated in the recording area, and the utilization efficiency of the medium is impaired. Therefore, the present applicant has a function of converting the arrangement of bits in order to efficiently record digital data, for example, in Japanese Patent Application No. 3-145345, which was previously applied, in which the number of bits that is a multiple of 8 is not a unit on a recording medium. A recording / reproducing apparatus having the above has been proposed.
【０００５】図５、図６は、速度差吸収機能とビット配
列変換機能を有するメモリ装置を示す。図５に示す例で
は、ビット配列変換器５がディスクＩ／Ｆ１とメモリ
２、３の間に追加され、ディスクＩ／Ｆ１とメモリ２、
３の間でビットの配列を変換しながらデータを転送す
る。ここで、ディスクＩ／Ｆ１とメモリ２、３の間のデ
ータ転送は、ＭＰＵ（マイクロプロセッサ）バスを経由
してＤＭＡ（ダイレクトメモリアクセス）コントローラ
が制御する方法が一般的であり、また、この方法を用い
た関連デバイスが安価に供給されている。なお、このＤ
ＭＡ転送において用いられるＭＰＵバスは、ＭＰＵ自身
がデータを転送する際にも用いられる。5 and 6 show a memory device having a speed difference absorption function and a bit array conversion function. In the example shown in FIG. 5, the bit array converter 5 is added between the disk I / F1 and the memories 2 and 3, and the disk I / F1 and the memory 2,
Data is transferred while converting the bit array between 3 and 3. Here, the data transfer between the disk I / F 1 and the memories 2 and 3 is generally controlled by a DMA (direct memory access) controller via an MPU (microprocessor) bus, and this method is also used. Related devices using the are available at low cost. In addition, this D
The MPU bus used in MA transfer is also used when the MPU itself transfers data.
【０００６】また、図６に示す例では、ビット配列変換
器５がメモリ２、３とオーディオＩ／Ｆ４の間に追加さ
れ、オーディオＩ／Ｆ４とメモリ２、３の間でビットの
配列を変換しながらデータを転送する。このデータ転送
では、ＭＰＵバスは用いられない。Further, in the example shown in FIG. 6, a bit array converter 5 is added between the memories 2 and 3 and the audio I / F 4 to convert the bit array between the audio I / F 4 and the memories 2 and 3. While transferring data. The MPU bus is not used in this data transfer.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、図５に
示す例では、ビット配列変換器５のようなデータ処理器
がディスクＩ／Ｆ１とメモリ２、３の間に介在し、ま
た、この種のデータ処理器の入出力速度は一般に、ＭＰ
Ｕバス本来のＤＭＡ転送速度より遅いので、ＭＰＵバス
を長時間占有することになる。したがって、結果的にＭ
ＰＵのプログラム制御を低速化させ、システム全体のス
ループット（処理能力）を低下させるという問題点があ
る。However, in the example shown in FIG. 5, a data processor such as the bit array converter 5 is interposed between the disk I / F 1 and the memories 2 and 3, and this kind of The input / output speed of the data processor is generally MP
Since the DMA transfer rate of the U bus is slower, the MPU bus will be occupied for a long time. Therefore, as a result, M
There is a problem that the program control of the PU is slowed down and the throughput (processing capacity) of the entire system is lowered.
【０００８】他方、図６に示す例では、オーディオＩ／
Ｆ４とメモリ２、３の間でビットの配列を変換し、ま
た、オーディオＩ／Ｆ４のデータ転送速度は通常一定で
あり、さらに、ＭＰＵバスが共用されないので、上記問
題点は発生しない。しかしながら、ＰＣＭ音声等を編集
する際には、編集素材を切り替える編集点をサーチする
場合に、一般に低速で再生してモニタしながら編集点を
精密にサーチする動作が行われる。この場合、図４に示
す装置では、メモリ２又は３の読み出しアドレスを発生
するために、アドレスをインクリメントまたはデクリメ
ントする他にホールドを適宜組み合わせて前値データホ
ールドを挿入し、結果的に可変速再生を実現する。な
お、インクリメントまたはデクリメントとホールドの組
合せは、固定小数演算を用いた比較的簡単な算術手段に
より実現することができる。On the other hand, in the example shown in FIG.
Since the bit arrangement is converted between the F4 and the memories 2 and 3, and the data transfer rate of the audio I / F4 is usually constant, and the MPU bus is not shared, the above problem does not occur. However, when editing an PCM voice or the like, when searching an edit point for switching an edit material, generally, an operation of precisely searching for the edit point is performed while reproducing and monitoring at a low speed. In this case, in the apparatus shown in FIG. 4, in order to generate the read address of the memory 2 or 3, in addition to incrementing or decrementing the address, a hold is appropriately combined and a previous value data hold is inserted, resulting in variable speed reproduction. To achieve. It should be noted that the combination of increment or decrement and hold can be realized by a relatively simple arithmetic means using fixed point arithmetic.
【０００９】しかしながら、オーディオＩ／Ｆ４とメモ
リ２、３の間でビットの配列を変換する原理では、可変
速再生時に読み出すデータワードとメモリ２、３の物理
アドレスは１対１に対応しない。したがって、図６に示
す例では、比較的簡単な算術手段により低速再生用の物
理アドレスを決定することができないので、結果的に内
部のアドレス発生が複雑化するという問題点がある。However, according to the principle of converting the bit arrangement between the audio I / F 4 and the memories 2 and 3, the data words read at the time of variable speed reproduction and the physical addresses of the memories 2 and 3 do not have a one-to-one correspondence. Therefore, in the example shown in FIG. 6, since the physical address for low speed reproduction cannot be determined by a relatively simple arithmetic means, there is a problem that the internal address generation becomes complicated as a result.
【００１０】また、２つの編集素材を組み合わせた編集
済みのデータを得る場合、オーディオデータの編集点を
単に切り替えるだけでは、不連続点でクリック音が発生
したりして聴感上不自然な音になるので、これを防止す
るために通常、時間的に前側の音声をフェードアウトし
ながら後側の音声をフェードインする、いわゆるクロス
フェード処理を行うが、図６に示す装置において２チャ
ネル分の編集済みのデータを得ようとすると、４チャネ
ル分のビット配列変換器５が必要になり、回路規模を増
大させるという問題点がある。Further, when obtaining edited data in which two editing materials are combined, simply switching the editing point of the audio data causes a click sound at a discontinuous point, resulting in an unnatural sound. Therefore, in order to prevent this, a so-called cross-fade process is usually performed, in which the sound on the front side is faded out while the sound on the rear side is faded in, which is so-called cross-fade processing. In order to obtain the above data, the bit array converter 5 for four channels is required, which causes a problem of increasing the circuit scale.
【００１１】本発明は上記従来の問題点に鑑み、記録媒
体と処理単位が異なるディジタルデータを記録媒体に効
率的に記録することができるとともに、システム全体の
スループットを向上し、また、回路規模を簡略化するこ
とができるバッファメモリ装置を提供することを目的と
する。In view of the above conventional problems, the present invention can efficiently record digital data whose processing unit is different from that of the recording medium on the recording medium, improve the throughput of the entire system, and increase the circuit scale. An object of the present invention is to provide a buffer memory device that can be simplified.
【００１２】[0012]
【課題を解決するための手段】本発明は上記目的を達成
するために、バッファメモリを記録媒体側とリアルタイ
ムデータの入出力側にそれぞれ設け、両バッファメモリ
間にビット配列変換器を設けるようにしている。すなわ
ち、本発明によれば、所定のビット数を処理単位とする
記録媒体との間で第１の入出力データを記憶するための
第１の複数のバッファメモリと、前記記録媒体と処理単
位が異なる第２の入出力データを記憶するための第２の
複数のバッファメモリと、前記第１、第２のバッファメ
モリの間において前記第１、第２の入出力データの処理
単位のビット数が適合するようにビットの配列を変換す
るビット配列変換手段を有するバッファメモリ装置が提
供される。In order to achieve the above object, the present invention provides a buffer memory on each of the recording medium side and the input / output side of real-time data, and provides a bit array converter between both buffer memories. ing. That is, according to the present invention, the first plurality of buffer memories for storing the first input / output data to / from the recording medium having a predetermined number of bits as a processing unit, the recording medium and the processing unit are provided. Between the second plurality of buffer memories for storing different second input / output data and the number of bits of the processing unit of the first and second input / output data between the first and second buffer memories. A buffer memory device is provided having bit array conversion means for converting an array of bits to conform.
【００１３】[0013]
【作用】本発明では、ビット配列変換手段が第１のバッ
ファメモリと記録媒体の間に介在しないので、ＭＰＵバ
スを長時間占有することを防止することができ、したが
って、システムのスループットを向上することができ
る。また、再生時には、ビット配列が変換されて第２の
バッファメモリに記憶されたデータが読み出されるの
で、可変速再生時に読み出すデータワードと第２のバッ
ファメモリの物理アドレスが１対１に対応し、したがっ
て、回路規模を簡略化することができる。さらに、ビッ
ト配列変換手段により、記録媒体と処理単位が異なるデ
ィジタルデータを記録媒体に効率的に記録することがで
きる。According to the present invention, since the bit array converting means is not interposed between the first buffer memory and the recording medium, it is possible to prevent the MPU bus from being occupied for a long time, thus improving the system throughput. be able to. Further, during reproduction, the bit array is converted and the data stored in the second buffer memory is read out, so the data word read out during variable speed reproduction and the physical address of the second buffer memory have a one-to-one correspondence, Therefore, the circuit scale can be simplified. Further, the bit array conversion means can efficiently record digital data whose processing unit is different from that of the recording medium on the recording medium.
【００１４】また、第２の複数のバッファメモリに対し
て第３の複数のバッファメモリを並列に設け、第２、第
３のバッファメモリにそれぞれ記憶されたデータを同時
にリアルタイムで読み出すことにより、ビット配列変換
手段の回路規模を増大することなく、クロスフェード処
理を行うことができる。Further, by providing the third plurality of buffer memories in parallel with the second plurality of buffer memories and reading the data respectively stored in the second and third buffer memories simultaneously in real time, Crossfade processing can be performed without increasing the circuit scale of the array conversion means.
【００１５】[0015]
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は、本発明に係るバッファメモリ装置の一実
施例の概略を示すブロック図であり、図４〜図６におい
て説明した構成部材と同一のものには同一の参照符号を
付す。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an outline of an embodiment of a buffer memory device according to the present invention, and the same components as those described in FIGS. 4 to 6 are designated by the same reference numerals.
【００１６】図１において、ディスクＩ／Ｆ１とオーデ
ィオＩ／Ｆ４の間には、メモリ２ａまたは３ａと、ビッ
ト配列変換器５とメモリ２ｂまたは３ｂがこの順番で接
続されている。ディスクＩ／Ｆ１とメモリ２ａまたは３
ａの間と、メモリ２ａまたは３ａとビット配列変換器５
の間と、ビット配列変換器５とメモリ２ｂまたは３ｂの
間と、メモリ２ｂまたは３ｂとオーディオＩ／Ｆ４の間
は、それぞれデータスイッチ６ａ〜６ｄにより切り替え
られる。In FIG. 1, a memory 2a or 3a, a bit array converter 5 and a memory 2b or 3b are connected in this order between the disk I / F1 and the audio I / F4. Disk I / F1 and memory 2a or 3
a, between the memory 2a or 3a and the bit array converter 5
, The bit array converter 5 and the memory 2b or 3b, and the memory 2b or 3b and the audio I / F 4 are switched by the data switches 6a to 6d, respectively.
【００１７】オーディオＩ／Ｆ４には外部のオーディオ
Ｉ／Ｏが接続され、このオーディオＩ／Ｏは、アナログ
またはディジタルにかかわらずデータをリアルタイムで
入出力する。例えば４８ＫＨｚ／２０ビットサンプリン
グの２チャネルのディジタルオーディオデータを転送す
る場合、２４０ＫＢ／ｓのデータ量であり、このデータ
が切れ目なく一定速度で転送される。ディスクへの録音
動作時にこのオーディオＩ／Ｏから入力したオーディオ
データは、オーディオＩ／Ｆ４において例えばアナログ
−ディジタル変換やシリアル−パラレル変換が施され、
メモリ２ｂ、３ｂへの書き込みに適した形式に変換され
る。そして、このデータはデータスイッチ６ｄを介して
例えばメモリ２ｂに書き込まれ、この書き込みが完了す
ると次にデータスイッチ６ｄを介してメモリ３ｂに書き
込まれる。An external audio I / O is connected to the audio I / F 4, and this audio I / O inputs / outputs data in real time regardless of analog or digital. For example, when transferring 2-channel digital audio data of 48 KHz / 20-bit sampling, the data amount is 240 KB / s, and this data is transferred without interruption at a constant speed. The audio data input from the audio I / O during the recording operation on the disk is subjected to, for example, analog-digital conversion or serial-parallel conversion in the audio I / F 4,
It is converted into a format suitable for writing to the memories 2b and 3b. Then, this data is written to, for example, the memory 2b via the data switch 6d, and when this writing is completed, it is then written to the memory 3b via the data switch 6d.
【００１８】このメモリ３ｂに書き込まれる間、メモリ
２ｂ内のデータがフル状態であるので、データスイッチ
６ｃがメモリ２ｂを選択し、また、データスイッチ６ｂ
が例えばメモリ２ａを選択する。そして、メモリ２ｂか
ら読み出されたデータのビット配列がデータスイッチ６
ｃを介してビット配列変換器５に出力されてディスクの
単位ビット数に適合するように変換され、データスイッ
チ６ｂを介してメモリ２ａに書き込まれる。メモリ２ａ
への書き込みが完了するとデータスイッチ６ａがメモリ
２ａを選択し、メモリ２ａから読み出されたデータがデ
ータスイッチ６ａ、ディスクＩ／Ｆ１、ディスクＩ／Ｏ
を介してディスクに録音される。Since the data in the memory 2b is full while the data is being written in the memory 3b, the data switch 6c selects the memory 2b and the data switch 6b.
Selects the memory 2a, for example. The bit array of the data read from the memory 2b is the data switch 6
It is output to the bit array converter 5 via c, converted to match the unit bit number of the disk, and written in the memory 2a via the data switch 6b. Memory 2a
When the writing to the data is completed, the data switch 6a selects the memory 2a, and the data read from the memory 2a is transferred to the data switch 6a, the disk I / F1, and the disk I / O.
Will be recorded to disk via.
【００１９】なお、ビット配列変換器５においては、例
えば本出願人が先に出願した特願平３−１４５３４５号
に示すように、記録時にはディスクの記憶領域の空き領
域を詰めるために、元のディジタルデータがこのデータ
の処理単位のビット数とディスクの処理単位のビット数
に応じたビット数だけシフトされ、複数のシフトデータ
が論理和演算されて記録用データが生成される。また、
再生時にはディスクの記憶領域の空き領域が生成される
ように、ディスクから読み出されたデータがこのデータ
のビット数と元のディジタルデータのビット数に応じた
ビット数だけシフトされ、複数のシフトデータが論理和
演算されて元のディジタルデータに復元される。In the bit array converter 5, for example, as shown in Japanese Patent Application No. 3-145345 previously filed by the applicant of the present invention, the original area of the disk is reduced in order to fill the free area of the storage area of the disk. The digital data is shifted by the number of bits corresponding to the number of bits of the processing unit of this data and the number of bits of the processing unit of the disk, and a plurality of shift data are logically ORed to generate recording data. Also,
The data read from the disc is shifted by the number of bits corresponding to the number of bits of this data and the number of bits of the original digital data so that a free space in the storage area of the disc is created during playback, and multiple shift data Is ORed to restore the original digital data.
【００２０】ここで、ディスクＩ／Ｆ１は前述したよう
に、図示省略されているが、ＤＭＡコントローラの制御
によりＭＰＵバス等を介して転送されたデータを例えば
ＳＣＳＩ（スモールコンピュータシステムインタフェー
ス）規格等の標準プロトコルに準拠した形式に変換し、
ディスク装置に出力する。したがって、本実施例によれ
ば、処理速度が比較的遅いビット配列変換器５がディス
クＩ／Ｆ１とメモリ２ａまたは３ａの間に介在しないの
で、ＭＰＵバスを長時間占有することがなくなり、シス
テム全体のスループットを向上することができる。As described above, the disk I / F 1 is not shown in the figure, but the data transferred via the MPU bus or the like under the control of the DMA controller is transferred to the SCSI (Small Computer System Interface) standard or the like. Convert to a format that conforms to standard protocols,
Output to the disk device. Therefore, according to the present embodiment, since the bit array converter 5 having a relatively slow processing speed is not interposed between the disk I / F 1 and the memory 2a or 3a, the MPU bus is not occupied for a long time, and the entire system is prevented. Throughput can be improved.
【００２１】他方、ディスクから通常速度で再生する場
合には、上記録音時とは逆の流れでデータが転送され、
例えば２チャネルで録音されたデータを通常速度で再生
する場合にも、ディスクＩ／ＯとオーディオＩ／Ｏの転
送速度の差がメモリ２ａ、３ａ、２ｂ、３ｂにより吸収
され、また、ＭＰＵバスを長時間占有しない。On the other hand, when reproducing from the disc at the normal speed, the data is transferred in the reverse flow of the above recording,
For example, when playing back data recorded on two channels at normal speed, the difference in transfer speed between the disk I / O and the audio I / O is absorbed by the memories 2a, 3a, 2b and 3b, and the MPU bus is used. Do not occupy for a long time.
【００２２】つぎに、可変速で再生する場合について説
明する。上記の如くディスクから読み出されたデータが
メモリ２ｂ、３ｂに格納されている場合、このデータは
既にビット配列変換器５により処理されている。そし
て、メモリ２ｂ、３ｂに格納されたデータを、前述した
ようにアドレスをインクリメントまたはデクリメントす
る他にホールドを適宜組み合わせて前値データホールド
を挿入することにより読み出すと、結果的に可変速再生
が行われるが、読み出すデータワードとメモリ２ｂ、３
ｂの物理アドレスは１対１に対応している。したがっ
て、固定小数演算を用いた比較的簡単な算術手段により
可変速再生を実現することができるので、回路規模を簡
略化することができる。Next, the case of reproducing at a variable speed will be described. When the data read from the disk as described above is stored in the memories 2b and 3b, this data has already been processed by the bit array converter 5. Then, the data stored in the memories 2b and 3b is read by inserting the previous value data hold by appropriately combining the hold in addition to incrementing or decrementing the address as described above, and as a result, the variable speed reproduction is performed. Data words to be read and memories 2b and 3
The physical address of b has a one-to-one correspondence. Therefore, since variable speed reproduction can be realized by a relatively simple arithmetic means using fixed decimal arithmetic, the circuit scale can be simplified.
【００２３】図２は、第２の実施例を示すブロック図で
ある。この第２の実施例では、メモリ２ｃ、３ｃがメモ
リ２ｂ、３ｂに対して並列に追加され、また、クロスフ
ェード処理用のミキシング回路７がメモリ２ｂ、３ｂお
よび２ｃ、３ｃとオーディオＩ／Ｆの間に追加されてい
る。そして、ビット配列変換器６とメモリ２ｂ、３ｂま
たは２ｃ、３ｃの間は、データスイッチ６ｃにより選択
的に接続され、メモリ２ｂまたは３ｂ、メモリ２ｃまた
は３ｃとミキシング回路７の間は、それぞれデータスイ
ッチ６ｄ、６ｅにより選択的に接続される。FIG. 2 is a block diagram showing the second embodiment. In the second embodiment, the memories 2c and 3c are added in parallel to the memories 2b and 3b, and the mixing circuit 7 for crossfade processing is provided for the memories 2b, 3b and 2c and 3c and the audio I / F. Has been added in between. The bit array converter 6 and the memories 2b, 3b or 2c, 3c are selectively connected by a data switch 6c, and the memory switches 2b or 3b, the memories 2c or 3c, and the mixing circuit 7 are switched by data switches, respectively. It is selectively connected by 6d and 6e.
【００２４】そして、いわゆるクロスフェード処理を行
う場合には、データスイッチ６ｃは、例えば時間的に前
側のデータをメモリ２ｂ、３ｂに交互に書き込みを行っ
た後、時間的に後側のデータをメモリ２ｃまたは３ｃに
交互に書き込みを行うように制御される。また、データ
スイッチ６ｄ、６ｅはそれぞれ、メモリ２ｂの選択時に
メモリ２ｃを選択し、メモリ３ｂの選択時にメモリ３ｃ
を選択するように制御される。ミキシング回路７は、例
えばメモリ２ｂ、３ｂからデータスイッチ６ｄを介して
得られる時間的に前側の音声をフェードアウトしなが
ら、メモリ２ｃまたは３ｃからデータスイッチ６ｅを介
して得られる時間的に後側の音声をフェードインする。
したがって、ミキシング回路７は、例えばメモリ３ｂ、
３ｃのデータが同時に入力する場合にこのデータのクロ
スフェード処理を行うことができる。In the case of performing so-called cross-fade processing, the data switch 6c writes the data on the front side in time to the memories 2b and 3b alternately, and then stores the data on the rear side in time. Control is performed so that writing is alternately performed in 2c or 3c. The data switches 6d and 6e respectively select the memory 2c when the memory 2b is selected and the memory 3c when the memory 3b is selected.
Is controlled to select. For example, the mixing circuit 7 fades out the temporally front audio obtained from the memories 2b and 3b via the data switch 6d, while temporally posterior audio obtained from the memory 2c or 3c via the data switch 6e. Fade in.
Therefore, the mixing circuit 7 may include, for example, the memory 3b,
When the data of 3c are input at the same time, the crossfade processing of this data can be performed.
【００２５】したがって、この第２の実施例によれば、
２チャネル分の編集済みのデータを得ようとする場合、
ビット配列変換器５は、２チャネル分で構成することが
できるので、回路規模を簡略化することができる。Therefore, according to this second embodiment,
If you want to get the edited data for 2 channels,
Since the bit array converter 5 can be configured by two channels, the circuit scale can be simplified.
【００２６】図３は、上記第２の実施例の具体的な回路
構成を示すものである。図３のシステムは、ＭＰＵブロ
ック１０と、バッファメモリブロック２０と外部Ｉ／Ｏ
ブロック３０の３つのブロックで構成されている。ＭＰ
Ｕブロック１０とバッファメモリブロック２０はＭＰＵ
バス１１を介して接続され、バッファメモリブロック２
０と外部Ｉ／Ｏブロック３０はオーディオバス３１を介
して接続されている。外部Ｉ／Ｏブロック３０は、例え
ばＡＥＳ／ＥＢＵ規格等の標準ディジタルオーディオＩ
／Ｏにより、外部オーディオＩ／Ｏとの間でオーディオ
信号等を入出力し、また、クロスフェード処理等の信号
処理を行う。なお、バッファメモリブロック２０と外部
Ｉ／Ｏブロック３０の間では、この例ではディジタルオ
ーディオ信号が内部オーディオバス３１を介して時分割
多重方式でやり取りされ、この内部オーディオバス３１
は、外部のディジタルＩ／Ｏとロックし、一定速度でシ
ステム内部のデータ転送を行う。FIG. 3 shows a concrete circuit configuration of the second embodiment. The system of FIG. 3 includes an MPU block 10, a buffer memory block 20, and an external I / O.
The block 30 is composed of three blocks. MP
The U block 10 and the buffer memory block 20 are MPUs.
The buffer memory block 2 is connected through the bus 11.
0 and the external I / O block 30 are connected via an audio bus 31. The external I / O block 30 is a standard digital audio I / O such as the AES / EBU standard.
/ O inputs and outputs audio signals and the like to and from the external audio I / O, and also performs signal processing such as cross-fade processing. In this example, a digital audio signal is exchanged between the buffer memory block 20 and the external I / O block 30 via the internal audio bus 31 in a time division multiplex manner.
Locks the external digital I / O and transfers data inside the system at a constant speed.
【００２７】ＭＰＵブロック１０は、図示省略されてい
るが、ＭＰＵと、ＤＭＡコントローラと、図１や図２に
示すようなディスクＩ／Ｆ１とバスＩ／Ｆ等で構成さ
れ、ディスクＩ／Ｆ１を経由して外部ディスク装置との
間で入出力したオーディオ等のデータは、更にＭＰＵバ
ス１１を介してバッファメモリブロック２０との間でや
り取りされる。Although not shown, the MPU block 10 is composed of an MPU, a DMA controller, a disk I / F 1 and a bus I / F as shown in FIG. 1 and FIG. Data such as audio input and output via the external disk device via the MPU bus 11 is further exchanged with the buffer memory block 20 via the MPU bus 11.
【００２８】バッファメモリブロック２０は、ホストメ
モリ２１、２２と、ＤＳＰ（ディジタルシグナルプロセ
ッサ）２３と、リングバッファ２４、２５と、オーディ
オバスＩ／Ｆ２６を有する。ホストメモリ２１、２２
は、公知である共有メモリ構造の２ブロックで構成され
てそれぞれ一方のアクセスポートは、ＭＰＵバス１１を
介して接続されるＭＰＵまたはＤＭＡコントローラのメ
モリ空間の隣り合ったアドレスにマップされ、ディスク
装置との入出力データのバッファリングを行う。The buffer memory block 20 has host memories 21 and 22, a DSP (digital signal processor) 23, ring buffers 24 and 25, and an audio bus I / F 26. Host memory 21, 22
Is composed of two blocks of a well-known shared memory structure, and one access port of each block is mapped to adjacent addresses of the memory space of the MPU or DMA controller connected via the MPU bus 11, and Buffer the input and output data of.
【００２９】図３ではデータスイッチ６ａ〜６ｄがハー
ドウエアとして示されているが、実際には、ＤＳＰ２３
がＭＰＵブロック１０とのコマンド通信によってホスト
メモリ２１、２２のフル／エンプティ情報をやり取り
し、ＭＰＵブロック１０がホストメモリ２１、２２の一
方をアクセスする権利を有するときに、ＤＳＰ２３がホ
ストメモリ２１、２２の他方をアクセスする権利を有す
るようにＭＰＵブロック１０とＤＳＰ２３の各ソフトウ
エアが協同して動作する。Although the data switches 6a to 6d are shown as hardware in FIG. 3, the DSP 23 is actually used.
Exchanges full / empty information of the host memories 21 and 22 by command communication with the MPU block 10, and when the MPU block 10 has the right to access one of the host memories 21 and 22, The software of the MPU block 10 and the software of the DSP 23 work together so as to have the right to access the other.
【００３０】この場合、ＭＰＵブロック１０から見る
と、ホストメモリ２１、２２が隣り合ったアドレスに割
り当てられているので、ＭＰＵブロック１０がアクセス
権を有する方のホストメモリ２１または２２に割り当て
られたアドレスをアクセスすることにより、バッファメ
モリブロック２０のアドレスデコーダ（図示省略）が該
当するメモリブロックに対してセレクト信号を発生する
ことができる。また、ＤＳＰ２３から見た場合にも同様
に、ホストメモリ２１、２２がＤＳＰ２３のメモリ空間
にマップされ、現在使用権を有するホストメモリ２１ま
たは２２に対して物理的にアクセスすることができる。In this case, when viewed from the MPU block 10, the host memories 21 and 22 are assigned to adjacent addresses, so the address assigned to the host memory 21 or 22 to which the MPU block 10 has an access right. By accessing, the address decoder (not shown) of the buffer memory block 20 can generate a select signal for the corresponding memory block. Similarly, when viewed from the DSP 23, the host memories 21 and 22 are similarly mapped to the memory space of the DSP 23, and the host memory 21 or 22 having the right of use can be physically accessed.
【００３１】ＤＳＰ２３は例えばモトローラ社の１個の
ＤＳＰ５６００１で構成することができ、また、ホスト
メモリ２１、２２と、リングバッファ２４、２５と、オ
ーディオバスＩ／Ｆ２６がそれぞれ異なるアドレス空間
に割り当てられている。そして、ホストメモリ２１、２
２からリングバッファ２４、２５に対して、ビットの配
列を変換しながらデータを転送する場合には、次のよう
なプログラムが一例として用いられる。 DestPtr = &Base of RingBuf1 0; …(1) if(HostMemNum == 1) { SourcePtr = &Base of HostMem1; …(2) while (DataTxFinish == false) { *DestPtr++ = Unpk(*SourcePtr++) } …(3) } else { /* caseHostMemNum == 2 */ SourcePtr = &Base of HostMem2; while (DataTxFinish == false) { *DestPtr++ = Unpk(*SourcePtr++) } }The DSP 23 can be composed of, for example, one DSP56001 manufactured by Motorola, and the host memories 21 and 22, the ring buffers 24 and 25, and the audio bus I / F 26 are assigned to different address spaces. There is. Then, the host memories 21, 2
When transferring data from 2 to the ring buffers 24 and 25 while converting the bit arrangement, the following program is used as an example. DestPtr = & Base of RingBuf1 0;… (1) if (HostMemNum == 1) {SourcePtr = & Base of HostMem1;… (2) while (DataTxFinish == false) {* DestPtr ++ = Unpk (* SourcePtr ++)}… (3)} else {/ * caseHostMemNum == 2 * / SourcePtr = & Base of HostMem2; while (DataTxFinish == false) {* DestPtr ++ = Unpk (* SourcePtr ++)}}
【００３２】上記(1)では、転送先リングバッファ２
４、２５のアドレスポインタ（DestPtr）の初期値がリ
ングバッファ２４の第０セグメントの先頭アドレスに設
定され、上記(2)では、転送元ホストメモリ番号が
「１」の場合には転送元ホストメモリのアドレスポイン
タ（SourcePtr）の初期値がホストメモリ２１の先頭ア
ドレスに設定される。そして、上記(3)では、ビット配
列変換関数（Unpk）により、転送元ホストメモリ２１の
アドレスポインタ（SourcePtr）が示すアドレスをＤＳ
Ｐ２３がリードしようとすると、ホストメモリ２１のア
ドレスがＤＳＰバス２３ａ上に発生し、アドレスデコー
ダがホストメモリ２１に対してセレクト信号を発生す
る。また、ＤＳＰ２３がリードしたデータに対してビッ
ト配列を変換し、変換後のデータを転送先リングバッフ
ァ２４のアドレスポインタ（DestPtr）が示すアドレス
にライトしようとすると、同様にアドレスデコーダがリ
ングバッファ２４に対してセレクト信号を発生する。In the above (1), the transfer destination ring buffer 2
The initial value of the address pointer (DestPtr) of 4 and 25 is set to the start address of the 0th segment of the ring buffer 24. In (2) above, when the transfer source host memory number is "1", the transfer source host memory The initial value of the address pointer (SourcePtr) is set to the start address of the host memory 21. In the above (3), the bit array conversion function (Unpk) is used to change the address indicated by the address pointer (SourcePtr) of the transfer source host memory 21 to DS.
When P23 tries to read, the address of the host memory 21 is generated on the DSP bus 23a, and the address decoder generates a select signal to the host memory 21. When the DSP 23 converts the bit array of the read data and attempts to write the converted data to the address indicated by the address pointer (DestPtr) of the transfer destination ring buffer 24, the address decoder similarly writes to the ring buffer 24. In response, a select signal is generated.
【００３３】したがって、この具体的な回路では、ビッ
ト配列変換をＤＳＰ２３により行い、また、単一のＤＳ
Ｐ２３によりビット配列変換を行うのでハードウエアの
増大を防止することができる。また、可変速で再生する
場合には、先に示したアルゴリズムに基づいてＤＳＰ２
３において読み出し側リングバッファ２４、２５のアド
レスを形成することにより実現することができる。この
場合、可変速再生データの出力自体は、ＤＳＰ２３のメ
モリ空間にマップされたリングバッファ２４、２５から
オーディオバスＩ／Ｆに対してメモリ間転送を行うのみ
であるので、アドレスが複雑化することを防止すること
ができる。Therefore, in this specific circuit, the bit array conversion is performed by the DSP 23, and a single DS is used.
Since the bit array conversion is performed by P23, it is possible to prevent an increase in hardware. In addition, when reproducing at a variable speed, the DSP2
3 by forming the addresses of the read side ring buffers 24 and 25. In this case, the output itself of the variable speed reproduction data is only transferred between the memories from the ring buffers 24 and 25 mapped in the memory space of the DSP 23 to the audio bus I / F, which complicates the address. Can be prevented.
【００３４】なお、リングバッファ２４、２５は、内部
オーディオバス３１と外部オーディオＩ／Ｏに対して２
０ビットの量子化データを入出力する場合、８ビット構
成のＲＡＭを３個用いて構成することができ、また、デ
ータ転送の切り替えは、ＤＳＰバス２３ａを用いて同様
な方法で実現することができる。The ring buffers 24 and 25 are provided for the internal audio bus 31 and the external audio I / O.
When inputting and outputting 0-bit quantized data, three 8-bit RAMs can be used, and switching of data transfer can be realized by a similar method using the DSP bus 23a. it can.
【００３５】[0035]
【発明の効果】以上説明したように、本発明によれば、
ビット配列変換手段が第１のバッファメモリと記録媒体
の間に介在しないので、ＭＰＵバスを長時間占有するこ
とを防止することができ、したがって、システムのスル
ープットを向上することができる。また、再生時には、
ビット配列が変換されて第２のバッファメモリに記憶さ
れたデータが読み出されるので、可変速再生時に読み出
すデータワードと第２のバッファメモリの物理アドレス
が１対１に対応し、したがって、回路規模を簡略化する
ことができる。さらに、ビット配列変換手段により、記
録媒体と処理単位が異なるディジタルデータを記録媒体
に効率的に記録することができる。As described above, according to the present invention,
Since the bit array conversion means is not interposed between the first buffer memory and the recording medium, it is possible to prevent the MPU bus from being occupied for a long time, and thus the throughput of the system can be improved. Also, during playback,
Since the bit array is converted and the data stored in the second buffer memory is read, the data word read at the time of variable speed reproduction and the physical address of the second buffer memory have a one-to-one correspondence. It can be simplified. Further, the bit array conversion means can efficiently record digital data whose processing unit is different from that of the recording medium on the recording medium.
【００３６】また、第２の複数のバッファメモリに対し
て第３の複数のバッファメモリを並列に設け、第２、第
３のバッファメモリにそれぞれ記憶されたデータを同時
にリアルタイムで読み出すことにより、ビット配列変換
手段の回路規模を増大することなく、クロスフェード処
理を行うことができる。In addition, by providing the third plurality of buffer memories in parallel with the second plurality of buffer memories and reading the data respectively stored in the second and third buffer memories simultaneously in real time, Crossfade processing can be performed without increasing the circuit scale of the array conversion means.
【図１】本発明に係るバッファメモリ装置の第１の実施
例の概略を示すブロック図である。FIG. 1 is a block diagram showing an outline of a first embodiment of a buffer memory device according to the present invention.
【図２】第２の実施例の概略を示すブロック図である。FIG. 2 is a block diagram showing an outline of a second embodiment.
【図３】第２の実施例の具体的な回路構成を示すブロッ
ク図である。FIG. 3 is a block diagram showing a specific circuit configuration of a second embodiment.
【図４】従来のバッファメモリ装置の概略を示すブロッ
ク図である。FIG. 4 is a block diagram showing an outline of a conventional buffer memory device.
【図５】他の従来のバッファメモリ装置の概略を示すブ
ロック図である。FIG. 5 is a block diagram showing an outline of another conventional buffer memory device.
【図６】他の従来のバッファメモリ装置の概略を示すブ
ロック図である。FIG. 6 is a block diagram showing an outline of another conventional buffer memory device.
１ ディスクＩ／Ｆ（インタフェース） ２ａ，３ａ メモリ（第１のバッファメモリ） ２ｂ，３ｂ メモリ（第２のバッファメモリ） ２ｃ，３ｃ メモリ（第３のバッファメモリ） ４ オーディオＩ／Ｆ ５ ビット配列変換器 ６ａ〜６ｅ データスイッチ ７ ミキシング回路 ２０ バッファメモリブロック ２１，２２ ホストメモリ（第１のバッファメモリ） ２３，ＤＳＰ（ディジタルシグナルプロセッサ，ビット
配列変換手段） ２４，２５ リングバッファ（第２、第３のバッファメ
モリ）1 disk I / F (interface) 2a, 3a memory (first buffer memory) 2b, 3b memory (second buffer memory) 2c, 3c memory (third buffer memory) 4 audio I / F 5 bit array conversion Devices 6a to 6e Data switch 7 Mixing circuit 20 Buffer memory block 21,22 Host memory (first buffer memory) 23, DSP (digital signal processor, bit array conversion means) 24, 25 Ring buffer (second, third) Buffer memory)
Claims (3)
体との間で第１の入出力データを記憶するための第１の
複数のバッファメモリと、 前記記録媒体と処理単位が異なる第２の入出力データを
記憶するための第２の複数のバッファメモリと、 前記第１、第２のバッファメモリの間において前記第
１、第２の入出力データの処理単位のビット数が適合す
るようにビットの配列を変換するビット配列変換手段を
有するバッファメモリ装置。1. A first plurality of buffer memories for storing first input / output data with a recording medium having a predetermined number of bits as a processing unit, and a second buffer memory having a different processing unit from the recording medium. Of the second plurality of buffer memories for storing the input / output data of the first and second buffer memories so that the number of bits of the processing unit of the first and second input / output data matches. A buffer memory device having bit array conversion means for converting an array of bits into a buffer.
出しアドレスを制御することにより、記録媒体から可変
速で再生することを特徴とする請求項１記載のバッファ
メモリ装置。2. The buffer memory device according to claim 1, wherein reproduction is performed from a recording medium at a variable speed by controlling read addresses of the second plurality of buffer memories.
て並列に設けられて前記ビット配列変換手段により変換
されたデータを記憶するための第３の複数のバッファメ
モリを有し、前記第２、第３のバッファメモリにそれぞ
れ記憶されたデータを同時に読み出し可能であることを
特徴とする請求項１記載のバッファメモリ装置。3. A third plurality of buffer memories provided in parallel with said second plurality of buffer memories for storing the data converted by said bit arrangement converting means, said second plurality of buffer memories being provided. 2. The buffer memory device according to claim 1, wherein the data respectively stored in the third and third buffer memories can be read simultaneously.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13999792A JP2669267B2 (en) | 1992-05-01 | 1992-05-01 | Buffer memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13999792A JP2669267B2 (en) | 1992-05-01 | 1992-05-01 | Buffer memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05307834A true JPH05307834A (en) | 1993-11-19 |
| JP2669267B2 JP2669267B2 (en) | 1997-10-27 |
Family
ID=15258531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13999792A Expired - Lifetime JP2669267B2 (en) | 1992-05-01 | 1992-05-01 | Buffer memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2669267B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002037490A1 (en) * | 2000-10-30 | 2002-05-10 | Matsushita Electric Industrial Co., Ltd. | Av stream recording/reproducing device, av stream recording device, av stream recording/reproducing method, av stream recording method |
| KR100499965B1 (en) * | 1996-11-27 | 2005-10-21 | 소니 유나이티드 킹덤 리미티드 | Digital signal processing device |
| JP2006337970A (en) * | 2005-06-02 | 2006-12-14 | Tetsuo Mizumoto | Automated voice-input personal computer |
| US7515814B2 (en) | 2004-02-24 | 2009-04-07 | Sony Corporation | Reproducing apparatus and reproducing method for video and audio data paired as growth rings |
-
1992
- 1992-05-01 JP JP13999792A patent/JP2669267B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100499965B1 (en) * | 1996-11-27 | 2005-10-21 | 소니 유나이티드 킹덤 리미티드 | Digital signal processing device |
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| US7515814B2 (en) | 2004-02-24 | 2009-04-07 | Sony Corporation | Reproducing apparatus and reproducing method for video and audio data paired as growth rings |
| JP2006337970A (en) * | 2005-06-02 | 2006-12-14 | Tetsuo Mizumoto | Automated voice-input personal computer |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2669267B2 (en) | 1997-10-27 |
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