JPH05307191A - Signal input circuit and active matrix display panel - Google Patents
Signal input circuit and active matrix display panelInfo
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- JPH05307191A JPH05307191A JP11043992A JP11043992A JPH05307191A JP H05307191 A JPH05307191 A JP H05307191A JP 11043992 A JP11043992 A JP 11043992A JP 11043992 A JP11043992 A JP 11043992A JP H05307191 A JPH05307191 A JP H05307191A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、絶縁基板上に形成され
たアクティブマトリクス駆動回路などを静電気などによ
って発生する異常電位から保護する入力保護回路を備え
た信号入力回路およびそれを備えたアクティブマトリク
ス液晶表示パネルに関し、とくに、信号入力線側と入力
保護回路側との配線接続構造に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal input circuit having an input protection circuit for protecting an active matrix drive circuit and the like formed on an insulating substrate from an abnormal potential generated by static electricity and an active matrix having the same. More particularly, the present invention relates to a wiring connection structure between a signal input line side and an input protection circuit side.
【０００２】[0002]
【従来の技術】絶縁基板の表面側に半導体集積回路など
を構成すると、半導体基板の表面側に集積回路を形成す
る場合と異なり、同電位となるべき共通の基板がないた
め、集積回路を静電気などから保護するための入力保護
回路を設ける必要がある。たとえば、代表的なフラット
型表示パネルであるアクティブマトリクス液晶表示パネ
ルにおいては、その画面を表示するための画素マトリク
ス回路，そのソース線駆動回路およびゲート線駆動回路
はいずれも絶縁性の透明基板の表面側に形成されている
ため、従来より、図６に示す入力保護回路が設けられて
いる。図において、絶縁性の透明基板の表面側に並列形
成された第１および第２の信号入力線７１，７２に対応
する入力保護回路７０は、第２の信号入力線７２の側方
位置のうちの第１の信号入力線７１の形成位置とは反対
側の側方位置に形成され、この入力保護回路７０と第１
の信号入力線７１とは第１の異常電位引出し線７３で接
続され、第２の信号入力線７２と入力保護回路７０とは
第２の異常電位引出し線７４で接続されている。ここ
で、第１および第２の異常電位引出し線７３，７４は、
いずれも、図７（ａ）にも示すように、第１および第２
の信号入力線７１，７２の途中位置に導電接続してお
り、第２の異常電位引出し線７４の第２の信号入力線７
２への導電接続位置７２ａは、第１の異常電位引出し線
７３の第１の信号入力線７１への導電接続位置７１ａに
比して出力端７５の側（矢印Ｄで示す信号方向の側）に
ある。このため、第１の異常電位引出し線７３は、第２
の信号入力線７２と交差する構造になるが、この交差部
７６において、第１の異常電位引出し線７３は、図７
（ｂ）に示すように、第２の信号入力線７２の上層側で
層間絶縁膜７７の表面に形成されているため、それらの
絶縁性は確保されている。2. Description of the Related Art When a semiconductor integrated circuit or the like is formed on the surface side of an insulating substrate, there is no common substrate that should have the same potential, unlike when forming an integrated circuit on the surface side of the semiconductor substrate. It is necessary to provide an input protection circuit for protection from the above. For example, in an active matrix liquid crystal display panel which is a typical flat type display panel, the pixel matrix circuit for displaying the screen, its source line driving circuit and gate line driving circuit are all on the surface of an insulating transparent substrate. Since it is formed on the side, the input protection circuit shown in FIG. 6 is conventionally provided. In the figure, the input protection circuit 70 corresponding to the first and second signal input lines 71 and 72 formed in parallel on the surface side of the insulating transparent substrate is shown in the side position of the second signal input line 72. Is formed at a lateral position opposite to the formation position of the first signal input line 71 of
Signal input line 71 is connected by a first abnormal potential lead-out line 73, and second signal input line 72 and input protection circuit 70 are connected by a second abnormal potential lead-out line 74. Here, the first and second abnormal potential lead lines 73 and 74 are
In both cases, as shown in FIG. 7A, the first and second
Of the second abnormal potential lead-out line 74.
The conductive connection position 72a to 2 is closer to the output end 75 than the conductive connection position 71a of the first abnormal potential lead-out line 73 to the first signal input line 71 (the side in the signal direction indicated by arrow D). It is in. Therefore, the first abnormal potential lead-out line 73 is
7 has a structure intersecting with the signal input line 72 of FIG.
As shown in (b), since it is formed on the surface of the interlayer insulating film 77 on the upper layer side of the second signal input line 72, their insulation properties are secured.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、従来の
信号入力回路においては、第１の異常電位引出し線７３
と第２の信号入力線７４との交差部７６が、第２の信号
入力線７２と第２の異常電位引出し線７４との導電接続
位置７２ａからみて、第２の信号入力線７２の入力端７
２ｂの側で位置しているため、以下の問題点がある。す
なわち、第１の異常電位引出し線７３と第２の信号入力
線７２との間には、その交差部７６の層間絶縁膜７７に
よって容量Ｃ2 が構成され、この容量Ｃ2 は配線に寄生
する寄生容量に比して大きい。このため、第２の信号入
力線７２に静電気などによって異常電圧が発生すると、
異常電位が入力保護回路７０によって吸収される前にそ
の電荷が容量Ｃ2 に蓄積され、第１の異常電位引出し線
７３と第２の信号入力線７２との間に高電圧が印加され
た状態となる。ここで、第１の異常電位引出し線７３と
第２の信号入力線７２との間の電圧が層間絶縁膜７７の
耐電圧を越えると、交差部７６の層間絶縁膜７７が破壊
されて第１の異常電位引出し線７３と第２の信号入力線
７２とがショートしてしまい、集積回路が機能しなくな
ってしまう。However, in the conventional signal input circuit, the first abnormal potential lead-out line 73 is used.
And an intersection 76 of the second signal input line 74 with an intersection of the second signal input line 72 and the second abnormal potential lead-out line 74, the input end of the second signal input line 72. 7
Since it is located on the side of 2b, there are the following problems. That is, the capacitance C 2 is formed between the first abnormal potential lead-out line 73 and the second signal input line 72 by the interlayer insulating film 77 at the intersection 76, and this capacitance C 2 is parasitic on the wiring. Larger than the parasitic capacitance. Therefore, if an abnormal voltage is generated on the second signal input line 72 due to static electricity,
Before the abnormal potential is absorbed by the input protection circuit 70, the charge is accumulated in the capacitor C 2 and a high voltage is applied between the first abnormal potential lead line 73 and the second signal input line 72. Becomes Here, when the voltage between the first abnormal potential lead-out line 73 and the second signal input line 72 exceeds the withstand voltage of the interlayer insulating film 77, the interlayer insulating film 77 at the intersection 76 is destroyed and the first The abnormal potential lead-out line 73 and the second signal input line 72 are short-circuited, and the integrated circuit fails.
【０００４】以上の問題点に鑑みて、本発明の課題は、
信号入力線と入力保護回路とを接続する異常電位引出し
線の配置構造を改良することによって、異常電位が入力
保護回路で吸収、緩和された状態で他の信号入力線と異
常電位引出し線との交差部に向けて伝達されるようにし
て、信頼性を向上可能な信号入力回路およびアクティブ
マトリクス表示パネルを実現することにある。In view of the above problems, the object of the present invention is to
By improving the layout structure of the abnormal potential lead-out line that connects the signal input line and the input protection circuit, the abnormal potential is absorbed and relaxed by the input protection circuit and other signal input lines and the abnormal potential lead-out line are connected. Another object of the present invention is to realize a signal input circuit and an active matrix display panel capable of improving reliability by transmitting the signal toward the intersection.
【０００５】[0005]
【課題を解決するための手段】上記課題を解決するため
に、本発明において講じた手段は、絶縁基板の表面側に
並列形成された第１および第２の信号入力線と、第２の
信号入力線の側方位置のうちの第１の信号入力線の形成
位置とは反対側の側方位置に形成されて第１および第２
の信号入力線に供給された異常電位から第１および第２
の信号入力線の出力端側の回路を保護する入力保護回路
と、第１および第２の信号入力線に層間絶縁膜を介して
導電接続し、これらの信号入力線に供給された異常電位
を入力保護回路に入力する第１および第２の異常電位引
出し線とを有する信号入力回路において、第１および第
２の異常電位引出し線のうちの第１の信号入力線に導電
接続する第１の異常電位引出し線は、第２の異常電位引
出し線が第２の信号入力線に導電接続する位置に比して
第２の信号入力線の出力端側で第２の信号入力線と交差
する構造を採用することである。Means for Solving the Problems In order to solve the above-mentioned problems, means taken in the present invention are as follows. First and second signal input lines and a second signal which are formed in parallel on the front surface side of an insulating substrate. Of the side positions of the input line, the first and second side lines are formed at a side position opposite to the formation position of the first signal input line.
From the abnormal potential supplied to the signal input line of the
The input protection circuit that protects the circuit on the output end side of the signal input line and the first and second signal input lines are conductively connected through the interlayer insulating film, and the abnormal potentials supplied to these signal input lines are connected. In a signal input circuit having first and second abnormal potential lead-out lines for inputting to an input protection circuit, a first signal input line conductively connected to a first signal input line of the first and second abnormal potential lead-out lines. The abnormal potential lead-out line crosses the second signal input line on the output end side of the second signal input line as compared with the position where the second abnormal potential lead-out line is conductively connected to the second signal input line. Is to adopt.
【０００６】ここで、入力保護回路を絶縁基板たる絶縁
性の表示パネル用透明基板の表面側にその画素マトリク
ス回路，ソース線駆動回路およびゲート線駆動回路と共
に形成し、第１および第２の信号入力線の出力端を、そ
れぞれソース線駆動回路およびゲート線線駆動回路に形
成されている薄膜トランジスタのうちのいずれかの薄膜
トランジスタのゲートに導電接続して、アクティブマト
リクス表示パネルの信号入力回路として利用することが
できる。Here, an input protection circuit is formed on the surface side of an insulating display panel transparent substrate which is an insulating substrate together with its pixel matrix circuit, source line driving circuit and gate line driving circuit, and first and second signals are formed. The output end of the input line is conductively connected to the gate of any one of the thin film transistors formed in the source line drive circuit and the gate line line drive circuit, and is used as a signal input circuit of the active matrix display panel. be able to.
【０００７】なお、本発明における第１および第２の信
号入力線とは、２つの信号入力線のみを有する場合は勿
論のこと、３つ以上の信号入力線を有し、そのうちの２
つの信号入力線が上記の第１および第２の信号入力線の
構成になっている場合、３つ以上の信号入力線のうちの
いずれの信号入力線も他の信号入力線との間で上記の第
１および第２の信号入力線の構成になっている場合も含
む。The first and second signal input lines in the present invention have not only two signal input lines but also three or more signal input lines, two of which are included.
When one signal input line has the above-mentioned first and second signal input lines, any one of the three or more signal input lines is connected to the other signal input line. It also includes the case where the first and second signal input lines are configured.
【０００８】[0008]
【作用】上記手段を講じた本発明に係る信号入力回路お
よびアクティブマトリクス表示パネルにおいて、絶縁基
板の表面側に並列形成された第１の信号入力線および第
２の信号入力線に対して静電気などによって異常電位が
供給されても、異常電位は、それぞれ第１または第２の
異常電位引出し線を介して入力保護回路に引き出される
ため、異常電位は出力端から出力されない。ここで、第
１の異常電位引出し線は、第２の異常電位引出し線が第
２の信号入力線に導電接続する位置に比して第２の信号
入力線の出力端側で第２の信号入力線と交差しているた
め、第２の信号出力端側からみると、第１の異常電位引
出し線と第２の信号入力線との交差部に比して前段側に
入力保護回路が第２の異常電位引出し線を介して導電接
続している。従って、第２の信号入力線に供給された異
常電位は、まず入力保護回路において吸収、緩和された
状態で出力端側に送出される。このため、第２の信号入
力線と第１の異常電位引出し線との交差部に容量が構成
されていても、第２の信号入力線と第１の異常電位引出
し線との間に高電圧が発生しない。それ故、交差部の層
間絶縁膜が損傷しないので、これらの入力線がショート
せず、信号入力回路およびアクティブマトリクス表示パ
ネルの信頼性が向上する。In the signal input circuit and the active matrix display panel according to the present invention having the above means, static electricity or the like is applied to the first signal input line and the second signal input line formed in parallel on the surface side of the insulating substrate. Even if the abnormal potential is supplied by, the abnormal potential is drawn out to the input protection circuit via the first or second abnormal potential lead-out line, respectively, so that the abnormal potential is not output from the output end. Here, the first abnormal potential lead-out line has a second signal on the output end side of the second signal input line as compared with the position where the second abnormal potential lead-out line is conductively connected to the second signal input line. Since it intersects with the input line, when viewed from the second signal output end side, the input protection circuit is on the front side as compared with the intersection of the first abnormal potential lead-out line and the second signal input line. Conductive connection is made through the abnormal potential lead wire 2 in FIG. Therefore, the abnormal potential supplied to the second signal input line is first sent to the output end side while being absorbed and relaxed in the input protection circuit. Therefore, even if the capacitance is formed at the intersection of the second signal input line and the first abnormal potential lead-out line, a high voltage is applied between the second signal input line and the first abnormal potential lead-out line. Does not occur. Therefore, since the interlayer insulating film at the intersection is not damaged, these input lines are not short-circuited, and the reliability of the signal input circuit and the active matrix display panel is improved.
【０００９】[0009]
【実施例】つぎに、添付図面を参照して、本発明の一実
施例について説明する。An embodiment of the present invention will be described below with reference to the accompanying drawings.
【００１０】図１は本発明の実施例１に係る信号入力回
路の構成を示す構成図、図２（ａ）はその信号入力線と
異常電位引出し線との配置を示す平面図、図２（ｂ）は
図２（ａ）のＶ−Ｖ′線における断面図である。FIG. 1 is a configuration diagram showing a configuration of a signal input circuit according to a first embodiment of the present invention, FIG. 2 (a) is a plan view showing an arrangement of the signal input line and an abnormal potential lead-out line, and FIG. 2B is a sectional view taken along the line VV ′ of FIG.
【００１１】ここで、本例の信号入力回路はアクティブ
マトリクス液晶表示パネルに形成されているため、信号
入力回路の構成を説明するに前に、図３および図４を参
照して、アクティブマトリクス液晶表示パネルの構成を
説明しておく。Since the signal input circuit of this embodiment is formed in the active matrix liquid crystal display panel, the active matrix liquid crystal is described with reference to FIGS. 3 and 4 before explaining the structure of the signal input circuit. The configuration of the display panel will be described.
【００１２】図３は本例の信号入力回路を備えるアクテ
ィブマトリクス液晶表示パネルのブロック図、図４はそ
のソース線駆動回路の回路図である。FIG. 3 is a block diagram of an active matrix liquid crystal display panel including the signal input circuit of this example, and FIG. 4 is a circuit diagram of its source line drive circuit.
【００１３】図３および図４に示すアクティブマトリク
ス液晶表示パネル１０において、その画素マトリクス２
２，ソース線駆動回路１２およびゲート線駆動回路２１
は、いずれも絶縁性の透明基板１１（絶縁基板）の上に
形成されており、そのうち、ソース線駆動回路１２はシ
フトレジスタ１３，サンプルホールド回路１７およびビ
デオ信号線１４，１５，１６を有する一方、ゲート線駆
動回路２１はシフトレジスタ２０および必要に応じてバ
ッファ回路２３を有する。また、画素マトリクス２２
は、ソース線駆動回路１２に接続された複数のソース線
２６，２７，２８・・・と、ゲート線駆動回路２１に接
続された複数のゲート線２４，２５・・・と、これらの
ゲート線およびソース線の交点に形成された複数の画素
３２，３３・・・とを有し、各画素３２，３３・・・に
は薄膜トランジスタ（ＴＦＴ）２９と液晶セル３０とを
有する。さらに、ソース線駆動回路１２の側には、その
シフトレジスタ１３にクロック信号を入力すべきクロッ
ク信号線３４が配置されている一方、ゲート線駆動回路
２１の側には、そのシフトレジスタ２０にクロック信号
ＣＫＡを入力すべきクロック信号線３７が配置されてい
る。なお、３５，３６はソース線駆動回路１２およびゲ
ート線駆動回路２１にスタート信号を入力するスタート
信号線である。ここで、図４に示すように、シフトレジ
スタ１３は、１ビット当たり、１つのインバータ１３ａ
と２つのクロックドインバータ１３ｂ，１３ｃで構成さ
れ、そのうち、インバータ１３ａはｐ型のＴＦＴとｎ型
のＴＦＴとからなるＣＭＯＳ構造になっている一方、ク
ロックドインバータ１３ｂ，１３ｃは２つのｐ型のＴＦ
Ｔと２つのｎ型のＴＦＴとから構成されている。また、
サンプルホールド回路１７の各アナログスイッチ１７ａ
もｎ型のＴＦＴで構成され、そのバッファ回路も相補型
のＴＦＴからなるインバータ回路１７ｂ，１７ｃで構成
されている。なお、１８はアクティブマトリクス液晶表
示パネル１０の各回路部を駆動するための正側電源線で
あり、その電位はＶddに保持されている一方、１９はそ
の負側電源線であり、その電位はＶssに保持されてい
る。ここで、アクティブマトリクス液晶表示パネル１０
は、透明基板１１に対して対向基板（図示せず）が対向
する状態にあり、その間に封入された液晶によって液晶
セル３０が構成されている。In the active matrix liquid crystal display panel 10 shown in FIG. 3 and FIG.
2, source line drive circuit 12 and gate line drive circuit 21
Are formed on an insulative transparent substrate 11 (insulating substrate), of which the source line driving circuit 12 has a shift register 13, a sample hold circuit 17, and video signal lines 14, 15 and 16. The gate line drive circuit 21 has a shift register 20 and a buffer circuit 23 as necessary. In addition, the pixel matrix 22
Are connected to the source line drive circuit 12, the source lines 26, 27, 28, ..., And the gate lines 24, 25 ... , And a plurality of pixels 32, 33, ... Formed at the intersections of the source lines, and each pixel 32, 33, ... Has a thin film transistor (TFT) 29 and a liquid crystal cell 30. Further, on the source line drive circuit 12 side, a clock signal line 34 for inputting a clock signal to the shift register 13 is arranged, while on the gate line drive circuit 21 side, a clock signal is input to the shift register 20. A clock signal line 37 to which the signal CKA should be input is arranged. Reference numerals 35 and 36 are start signal lines for inputting a start signal to the source line drive circuit 12 and the gate line drive circuit 21. Here, as shown in FIG. 4, the shift register 13 has one inverter 13a per bit.
And two clocked inverters 13b and 13c, of which the inverter 13a has a CMOS structure composed of a p-type TFT and an n-type TFT, while the clocked inverters 13b and 13c have two p-type TFTs. TF
It is composed of T and two n-type TFTs. Also,
Each analog switch 17a of the sample hold circuit 17
Is also composed of n-type TFTs, and its buffer circuit is also composed of inverter circuits 17b and 17c composed of complementary TFTs. Reference numeral 18 denotes a positive power supply line for driving each circuit portion of the active matrix liquid crystal display panel 10, the potential of which is held at V dd , while 19 is its negative power supply line and the potential thereof. Is held at V ss . Here, the active matrix liquid crystal display panel 10
Is in a state in which a counter substrate (not shown) faces the transparent substrate 11, and a liquid crystal cell 30 is constituted by the liquid crystal sealed between them.
【００１４】このような構成のアクティブマトリクス液
晶表示パネル１０において、各回路部は絶縁性の透明基
板１１の表面側に構成されているため、半導体シリコン
基板の表面側に集積回路が形成された半導体装置と異な
り、同電位となる導電性の共通基板がない。このため、
そのダイシング工程などの製造工程の途中、また完成後
において、静電気などの影響を受けて回路が破損しやす
い性質がある。In the active matrix liquid crystal display panel 10 having such a structure, since each circuit portion is formed on the front surface side of the insulating transparent substrate 11, a semiconductor having an integrated circuit formed on the front surface side of the semiconductor silicon substrate. Unlike the device, there is no conductive common substrate at the same potential. For this reason,
During the manufacturing process such as the dicing process or after completion, the circuit is likely to be damaged by static electricity or the like.
【００１５】そこで、本例のアクティブマトリクス液晶
表示パネル１０においては、透明基板１１の表面側に、
その画素マトリクス２２（画素マトリクス回路），ソー
ス線駆動回路１２およびゲート線駆動回路２１などと共
に、図１に示すように、その信号入力回路１に入力保護
回路２を有する。ここで、信号入力回路１は、図４に示
すソース線駆動回路１２などにおいてＴＦＴで構成され
たゲート入力回路のうちのいずれかの回路に設けられ
る。Therefore, in the active matrix liquid crystal display panel 10 of this example, the transparent substrate 11 has
As shown in FIG. 1, the pixel matrix 22 (pixel matrix circuit), the source line driving circuit 12, the gate line driving circuit 21, and the like have an input protection circuit 2 in the signal input circuit 1. Here, the signal input circuit 1 is provided in any one of the gate input circuits composed of TFTs in the source line driving circuit 12 shown in FIG.
【００１６】図１において、信号入力回路１は、透明基
板１１の表面側に並列形成された第１の信号入力線３お
よび第２の信号入力線４に供給された異常電位から出力
端側（矢印Ａで示す信号方向側）のメイン回路５（ソー
ス線駆動回路１２のゲート入力回路）を保護する入力保
護回路２は、第２の信号入力線４の側方位置のうちの第
１の信号入力線３の形成位置とは反対側の側方位置に形
成され、この入力保護回路２のうちの第１の入力保護回
路２ａと第１の信号入力線３とは第１の異常電位引出し
線６で接続され、第２の入力保護回路２ｂと第２の信号
入力線４とは第２の異常電位引出し線７で接続されてい
る。ここで、第１の入力保護回路２ａおよび第２の入力
保護回路２ｂは、いずれも、アクティブマトリクス液晶
表示パネル１０の正側電源線１８と第１および第２の異
常信号入力線６，７とにソース・ドレインが導電接続す
るｐ型のＴＦＴ２０１と、アクティブマトリクス液晶表
示パネル１０の負側電源線１９と第１および第２の異常
信号入力線６，７とにソース・ドレインが導電接続する
ｎ型のＴＦＴ２０２とを有する。また、ｐ型のＴＦＴ２
０１のゲートは正側電源線１８に導電接続し、ｎ型のＴ
ＦＴのゲートは負側電源線１９に導電接続している。In FIG. 1, the signal input circuit 1 has an output terminal side (from the abnormal potential supplied to the first signal input line 3 and the second signal input line 4 formed in parallel on the surface side of the transparent substrate 11). The input protection circuit 2 for protecting the main circuit 5 (the gate input circuit of the source line drive circuit 12) on the signal direction side (indicated by the arrow A) is the first signal of the lateral positions of the second signal input line 4. The first input protection circuit 2a of the input protection circuit 2 and the first signal input line 3 are formed at a lateral position opposite to the position where the input line 3 is formed. 6, the second input protection circuit 2b and the second signal input line 4 are connected by the second abnormal potential lead-out line 7. Here, the first input protection circuit 2a and the second input protection circuit 2b are connected to the positive power supply line 18 of the active matrix liquid crystal display panel 10 and the first and second abnormal signal input lines 6 and 7, respectively. The source / drain is conductively connected to the p-type TFT 201 whose source / drain is conductively connected to the negative power supply line 19 of the active matrix liquid crystal display panel 10 and the first and second abnormal signal input lines 6 and 7. Type TFT 202. In addition, p-type TFT2
The gate of 01 is conductively connected to the positive power supply line 18, and an n-type T
The gate of the FT is conductively connected to the negative power supply line 19.
【００１７】ここで、第１の異常電位引出し線６と第１
の信号入力線３との導電接続位置３ａは、図２（ａ）に
も示すように、第２の異常電位引出し線７の第２の信号
入力線４への導電接続位置４ａに比して第２の信号入力
線４ａの出力端側にあって、第１の異常電位引出し線３
は、第２の異常電位引出し線７の第２の信号入力線４へ
の導電接続位置４ａに比して第２の信号入力線４の出力
端側で第２の信号入力線４と交差している。このため、
第２の信号入力線４の入力端４ｂの側からみると、第２
の入力保護回路２ｂは、第２の信号入力線４と第１の異
常電位引出し線６との交差部８に比して前段側（入力端
４ｂの側）で第２の信号入力線４に導電接続している。
なお、第１の異常電位引出し線６は第２の信号入力線４
と交差する構造になるが、第１および第２の異常電位引
出し線６，７は第１および第２の信号入力線３，４の上
層側で層間絶縁膜表面に形成されて、図２（ｂ）に示す
ように、第１の異常電位引出し線６と第２の信号入力線
４とは、交差部８において層間絶縁膜９を介しているた
め、それらの絶縁性は確保されている。但し、交差部８
の層間絶縁膜９に起因して、図１に示すように、第１の
異常電位引出し線６と第２の信号入力線４との間には、
容量Ｃ1 が寄生する状態にある。Here, the first abnormal potential lead-out line 6 and the first abnormal potential lead-out line 6
As shown in FIG. 2A, the conductive connection position 3a of the second signal input line 3 is more than the conductive connection position 4a of the second abnormal potential lead-out line 7 to the second signal input line 4. The first abnormal potential lead-out line 3 is provided on the output end side of the second signal input line 4a.
Is crossing the second signal input line 4 on the output end side of the second signal input line 4 compared to the conductive connection position 4a of the second abnormal potential lead-out line 7 to the second signal input line 4. ing. For this reason,
When viewed from the side of the input end 4b of the second signal input line 4,
The input protection circuit 2b of the second signal input line 4 is connected to the second signal input line 4 on the preceding stage side (on the side of the input end 4b) as compared with the intersection 8 of the second signal input line 4 and the first abnormal potential lead-out line 6. Conductive connection.
In addition, the first abnormal potential lead-out line 6 is the second signal input line 4
The first and second abnormal potential lead lines 6 and 7 are formed on the surface of the interlayer insulating film on the upper layer side of the first and second signal input lines 3 and 4 as shown in FIG. As shown in b), since the first abnormal potential lead-out line 6 and the second signal input line 4 have the inter-layer insulating film 9 at the intersection portion 8, their insulation is ensured. However, intersection 8
Due to the interlayer insulating film 9 of FIG. 1, as shown in FIG. 1, between the first abnormal potential lead-out line 6 and the second signal input line 4,
The capacitance C 1 is in a parasitic state.
【００１８】このような構成の信号入力回路１における
入力保護回路２の動作を、第２の入力保護回路２ｂにお
ける動作を例として、図５（ａ），図５（ｂ）および図
５（ｃ）を参照して説明する。The operation of the input protection circuit 2 in the signal input circuit 1 having such a configuration will be described with reference to the operation of the second input protection circuit 2b as an example, as shown in FIGS. 5 (a), 5 (b) and 5 (c). ) Will be described.
【００１９】図５（ａ）は第２の入力保護回路２ｂの構
成を示す回路図、図５（ｂ）はそのｐ型のＴＦＴ２０１
のゲート・ソース間電圧Ｖgsとソース・ドレイン間電流
Ｉsdとの関係を示すグラフ図、図５（ｃ）はｎ型のＴＦ
Ｔ２０２のゲート・ソース間電圧Ｖgsとドレイン・ソー
ス間電流Ｉdsとの関係を示すグラフ図である。以下の説
明においては、正側電源線１８の正電源電位をＶdd、負
側電源線１９の負電源電位をＶss、第２の信号入力線４
の電位が第２の異常電位引出し線７を介して第２の入力
保護回路２ｂに引き出された入力電位をＶinとする。な
お、図５（ａ）に示すメイン回路５の入力段は、ＣＭＯ
Ｓ構造のＴＦＴによって構成されたインバータ５ａを備
えるソース線駆動回路１２のゲート入力回路になってい
る。FIG. 5A is a circuit diagram showing the configuration of the second input protection circuit 2b, and FIG. 5B is its p-type TFT 201.
Is a graph showing the relationship between the gate-source voltage V gs and the source-drain current I sd, and FIG. 5C is an n-type TF.
FIG. 9 is a graph showing the relationship between the gate-source voltage V gs and the drain-source current I ds of T202. In the following description, the positive power supply potential of the positive power supply line 18 is V dd , the negative power supply potential of the negative power supply line 19 is V ss , and the second signal input line 4 is
The input potential of which is drawn out to the second input protection circuit 2b through the second abnormal potential lead-out line 7 is V in . The input stage of the main circuit 5 shown in FIG.
It is a gate input circuit of the source line drive circuit 12 including an inverter 5a composed of an S structure TFT.
【００２０】まず、Ｖss≦Ｖin≦Ｖddの場合には、ｐ型
のＴＦＴ２０１におけるゲート・ソース間電位Ｖgsは０
Ｖ、そのドレイン・ソース間電圧Ｖdsは（Ｖin−Ｖdd）
ｖであり、Ｖds≦０である。従って、ｐ型のＴＦＴ２０
１は抵抗として機能し、図３（ｂ）に実線４１に示すラ
インに沿って、入力電位Ｖinに対応したソース・ドレイ
ン間電流Ｉsdが流れる。一方、ｎ型のＴＦＴ２０２にお
けるゲート・ソース間電位Ｖgsは０Ｖ、そのドレイン・
ソース間電圧Ｖdsは（Ｖin−Ｖss）ｖであり、Ｖds≧０
である。従って、ｎ型のＴＦＴ２０２も抵抗として機能
し、図３（ｃ）に実線４２で示すラインに沿って、入力
電位Ｖinに対応したソース・ドレイン間電流Ｉsdが発生
する。[0020] First of all, V ss ≦ V in ≦ V in the case of a dd, the potential V gs between the gate and the source in TFT201 of the p-type 0
V, and its drain-source voltage V ds is (V in −V dd ).
v and V ds ≤0. Therefore, the p-type TFT 20
1 functions as a resistor, and a source-drain current I sd corresponding to the input potential V in flows along the line indicated by the solid line 41 in FIG. On the other hand, the gate-source potential V gs in the n-type TFT 202 is 0 V, and its drain
The source-to-source voltage V ds is (V in −V ss ) v, and V ds ≧ 0.
Is. Therefore, the n-type TFT 202 also functions as a resistor, and a source-drain current I sd corresponding to the input potential V in is generated along the line indicated by the solid line 42 in FIG.
【００２１】これに対して、Ｖdd＜Ｖinの場合、すなわ
ち、第２の信号入力線４に正側電源線１８の正電源電位
Ｖddに比して高い異常電位が印加された場合には、ｐ型
のＴＦＴ２０１におけるゲート・ソース間電位Ｖgsは
（Ｖdd−Ｖin）ｖであり、Ｖgs＜０Ｖ、ドレイン・ソー
ス間電圧Ｖdsは（Ｖdd−Ｖin）ｖであり、Ｖds＜０であ
る。従って、入力電位Ｖin（異常電位）が高いほど、ゲ
ート・ソース間電位Ｖgsおよびドレイン・ソース間電圧
Ｖdsがマイナス側にふれて、図３（ｂ）に実線４３で示
す特性、すなわち、ｐ型のＴＦＴ２０１がオン状態とな
る。この場合、ｎ型のＴＦＴ２０２は図３（ｃ）に実線
４２で示した特性のままである。従って、第２の信号入
力線４に、静電気などによって正側電源線１８の正電源
電位Ｖddに比して高い異常電位が印加された場合には、
ｐ型のＴＦＴ２０１を介して正側電源線１８に電流が通
過する。On the other hand, when V dd <V in , that is, when an abnormal potential higher than the positive power supply potential V dd of the positive power supply line 18 is applied to the second signal input line 4, Indicates that the gate-source potential V gs in the p-type TFT 201 is (V dd -V in ) v, V gs <0 V, and the drain-source voltage V ds is (V dd -V in ) v. V ds <0. Therefore, the higher the input potential V in (abnormal potential), the more the gate-source potential V gs and the drain-source voltage V ds are shifted to the negative side, and the characteristic shown by the solid line 43 in FIG. The p-type TFT 201 is turned on. In this case, the n-type TFT 202 retains the characteristics shown by the solid line 42 in FIG. Therefore, when an abnormal potential higher than the positive power supply potential V dd of the positive power supply line 18 is applied to the second signal input line 4 due to static electricity or the like,
A current passes through the positive power supply line 18 via the p-type TFT 201.
【００２２】一方、Ｖin＜Ｖssの場合、すなわち、第２
の信号入力線４に負側電源線１９の負電源電位Ｖssに比
して低い異常電位が印加された場合には、ｎ型のＴＦＴ
２０２におけるゲート・ソース間電位Ｖgsは（Ｖss−Ｖ
in）ｖであり、Ｖgs＞０Ｖ、ドレイン・ソース間電圧Ｖ
dsは（Ｖss−Ｖin）ｖであり、Ｖds＞０である。従っ
て、入力電位Ｖin（異常電位）が低いほど、ゲート・ソ
ース間電位Ｖgsおよびドレイン・ソース間電圧Ｖdsがプ
ラス側にふれて、図３（ｃ）に実線４４で示す特性、す
なわち、ｎ型のＴＦＴ２０２がオン状態となる。この場
合、ｐ型のＴＦＴ２０１は図３（ｂ）に実線４１で示し
た特性のままである。従って、第２の信号入力線４に負
側電源線１９の負電源電位Ｖssに比して低い異常電位が
供給された場合には、ｎ型のＴＦＴ２０２を介して負側
電源線１９に電流が通過する。On the other hand, when V in <V ss , that is, the second
When an abnormal potential lower than the negative power supply potential V ss of the negative power supply line 19 is applied to the signal input line 4 of the n-type TFT
The gate-source potential V gs at 202 is (V ss −V
in ) v, V gs > 0 V, drain-source voltage V
ds is a (V ss -V in) v, is a V ds> 0. Therefore, the lower the input potential V in (abnormal potential), the more the gate-source potential V gs and the drain-source voltage V ds are moved to the positive side, and the characteristic indicated by the solid line 44 in FIG. The n-type TFT 202 is turned on. In this case, the p-type TFT 201 has the characteristics shown by the solid line 41 in FIG. Therefore, when an abnormal potential lower than the negative power supply potential V ss of the negative power supply line 19 is supplied to the second signal input line 4, a current is supplied to the negative power supply line 19 via the n-type TFT 202. Passes through.
【００２３】このようにして、メイン回路５は第２の入
力保護回路２ｂによって静電気などに起因して第２の信
号入力線４に発生した異常電位から保護される。同様
に、第１の信号入力線３に発生した異常電位からも保護
される。In this manner, the main circuit 5 is protected by the second input protection circuit 2b from the abnormal potential generated in the second signal input line 4 due to static electricity or the like. Similarly, it is protected from the abnormal potential generated in the first signal input line 3.
【００２４】また、本例の信号入力回路１を備えるアク
ティブマトリクス液晶表示パネル１０においては、第１
の異常電位引出し線６が第２の異常電位引出し線７の第
２の信号入力線４への導電接続位置４ａに比して第２の
信号入力線２の出力端側で第２の信号入力線４と交差し
ているため、第２の信号入力線４の入力端４ｂの側から
みると、第２の入力保護回路２ｂは、第２の信号入力線
４と第１の異常電位引出し線６との交差部８に寄生する
容量Ｃ1 の前段側にある。このため、静電気などによっ
て、第２の信号入力線４に異常電位が供給された場合で
あっても、異常電位は第２の入力保護回路２ｂによって
確実に吸収、緩和された状態で、第２の信号入力線４と
第１の異常信号入力線６との交差部４ａに達する。従っ
て、交差部８に容量Ｃ1 が構成されていても、第２の信
号入力線４と第１の異常電位引出し線６との間に発生す
る電圧が低いので、交差部８の層間絶縁膜９が損傷しな
い。それ故、異常電圧に起因して、第２の信号入力線４
と第１の異常電位引出し線６とがショートしないので、
信号入力回路１およびそれを備えるアクティブマトリク
ス液晶表示パネル１０の信頼性が向上する。Further, in the active matrix liquid crystal display panel 10 including the signal input circuit 1 of this example, the first
The abnormal potential lead-out line 6 of the second abnormal signal lead-out line 7 has a second signal input at the output end side of the second signal input line 2 compared to the conductive connection position 4a of the second abnormal potential lead-out line 7 to the second signal input line 4. Since it intersects with the line 4, when viewed from the input end 4b side of the second signal input line 4, the second input protection circuit 2b includes the second signal input line 4 and the first abnormal potential lead line. It is on the front side of the capacitance C 1 parasitic on the intersection 8 with 6. Therefore, even when the abnormal potential is supplied to the second signal input line 4 due to static electricity or the like, the abnormal potential is reliably absorbed and relaxed by the second input protection circuit 2b, and Of the signal input line 4 and the first abnormal signal input line 6 are reached. Therefore, even if the capacitance C 1 is formed at the crossing portion 8, since the voltage generated between the second signal input line 4 and the first abnormal potential lead-out line 6 is low, the interlayer insulating film at the crossing portion 8 is formed. 9 is not damaged. Therefore, due to the abnormal voltage, the second signal input line 4
And the first abnormal potential lead-out line 6 do not short-circuit,
The reliability of the signal input circuit 1 and the active matrix liquid crystal display panel 10 including the signal input circuit 1 is improved.
【００２５】なお、本例においては、２列の信号入力線
を備える信号入力回路について説明したが、これに限ら
ず、３列以上の信号入力線を備える信号入力回路に対し
ても適用でき、この場合には、それらの信号入力線のう
ちの２列について、入力保護回路側の信号入力線を第２
の信号入力線とし、他方側の信号入力線を第１の信号入
力線として、それぞれに前述の構成で第１および第１の
異常電位引出し線を配置する。また、入力保護回路側お
よびメイン回路側の構成には限定がない。In this example, the signal input circuit having the signal input lines in two columns has been described, but the present invention is not limited to this, and can be applied to a signal input circuit having signal input lines in three or more columns. In this case, the signal input line on the side of the input protection circuit is set to the second line for the two columns of those signal input lines.
Signal input line and the signal input line on the other side as a first signal input line, and the first and first abnormal potential lead-out lines are arranged in the above-described configuration respectively. Further, the configurations of the input protection circuit side and the main circuit side are not limited.
【００２６】[0026]
【発明の効果】以上のとおり、本発明に係る入力保護回
路およびそれを備えたアクティブマトリクス表示パネル
においては、第１の異常電位引出し線は、第２の異常電
位引出し線の第２の信号入力線への導電接続位置に比し
て第２の信号入力線の出力端側で第２の信号入力線と交
差していることに特徴を有する。従って、本発明によれ
ば、第２の信号入力線の入力端からみると、第１の異常
電位引出し線と第２の信号入力線との交差部に比して前
段側に入力保護回路があるので、第２の信号入力線に入
力端側に対して静電気などによって供給された異常電位
は、入力保護回路によって吸収、緩和された状態で交差
部に達する。従って、交差部に容量が構成されていて
も、第２の信号入力線と第１の異常電位引出し線との間
に発生する電圧が低く、交差部の層間絶縁膜が損傷しな
い。それ故、第２の信号入力線と第１の異常電位引出し
線とがショートせず、入力保護回路およびそれを備えた
アクティブマトリクス表示パネルの信頼性が向上すると
いう効果を奏する。As described above, in the input protection circuit and the active matrix display panel including the same according to the present invention, the first abnormal potential lead-out line is the second signal input of the second abnormal potential lead-out line. It is characterized in that it intersects with the second signal input line on the output end side of the second signal input line as compared with the conductive connection position to the line. Therefore, according to the present invention, when viewed from the input end of the second signal input line, the input protection circuit is provided on the front side as compared with the intersection of the first abnormal potential lead-out line and the second signal input line. Therefore, the abnormal potential supplied to the input end side of the second signal input line due to static electricity or the like reaches the intersection while being absorbed and relaxed by the input protection circuit. Therefore, even if the capacitance is formed at the intersection, the voltage generated between the second signal input line and the first abnormal potential lead-out line is low, and the interlayer insulating film at the intersection is not damaged. Therefore, the second signal input line and the first abnormal potential lead line are not short-circuited, and the reliability of the input protection circuit and the active matrix display panel including the same is improved.
【図１】本発明の実施例１に係る入力保護回路の構成を
示す構成図である。FIG. 1 is a configuration diagram showing a configuration of an input protection circuit according to a first embodiment of the present invention.
【図２】（ａ）は図１に示す入力保護回路の信号入力線
と保護回路に対する異常電位引出し線との配置を示す平
面図、（ｂ）は図２（ａ）のＶ−Ｖ′線における断面図
である。2A is a plan view showing the arrangement of a signal input line of the input protection circuit shown in FIG. 1 and an abnormal potential lead-out line for the protection circuit, and FIG. 2B is a V-V 'line of FIG. 2A. FIG.
【図３】図１に示す入力保護回路が採用されるアクティ
ブマトリクス液晶表示パネルの構成を示すブロック図で
ある。3 is a block diagram showing a configuration of an active matrix liquid crystal display panel in which the input protection circuit shown in FIG. 1 is adopted.
【図４】図３に示すアクティブマトリクス液晶表示パネ
ルのソース線駆動回路の構成を示す回路図である。4 is a circuit diagram showing a configuration of a source line driving circuit of the active matrix liquid crystal display panel shown in FIG.
【図５】（ａ）は図１に示す入力保護回路の構成を示す
回路図、（ｂ）はそのｐ型のＴＦＴのゲート・ソース間
電圧Ｖgsとソース・ドレイン間電流Ｉsdとの関係を示す
グラフ図、（ｃ）はそのｎ型のＴＦＴのゲート・ソース
間電圧Ｖgsとドレイン・ソース間電流Ｉdsとの関係を示
すグラフ図である。5A is a circuit diagram showing the configuration of the input protection circuit shown in FIG. 1, and FIG. 5B is a relationship between a gate-source voltage V gs and a source-drain current I sd of the p-type TFT. FIG. 3C is a graph showing the relationship between the gate-source voltage V gs and the drain-source current I ds of the n-type TFT.
【図６】従来の入力保護回路の構成を示す構成図であ
る。FIG. 6 is a configuration diagram showing a configuration of a conventional input protection circuit.
【図７】（ａ）は図６に示す入力保護回路の信号入力線
と保護回路に対する異常電位引出し線との配置を示す平
面図、（ｂ）は図７（ａ）のVI−VI′線における断面図
である。7A is a plan view showing the arrangement of a signal input line of the input protection circuit shown in FIG. 6 and an abnormal potential lead-out line for the protection circuit, and FIG. 7B is a VI-VI ′ line of FIG. 7A. FIG.
１・・・信号入力回路 ２，７０・・・入力保護回路 ２ａ・・・第１の入力保護回路 ２ｂ・・・第２の入力保護回路 ３，７１・・・第１の信号入力線 ４，７２・・・第２の信号入力線 ５・・・メイン回路 ６，７４・・・第１の異常電位引出し線 ７，７５・・・第２の異常電位引出し線 ８，７６・・・交差部 ９，７７・・・層間絶縁膜 １０・・・アクティブマトリクス液晶表示パネル １１・・・透明基板 １２・・・ソース線駆動回路 １３，２０・・・シフトレジスタ １７・・・サンプルホールド回路 １８・・・正側電源線 １９・・・負側電源線 ２１・・・ゲート線駆動回路 ２２・・・画素マトリクス ３０・・・液晶セル ３４・・・クロック信号線 ２０１・・・ｐ型のＴＦＴ（ｐ型の薄膜トランジスタ） ２０２・・・ｎ型のＴＦＴ（ｎ型の薄膜トランジスタ） 1 ... Signal input circuit 2,70 ... Input protection circuit 2a ... First input protection circuit 2b ... Second input protection circuit 3,71 ... First signal input line 4, 72 ... Second signal input line 5 ... Main circuit 6,74 ... First abnormal potential lead-out line 7,75 ... Second abnormal potential lead-out line 8,76 ... Intersection 9, 77 ... Interlayer insulating film 10 ... Active matrix liquid crystal display panel 11 ... Transparent substrate 12 ... Source line drive circuit 13, 20 ... Shift register 17 ... Sample hold circuit 18 ... -Positive side power supply line 19 ... Negative side power supply line 21 ... Gate line drive circuit 22 ... Pixel matrix 30 ... Liquid crystal cell 34 ... Clock signal line 201 ... P-type TFT (p Type thin film transistor) 202 ... N type TFT n-type thin film transistor)
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H01L 29/784
Claims (2)
および第２の信号入力線と、前記第２の信号入力線の側
方位置のうちの前記第１の信号入力線の形成位置とは反
対側の側方位置に形成され、前記第１および第２の信号
入力線に供給された異常電位からこれらの信号入力線の
出力端側の回路を保護する入力保護回路と、前記第１お
よび第２の信号入力線に層間絶縁膜を介して導電接続
し、これらの信号入力線に供給された異常電位を前記入
力保護回路に引き出す第１および第２の異常電位引出し
線と、を有し、前記第１および第２の異常電位引出し線
のうちの前記第１の信号入力線に導電接続する第１の異
常電位引出し線は、前記第２の異常電位引出し線が前記
第２の信号入力線に導電接続する位置に比して前記第２
の信号入力線の出力端側で前記第２の信号入力線と交差
していることを特徴とする信号入力回路。1. A first substrate formed in parallel on the front surface side of an insulating substrate.
And a second signal input line and a lateral position of the second signal input line opposite to the formation position of the first signal input line. An input protection circuit for protecting circuits on the output end side of these signal input lines from an abnormal potential supplied to the second signal input lines, and conductive connection to the first and second signal input lines through an interlayer insulating film. A first and a second abnormal potential lead line for drawing the abnormal potential supplied to these signal input lines to the input protection circuit, among the first and second abnormal potential lead lines. The first abnormal potential lead-out line conductively connected to the first signal input line is the second abnormal potential lead-out line compared to the position where the second abnormal potential lead-out line is conductively connected to the second signal input line.
The signal input circuit, wherein the signal input line intersects with the second signal input line on the output end side.
絶縁基板たる絶縁性の表示パネル用透明基板の表面側に
その画素マトリクス回路，ソース線駆動回路およびゲー
ト線駆動回路と共に形成されたアクティブマトリクス表
示パネルであって、前記第１および第２の信号入力線の
各出力端は、それぞれ前記ソース線駆動回路およびゲー
ト線駆動回路に形成されている薄膜トランジスタのうち
のいずれかの薄膜トランジスタのゲートに導電接続して
いることを特徴とするアクティブマトリクス表示パネ
ル。2. An active circuit in which the signal input circuit defined in claim 1 is formed together with the pixel matrix circuit, a source line drive circuit and a gate line drive circuit on the front surface side of an insulating display panel transparent substrate which is the insulating substrate. In the matrix display panel, the output terminals of the first and second signal input lines are respectively connected to the gates of any one of the thin film transistors formed in the source line driving circuit and the gate line driving circuit. An active matrix display panel characterized by being electrically conductively connected.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11043992A JP3300023B2 (en) | 1992-04-28 | 1992-04-28 | Signal input circuit and active matrix panel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11043992A JP3300023B2 (en) | 1992-04-28 | 1992-04-28 | Signal input circuit and active matrix panel |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05307191A true JPH05307191A (en) | 1993-11-19 |
| JP3300023B2 JP3300023B2 (en) | 2002-07-08 |
Family
ID=14535755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11043992A Expired - Lifetime JP3300023B2 (en) | 1992-04-28 | 1992-04-28 | Signal input circuit and active matrix panel |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3300023B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333661B1 (en) | 1998-09-25 | 2001-12-25 | Kabushiki Kaisha Toshiba | Insulated-gate transistor signal input device |
| US6847083B2 (en) | 2001-12-11 | 2005-01-25 | Seiko Epson Corporation | Semiconductor device, electro-optic device, and electronic instrument |
| JP2007004160A (en) * | 2005-06-23 | 2007-01-11 | Samsung Electronics Co Ltd | Array substrate and display device having the same |
| US7889189B2 (en) | 2007-01-19 | 2011-02-15 | Sony Corporation | Electrooptic device |
-
1992
- 1992-04-28 JP JP11043992A patent/JP3300023B2/en not_active Expired - Lifetime
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| JP3300023B2 (en) | 2002-07-08 |
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