JPH05304591A - ラスター装置用フルページビットマップの作成装置及びフレームバッファのスキャンアウト方法 - Google Patents
ラスター装置用フルページビットマップの作成装置及びフレームバッファのスキャンアウト方法Info
- Publication number
- JPH05304591A JPH05304591A JP5005213A JP521393A JPH05304591A JP H05304591 A JPH05304591 A JP H05304591A JP 5005213 A JP5005213 A JP 5005213A JP 521393 A JP521393 A JP 521393A JP H05304591 A JPH05304591 A JP H05304591A
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- JP
- Japan
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- scan
- frame buffer
- dimension
- adjusting
- sequence
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0207—Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Image Input (AREA)
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Abstract
(57)【要約】
【目的】 フルページフレームバッファの複数方向スキ
ャン及び変換を可能にするコスト効率のよい装置及び方
法を提供する。 【構成】 フルページビットマップを作るためのフレー
ムバッファ304はライン及びカラムに配列された複数
のメモリセルを有し、メモリセルは予め決められたビッ
ト順を持ち、フレームバッファ304が最初に計画され
た方向にスキャンされた時にリニアな連続アドレスシー
ケンスを持つ。スキャン方向及びスキャンシーケンスに
応じてビット順及びスキャンアドレスを調整するための
機構(302,308,310,380)がある。
ャン及び変換を可能にするコスト効率のよい装置及び方
法を提供する。 【構成】 フルページビットマップを作るためのフレー
ムバッファ304はライン及びカラムに配列された複数
のメモリセルを有し、メモリセルは予め決められたビッ
ト順を持ち、フレームバッファ304が最初に計画され
た方向にスキャンされた時にリニアな連続アドレスシー
ケンスを持つ。スキャン方向及びスキャンシーケンスに
応じてビット順及びスキャンアドレスを調整するための
機構(302,308,310,380)がある。
Description
【0001】
【産業上の利用分野】本発明は、ラスター出力装置用の
フレームバッファに係り、特に、可視画像を印刷するた
めのラスター出力装置にデジタルビデオデータを供給で
きるフレームバッファに関する。
フレームバッファに係り、特に、可視画像を印刷するた
めのラスター出力装置にデジタルビデオデータを供給で
きるフレームバッファに関する。
【0002】
【従来の技術】レーザープリンタのようなラスター出力
装置によってページ上に印刷された可視画像は、二次元
マトリックス(X次元とY次元)状に配列された複数の
画素からなる。各画素は黒または白のいずれかに定義さ
れ、ホストCPUにより処理される。処理された画素は
1本または複数本のデータ伝送線を通してレーザープリ
ンタエンジンへ伝送される。1ページの画素を定義し、
その情報をプリンタエンジンへ送る処理における一つの
主要な問題点は、ホストCPUが画素を定義する速度が
プリンタエンジンで必要とされる速度に比べ非常に遅い
ことである。
装置によってページ上に印刷された可視画像は、二次元
マトリックス(X次元とY次元)状に配列された複数の
画素からなる。各画素は黒または白のいずれかに定義さ
れ、ホストCPUにより処理される。処理された画素は
1本または複数本のデータ伝送線を通してレーザープリ
ンタエンジンへ伝送される。1ページの画素を定義し、
その情報をプリンタエンジンへ送る処理における一つの
主要な問題点は、ホストCPUが画素を定義する速度が
プリンタエンジンで必要とされる速度に比べ非常に遅い
ことである。
【0003】この同期処理問題に対する一つの解決策
は、フレームバッファ(あるいはメモリ)を用いること
である。可視画像の定義された画素のそれぞれはフレー
ムバッファの各ビットに格納される。従来、フレームバ
ッファの構成に関して二つのアプローチがある。
は、フレームバッファ(あるいはメモリ)を用いること
である。可視画像の定義された画素のそれぞれはフレー
ムバッファの各ビットに格納される。従来、フレームバ
ッファの構成に関して二つのアプローチがある。
【0004】一つは、フルビットマップを用いて1ペー
ジ全体を生成する方法であり、ページ上の各画素ポジシ
ョンはフレームバッファの1ビットに対応する。もう一
つのアプローチは、ホストCPUから1ページ全体の記
述を受け取って表示リストを生成する方法である。
ジ全体を生成する方法であり、ページ上の各画素ポジシ
ョンはフレームバッファの1ビットに対応する。もう一
つのアプローチは、ホストCPUから1ページ全体の記
述を受け取って表示リストを生成する方法である。
【0005】ポストスクリプト(PostScript)のよう
なページ記述言語(PDL)の進歩によって、フルペー
ジフレームバッファを使用したラスター装置が増加して
いる。PDLの性質上、表示リストからの部分バッファ
を使用するよりフルページフレームバッファを使用する
ほうがラスター化コントローラを単純化できる。
なページ記述言語(PDL)の進歩によって、フルペー
ジフレームバッファを使用したラスター装置が増加して
いる。PDLの性質上、表示リストからの部分バッファ
を使用するよりフルページフレームバッファを使用する
ほうがラスター化コントローラを単純化できる。
【0006】フルページバッファが形成されると、ラス
ター化コントローラフレームバッファを読んでビットパ
ターンをラスター装置へ送る。このフレームバッファの
スキャン方向は、通常、リニアメモリアドレス方式に合
うように決められる。このように決めたスキャン方向
は、出力装置が一つの目的、例えば印刷またはコピーの
ために動作する時には何等の問題も引き起こさない。
ター化コントローラフレームバッファを読んでビットパ
ターンをラスター装置へ送る。このフレームバッファの
スキャン方向は、通常、リニアメモリアドレス方式に合
うように決められる。このように決めたスキャン方向
は、出力装置が一つの目的、例えば印刷またはコピーの
ために動作する時には何等の問題も引き起こさない。
【0007】しかし、一つの装置に二つ以上の機能を持
たせる近年の傾向は、フルページフレームバッファのス
キャンニングを扱うための新たな要求を生じる。例え
ば、リコー社はコピアとしてもプリンタとしても動作す
るデジタルコピアを発表した。コピアとしては、ユーザ
ーが簡単に入力ペーパートレイを変更できる。また、こ
のデジタルコピアは、ユーザが利用可能な様々な入力ペ
ーパートレイを持っている。レターサイズのペーパー用
に、ショートエッジ−第1ペーパートレイとロングエッ
ジ−第1ペーパートレイを持つことができる。ある特定
条件では、フレームバッファに作られた画像が、利用可
能なペーパー形状にマッチしないことがある。例えば、
ページ画像がショートエッジ−第1ペーパートレイ用に
作られているのに、ペーパーがロングエッジ−第1ペー
パートレイからしか入力できないときである。このよう
なケースは、ユーザーが印刷ジョブを中断してトレイを
物理的に交換し、ロングエッジトレイから数ページコピ
ーした時に起こる。かかる条件では、フレームバッファ
に生成された画像は、初めに計画されたスキャン方向と
異なるスキャン方向でスキャンされなければならない。
たせる近年の傾向は、フルページフレームバッファのス
キャンニングを扱うための新たな要求を生じる。例え
ば、リコー社はコピアとしてもプリンタとしても動作す
るデジタルコピアを発表した。コピアとしては、ユーザ
ーが簡単に入力ペーパートレイを変更できる。また、こ
のデジタルコピアは、ユーザが利用可能な様々な入力ペ
ーパートレイを持っている。レターサイズのペーパー用
に、ショートエッジ−第1ペーパートレイとロングエッ
ジ−第1ペーパートレイを持つことができる。ある特定
条件では、フレームバッファに作られた画像が、利用可
能なペーパー形状にマッチしないことがある。例えば、
ページ画像がショートエッジ−第1ペーパートレイ用に
作られているのに、ペーパーがロングエッジ−第1ペー
パートレイからしか入力できないときである。このよう
なケースは、ユーザーが印刷ジョブを中断してトレイを
物理的に交換し、ロングエッジトレイから数ページコピ
ーした時に起こる。かかる条件では、フレームバッファ
に生成された画像は、初めに計画されたスキャン方向と
異なるスキャン方向でスキャンされなければならない。
【0008】従来、フレームバッファの変換を扱う様々
なアプローチがある。例えば、従来のあるアプローチで
は、ショートエッジトレイからロングエッジトレイへ変
える場合、フレームバッファのリニアスキャンニングを
可能にするためにフレームバッファ全体を90゜回転さ
せる。このアプローチの問題点は、フレームバッファの
大きさが小さい時にしか適さないことである。ラスター
装置の解像度が精細で例えば600ドット/インチ(D
PI)の時には、2値(白黒)装置のフルページフレー
ムバッファは約4メガバイトになる。このメモリサイズ
は、より高解像度のカラーまたはグレースケールの装置
の場合、より膨大なものになる。したがって、このよう
な高解像度の場合、90゜回転には非常に長い時間がか
かり、また、より多くのメモリ資源を必要とする。
なアプローチがある。例えば、従来のあるアプローチで
は、ショートエッジトレイからロングエッジトレイへ変
える場合、フレームバッファのリニアスキャンニングを
可能にするためにフレームバッファ全体を90゜回転さ
せる。このアプローチの問題点は、フレームバッファの
大きさが小さい時にしか適さないことである。ラスター
装置の解像度が精細で例えば600ドット/インチ(D
PI)の時には、2値(白黒)装置のフルページフレー
ムバッファは約4メガバイトになる。このメモリサイズ
は、より高解像度のカラーまたはグレースケールの装置
の場合、より膨大なものになる。したがって、このよう
な高解像度の場合、90゜回転には非常に長い時間がか
かり、また、より多くのメモリ資源を必要とする。
【0009】Chang等(U.S.Patent4,965,7
48;4,977,519;4,984,182)はフ
レキシブルフレームバッファを使用している。しかしな
がら、彼等のフレームバッファのスキャン方向は固定で
ある。
48;4,977,519;4,984,182)はフ
レキシブルフレームバッファを使用している。しかしな
がら、彼等のフレームバッファのスキャン方向は固定で
ある。
【0010】Motoyama等(”Method for Controllin
g the Buffer Scan and Placingthe Origin of the
Buffer”,U.S.S.Serial No.07/379,
019)は、フルページフレームバッファに画像が作ら
れた後に出力画像サイズを定義するための柔軟な方法に
ついて述べている。しかし、バッファのスキャン方向は
固定である。
g the Buffer Scan and Placingthe Origin of the
Buffer”,U.S.S.Serial No.07/379,
019)は、フルページフレームバッファに画像が作ら
れた後に出力画像サイズを定義するための柔軟な方法に
ついて述べている。しかし、バッファのスキャン方向は
固定である。
【0011】
【発明が解決しようとする課題】本発明の目的は、ラス
ター出力装置のためのフルページビットマップを作成す
るための改良された装置及び方法を提供すること、換言
すれば、フルページフレームバッファを初めに計画され
たスキャン方向にも、それと垂直な方向にもスキャンで
きるようにするための、あるいは、フレームバッファを
高速に変換するための、コスト効率のよい装置及び方法
を提供することである。
ター出力装置のためのフルページビットマップを作成す
るための改良された装置及び方法を提供すること、換言
すれば、フルページフレームバッファを初めに計画され
たスキャン方向にも、それと垂直な方向にもスキャンで
きるようにするための、あるいは、フレームバッファを
高速に変換するための、コスト効率のよい装置及び方法
を提供することである。
【0012】
【課題を解決するための手段】本発明は一態様におい
て、ラスター装置用のフルページビットマップを作る装
置を提供する。この装置は、フレームバッファ、方向指
示手段及びスキャンアドレス発生手段からなる。前記フ
レームバッファは、複数のメモリセルをX次元とY次元
を持つマトリックスに配列してなる。前記フレームバッ
ファは第1のスキャン方向及び第2のスキャン方向にス
キャンすることが可能であり、そのメモリセルは、前記
第1スキャン方向にスキャンされた時に連続したリニア
なアドレスシーケンスを持つ。前記方向指示手段は、前
記第1スキャン方向を示すための第1方向信号と、前記
第2スキャン方向を示すための第2方向信号とを発生す
る。前記スキャンアドレス発生手段は、前記第1スキャ
ン方向信号に応答して前記第1スキャン方向のためのス
キャンアドレスを発生し、また前記第2スキャン方向信
号に応答して前記第2スキャン方向のためのスキャンア
ドレスを発生する。
て、ラスター装置用のフルページビットマップを作る装
置を提供する。この装置は、フレームバッファ、方向指
示手段及びスキャンアドレス発生手段からなる。前記フ
レームバッファは、複数のメモリセルをX次元とY次元
を持つマトリックスに配列してなる。前記フレームバッ
ファは第1のスキャン方向及び第2のスキャン方向にス
キャンすることが可能であり、そのメモリセルは、前記
第1スキャン方向にスキャンされた時に連続したリニア
なアドレスシーケンスを持つ。前記方向指示手段は、前
記第1スキャン方向を示すための第1方向信号と、前記
第2スキャン方向を示すための第2方向信号とを発生す
る。前記スキャンアドレス発生手段は、前記第1スキャ
ン方向信号に応答して前記第1スキャン方向のためのス
キャンアドレスを発生し、また前記第2スキャン方向信
号に応答して前記第2スキャン方向のためのスキャンア
ドレスを発生する。
【0013】前記フレームバッファにおいて、そのメモ
リセルのそれぞれはnビットを持ち、メモリセルの全ビ
ットは前記第1スキャン方向に対応した、予め決められ
たビット順を持っている。本装置はさらに、ビット順を
前記第2スキャン方向に応じて調整するための調整手段
を有する。
リセルのそれぞれはnビットを持ち、メモリセルの全ビ
ットは前記第1スキャン方向に対応した、予め決められ
たビット順を持っている。本装置はさらに、ビット順を
前記第2スキャン方向に応じて調整するための調整手段
を有する。
【0014】本発明は他の態様において、フレームバッ
ファ装置とともに用いられて、ラスター装置用フルペー
ジビットマップを作るための方法を提供する。このフレ
ームバッファ装置はメモリセルのマトリックスを含み、
このマトリックスはX次元に沿ったラインとY次元に沿
ったカラムとからなる。フレームバッファは第1のスキ
ャン方向と第2のスキャン方向にスキャンでき、そのメ
モリセルは前記第1スキャン方向に従ってスキャンされ
た時に連続したリニアなアドレスシーケンスを持つ。
ファ装置とともに用いられて、ラスター装置用フルペー
ジビットマップを作るための方法を提供する。このフレ
ームバッファ装置はメモリセルのマトリックスを含み、
このマトリックスはX次元に沿ったラインとY次元に沿
ったカラムとからなる。フレームバッファは第1のスキ
ャン方向と第2のスキャン方向にスキャンでき、そのメ
モリセルは前記第1スキャン方向に従ってスキャンされ
た時に連続したリニアなアドレスシーケンスを持つ。
【0015】フレームバッファのスキャン方法は次のス
テップからなる。1)前記第1スキャン方向を示す第1
スキャン方向信号を発生し、また前記第2スキャン方向
を示す第2スキャン方向信号を発生する。2)前記第1
スキャン方向信号に応答して前記第1スキャン方向のス
キャンアドレスを発生し、また前記第2スキャン方向信
号に応答して前記第2スキャン方向のスキャンアドレス
を発生する。
テップからなる。1)前記第1スキャン方向を示す第1
スキャン方向信号を発生し、また前記第2スキャン方向
を示す第2スキャン方向信号を発生する。2)前記第1
スキャン方向信号に応答して前記第1スキャン方向のス
キャンアドレスを発生し、また前記第2スキャン方向信
号に応答して前記第2スキャン方向のスキャンアドレス
を発生する。
【0016】前記フレームバッファにおいて、X次元の
サイズはX、Y次元のサイズはYである。メモリセルの
それぞれはnビットを有し、メモリセルの全ビットは前
記第1スキャン方向に対応した、予め決められたビット
順を有する。当該方法はさらに、前記第2スキャン方向
に応じて前記ビット順を調整するためのステップを有す
る。
サイズはX、Y次元のサイズはYである。メモリセルの
それぞれはnビットを有し、メモリセルの全ビットは前
記第1スキャン方向に対応した、予め決められたビット
順を有する。当該方法はさらに、前記第2スキャン方向
に応じて前記ビット順を調整するためのステップを有す
る。
【0017】
【作用】上に述べた本発明の装置及び方法によれば、フ
レームバッファの異方向スキャン並びに高速の回転(変
換)がコスト効率よく実現できる。
レームバッファの異方向スキャン並びに高速の回転(変
換)がコスト効率よく実現できる。
【0018】
【実施例】本発明によって提供されるフルビットマップ
を作るフレームバッファの新規な構成と方法の一実施例
について説明する。
を作るフレームバッファの新規な構成と方法の一実施例
について説明する。
【0019】図1に、システム全体構成100が示され
ている。ホストCPU101は、バス102を介して、
ラスター装置エンジンを制御及び駆動するデバイスコン
トローラ111と接続される。デバイスコントローラ1
11はラスター装置エンジン112の内部、外部いずれ
に設けてもよい。ホストCPU101は、1ページに印
刷されるべきデータを生成して送出する役割を持つ。デ
バイスコントローラ111は、そのデータを受信してイ
メージデータをフレームバッファ(図1に示されていな
い)に生成する。そして、デバイスコントローラ111
は、フレームバッファに格納されたイメージデータに従
ってラスター装置エンジン112を駆動する。
ている。ホストCPU101は、バス102を介して、
ラスター装置エンジンを制御及び駆動するデバイスコン
トローラ111と接続される。デバイスコントローラ1
11はラスター装置エンジン112の内部、外部いずれ
に設けてもよい。ホストCPU101は、1ページに印
刷されるべきデータを生成して送出する役割を持つ。デ
バイスコントローラ111は、そのデータを受信してイ
メージデータをフレームバッファ(図1に示されていな
い)に生成する。そして、デバイスコントローラ111
は、フレームバッファに格納されたイメージデータに従
ってラスター装置エンジン112を駆動する。
【0020】図2に、図1に示されたデバイスコントロ
ーラ111のハードウエア機能ブロック図が示されてい
る。このデバイスコントローラ111は、ローカルCP
U201、HD/FDインターフェイス部202、ホス
ト通信部203、操作パネルインターフェイス部20
4、プログラムEPROM(またはROM)205、フ
ォントROM206、DRAM207、フレームバッフ
ァ208、ラスター装置インターフェイス部209、ロ
ーカルバス250からなる。
ーラ111のハードウエア機能ブロック図が示されてい
る。このデバイスコントローラ111は、ローカルCP
U201、HD/FDインターフェイス部202、ホス
ト通信部203、操作パネルインターフェイス部20
4、プログラムEPROM(またはROM)205、フ
ォントROM206、DRAM207、フレームバッフ
ァ208、ラスター装置インターフェイス部209、ロ
ーカルバス250からなる。
【0021】ローカルCPU201は、ローカルバス2
50を介し他の構成部分と接続される。ホストCPU1
01(図1)は、バス102を介しホスト通信部203
と結合される。ホストCPU101はページ記述のため
のポストスクリプトのようなプリンタコマンドを発生し
てデバイスコントローラ111へ送る。ローカルCPU
201は、このプリンタコマンドを解読してページ画像
を生成し、これをフレームバッファ208に格納する。
50を介し他の構成部分と接続される。ホストCPU1
01(図1)は、バス102を介しホスト通信部203
と結合される。ホストCPU101はページ記述のため
のポストスクリプトのようなプリンタコマンドを発生し
てデバイスコントローラ111へ送る。ローカルCPU
201は、このプリンタコマンドを解読してページ画像
を生成し、これをフレームバッファ208に格納する。
【0022】図3に、ラスター装置インターフェイス部
209及びフレームバッファ208(図2)の機能ブロ
ック図が示されている。バッファサイズ・スキャンアウ
トコントローラ301は、異なったスキャン方向及びス
キャンシーケンスに適した制御信号を供給する。フレー
ムバッファ304は処理された画素を格納してフルビッ
トマップを作る。データパスコントローラ308は、フ
レームバッファ304からデータを受け取り、そのデー
タを、4つの異なったパスを介してシフト・ラスターI
/F312へ送る。
209及びフレームバッファ208(図2)の機能ブロ
ック図が示されている。バッファサイズ・スキャンアウ
トコントローラ301は、異なったスキャン方向及びス
キャンシーケンスに適した制御信号を供給する。フレー
ムバッファ304は処理された画素を格納してフルビッ
トマップを作る。データパスコントローラ308は、フ
レームバッファ304からデータを受け取り、そのデー
タを、4つの異なったパスを介してシフト・ラスターI
/F312へ送る。
【0023】スキャン方向が最初に計画された方向と同
じで、かつX次元のスキャンシーケンスが左から右であ
る場合、データパスコントローラ308は、フレームバ
ッファ304からデータをパス380によって直接的に
シフト・ラスターI/F312へ送る。スキャン方向が
最初に計画された方向と同じであって、X次元のスキャ
ンシーケンスが右から左である場合、まずデータパスコ
ントローラ308はフレームバッファ304からデータ
をビット順調整コントローラ314へ送る。次に、ビッ
ト順調整コントローラはデータをシフト・ラスターI/
F312へパス382を介し送る。
じで、かつX次元のスキャンシーケンスが左から右であ
る場合、データパスコントローラ308は、フレームバ
ッファ304からデータをパス380によって直接的に
シフト・ラスターI/F312へ送る。スキャン方向が
最初に計画された方向と同じであって、X次元のスキャ
ンシーケンスが右から左である場合、まずデータパスコ
ントローラ308はフレームバッファ304からデータ
をビット順調整コントローラ314へ送る。次に、ビッ
ト順調整コントローラはデータをシフト・ラスターI/
F312へパス382を介し送る。
【0024】スキャン方向が最初に計画された方向に対
し垂直で、X次元のスキャンシーケンスが左から右であ
る場合、まずデータバスコントローラ308はフレーム
バッファ304からのデータをカラム調整コントローラ
310へ送る。次に、カラム調整コントローラ310は
データをパス383を介しシフト・ラスターI/F31
2へ送る。スキャン方向が最初に計画された方向に対し
垂直で、X次元のスキャンシーケンスが右から左である
場合、まずデータパスコントローラ308はフレームバ
ッファ304からのデータをビット順調整コントローラ
314へ送る。次に、ビット順調整コントローラ314
はデータをパス384経由でカラム調整コントローラ3
10へ送る。最後に、カラム調整コントローラ310は
データをパス383経由でシフト・ラスターI/F31
2へ送る。
し垂直で、X次元のスキャンシーケンスが左から右であ
る場合、まずデータバスコントローラ308はフレーム
バッファ304からのデータをカラム調整コントローラ
310へ送る。次に、カラム調整コントローラ310は
データをパス383を介しシフト・ラスターI/F31
2へ送る。スキャン方向が最初に計画された方向に対し
垂直で、X次元のスキャンシーケンスが右から左である
場合、まずデータパスコントローラ308はフレームバ
ッファ304からのデータをビット順調整コントローラ
314へ送る。次に、ビット順調整コントローラ314
はデータをパス384経由でカラム調整コントローラ3
10へ送る。最後に、カラム調整コントローラ310は
データをパス383経由でシフト・ラスターI/F31
2へ送る。
【0025】DMAコントロール回路305はフレーム
バッファ304に対する直接メモリアクセスを制御す
る。アドレス・タイミングコントローラ302はフレー
ムバッファ304、DMAコントロール回路305及び
シフト・ラスターI/F312のためのアドレス信号及
びタイミング信号を提供する。エンジンコントロールイ
ンターフェイス部306は、デバイスコントローラ11
1(図1)とラスター装置エンジン112との間で制御
信号やエンジンステータスなどの情報を交換する役割を
持つ。
バッファ304に対する直接メモリアクセスを制御す
る。アドレス・タイミングコントローラ302はフレー
ムバッファ304、DMAコントロール回路305及び
シフト・ラスターI/F312のためのアドレス信号及
びタイミング信号を提供する。エンジンコントロールイ
ンターフェイス部306は、デバイスコントローラ11
1(図1)とラスター装置エンジン112との間で制御
信号やエンジンステータスなどの情報を交換する役割を
持つ。
【0026】本発明において、ラスター装置エンジン1
12は、ペーパートレイセット309に関連した情報、
例えば選択されたペーパー入力トレイが空になる、アク
ティブのペーパー入力トレイが変更された、というよう
な情報を送出するための回路307を有する。このよう
な情報は、スキャンアウトのスケジュールを決定するた
めにバッファサイズ・スキャンアウトコントローラ30
1へ供給可能である。デバイスコントローラ111はま
た、エンジンコントロールインターフェイス306及び
バス250を通して、様々な入力トレイを選択し、ペー
パートレイセット309中で利用可能なペーパートレイ
を問い合わせることができる。デバイスコントローラ1
11は、選択されたペーパートレイが別のスキャン方向
を要求する場合にスキャン方向を変更できる。
12は、ペーパートレイセット309に関連した情報、
例えば選択されたペーパー入力トレイが空になる、アク
ティブのペーパー入力トレイが変更された、というよう
な情報を送出するための回路307を有する。このよう
な情報は、スキャンアウトのスケジュールを決定するた
めにバッファサイズ・スキャンアウトコントローラ30
1へ供給可能である。デバイスコントローラ111はま
た、エンジンコントロールインターフェイス306及び
バス250を通して、様々な入力トレイを選択し、ペー
パートレイセット309中で利用可能なペーパートレイ
を問い合わせることができる。デバイスコントローラ1
11は、選択されたペーパートレイが別のスキャン方向
を要求する場合にスキャン方向を変更できる。
【0027】図4に、フレームバッファ304(図3)
の一実施例が示されている。このフレームバッファはラ
イン及びカラムに配列された複数のメモリセルからなる
フレームバッファマトリックス406と考えることがで
きる。X_sizeは各ラインのメモリセル総数を示
し、Y_sizeはフレームバッファマトリックスのラ
イン総数を示す。Y次元に沿って整列されたメモリセル
が一つのコラムを形成する。各メモリセルは一つの固有
のアドレスと関係付けられる。メモリアドレスは最初に
計画されたスキャン方向に従った一つの連続シーケンス
を持つ。つまり、フレームバッファのメモリセルがトッ
プからボトムへ1ラインずつスキャンアウトされ、か
つ、同じライン中のメモリセルが左から右へスキャンア
ウトされた時に、2次元アドレスは一つのリニアな連続
アドレススタック404(図4)となる。
の一実施例が示されている。このフレームバッファはラ
イン及びカラムに配列された複数のメモリセルからなる
フレームバッファマトリックス406と考えることがで
きる。X_sizeは各ラインのメモリセル総数を示
し、Y_sizeはフレームバッファマトリックスのラ
イン総数を示す。Y次元に沿って整列されたメモリセル
が一つのコラムを形成する。各メモリセルは一つの固有
のアドレスと関係付けられる。メモリアドレスは最初に
計画されたスキャン方向に従った一つの連続シーケンス
を持つ。つまり、フレームバッファのメモリセルがトッ
プからボトムへ1ラインずつスキャンアウトされ、か
つ、同じライン中のメモリセルが左から右へスキャンア
ウトされた時に、2次元アドレスは一つのリニアな連続
アドレススタック404(図4)となる。
【0028】フレームバッファマトリックス406にお
けるアドレスとスタック404におけるアドレスとの間
の対応関係は、特殊な例を用いて説明することができ
る。最初にスキャンアウトされるメモリセル(Buffer
Startと定義)が最初のラインの物理的に最初のメモリ
セル408であり、また最後にスキャンアウトされるメ
モリセル(Buffer Endと定義)がフレームバッファマ
トリックス406の物理的に最後のメモリセル401で
あるとする。さらに、各ラインにn個のメモリセル(X
_size)があり、各カラムにk個のメモリセル(Y
_size)があるとする。
けるアドレスとスタック404におけるアドレスとの間
の対応関係は、特殊な例を用いて説明することができ
る。最初にスキャンアウトされるメモリセル(Buffer
Startと定義)が最初のラインの物理的に最初のメモリ
セル408であり、また最後にスキャンアウトされるメ
モリセル(Buffer Endと定義)がフレームバッファマ
トリックス406の物理的に最後のメモリセル401で
あるとする。さらに、各ラインにn個のメモリセル(X
_size)があり、各カラムにk個のメモリセル(Y
_size)があるとする。
【0029】この場合、最初のラインの最初のメモリア
ドレスはアドレススタックの最初のポジションに位置
し、最初のラインの最後のメモリアドレスはアドレスス
タックのn番目のポジションに位置する。2番目のライ
ンの最初のメモリアドレスは、アドレススタックの(n
+1)番目のポジションに位置し、2番目のラインの最
後のメモリアドレスはアドレススタックの(2×n)番
目のポジションに位置する。最後のライン(k番目のラ
イン)の最初のメモリアドレスはアドレススタックの
[(k−1)×n+1]番目のポジションに位置し、最
後のラインの最後のメモリアドレスはアドレススタック
の(k×n)番目のポジションに位置する。このような
仮定下のアドレス対応関係は、i番ラインの最初のアド
レスはアドレススタックの[(i−1)×n+1]番ポ
ジションに位置し、またi番ラインの最後のアドレスは
(i×n)番ポジションに位置する、というように一般
化できる。
ドレスはアドレススタックの最初のポジションに位置
し、最初のラインの最後のメモリアドレスはアドレスス
タックのn番目のポジションに位置する。2番目のライ
ンの最初のメモリアドレスは、アドレススタックの(n
+1)番目のポジションに位置し、2番目のラインの最
後のメモリアドレスはアドレススタックの(2×n)番
目のポジションに位置する。最後のライン(k番目のラ
イン)の最初のメモリアドレスはアドレススタックの
[(k−1)×n+1]番目のポジションに位置し、最
後のラインの最後のメモリアドレスはアドレススタック
の(k×n)番目のポジションに位置する。このような
仮定下のアドレス対応関係は、i番ラインの最初のアド
レスはアドレススタックの[(i−1)×n+1]番ポ
ジションに位置し、またi番ラインの最後のアドレスは
(i×n)番ポジションに位置する、というように一般
化できる。
【0030】フレームバッファマトリックス内の各メモ
リセルは、典型的には8ビットを持ち、そのビット順は
左から右へ向かってb0b1b2b3b4b5b6b7
である。図4の下部に示したメモリセル418,420
は、フレームバッファマトリックスのメモリセル40
8,410の詳細構造をそれぞれ示す。しかして、最初
に計画されたスキャン方向によれば、フレームバッファ
マトリックス全ビットのスキャンアウト順は、b0b1
b2b3b4b5b6b7,b0b1b2b3b4b5
b6b7,....,b0b1b2b3b4b5b6b7の
順である。
リセルは、典型的には8ビットを持ち、そのビット順は
左から右へ向かってb0b1b2b3b4b5b6b7
である。図4の下部に示したメモリセル418,420
は、フレームバッファマトリックスのメモリセル40
8,410の詳細構造をそれぞれ示す。しかして、最初
に計画されたスキャン方向によれば、フレームバッファ
マトリックス全ビットのスキャンアウト順は、b0b1
b2b3b4b5b6b7,b0b1b2b3b4b5
b6b7,....,b0b1b2b3b4b5b6b7の
順である。
【0031】しかしながら、スキャンアウト方向が最初
に計画された方向と一致しない時(例えばスキャン方向
が最初に計画された方向に対して垂直の時。必然的にフ
レームバッファを1カラムずつスキャンすることにな
る)、上に述べたようなリニアなアドレスシーケンスと
ビット順はあてはまらない。またさらに、スキャンアウ
ト速度を増加させるために、ライン及びカラムの一部だ
けをスキャンアウトしたいことが時々ある。
に計画された方向と一致しない時(例えばスキャン方向
が最初に計画された方向に対して垂直の時。必然的にフ
レームバッファを1カラムずつスキャンすることにな
る)、上に述べたようなリニアなアドレスシーケンスと
ビット順はあてはまらない。またさらに、スキャンアウ
ト速度を増加させるために、ライン及びカラムの一部だ
けをスキャンアウトしたいことが時々ある。
【0032】本発明は、この二つの課題を解決するため
の装置と方法を提供する。
の装置と方法を提供する。
【0033】図5に、スキャン方向Scan_Dirが
最初に計画された方向と同一であるスキャンアウトの場
合が示されている。Scan_Dirが”0”の時は、
フレームバッファは1ラインずつスキャンアウトされ
る。1つのライン内でX次元に沿った2つのスキャンア
ウトシーケンスが存在する。X_Incが”0”ならば
ラインに沿ったスキャンシーケンスは左から右である。
X_Incが”1”ならばラインに沿ったスキャンシー
ケンスは右から左である。X_Incが”1”の時、出
力は作られた画像の鏡像である。図5において、X_I
ncの値”0”に対応するラインスタートアドレス(L
ine_Start_Addr)はメモリセル2に関連
したアドレスであり、X_Incの値”1”に対応した
ラインスタートアドレスはメモリセル3に関連したアド
レスである。
最初に計画された方向と同一であるスキャンアウトの場
合が示されている。Scan_Dirが”0”の時は、
フレームバッファは1ラインずつスキャンアウトされ
る。1つのライン内でX次元に沿った2つのスキャンア
ウトシーケンスが存在する。X_Incが”0”ならば
ラインに沿ったスキャンシーケンスは左から右である。
X_Incが”1”ならばラインに沿ったスキャンシー
ケンスは右から左である。X_Incが”1”の時、出
力は作られた画像の鏡像である。図5において、X_I
ncの値”0”に対応するラインスタートアドレス(L
ine_Start_Addr)はメモリセル2に関連
したアドレスであり、X_Incの値”1”に対応した
ラインスタートアドレスはメモリセル3に関連したアド
レスである。
【0034】図6に、Scan_Dirによって指示さ
れたスキャン方向が最初に計画された方向に対し垂直で
ある場合が示されている。Scan_Dirが”1”の
時はフレームバッファは1カラムずつスキャンアウトさ
れる。
れたスキャン方向が最初に計画された方向に対し垂直で
ある場合が示されている。Scan_Dirが”1”の
時はフレームバッファは1カラムずつスキャンアウトさ
れる。
【0035】一つのカラム内で、Y次元に沿った二つの
スキャンアウトシーケンスが存在する。Y_Incが”
0”ならばカラムに沿ったスキャンシーケンスはトップ
からボトムであり、Y_Incが”1”ならばカラムに
沿ったスキャンシーケンスはボトムからトップである。
スキャンアウトシーケンスが存在する。Y_Incが”
0”ならばカラムに沿ったスキャンシーケンスはトップ
からボトムであり、Y_Incが”1”ならばカラムに
沿ったスキャンシーケンスはボトムからトップである。
【0036】図6において、Y_Incの値”0”に対
応するカラムスタートアドレス(Col_Start_
Addr)はメモリセル3に関連したアドレスであり、
Y_Incの値”1”に対応したカラムスタートアドレ
スはメモリセル2に関連したアドレスである。
応するカラムスタートアドレス(Col_Start_
Addr)はメモリセル3に関連したアドレスであり、
Y_Incの値”1”に対応したカラムスタートアドレ
スはメモリセル2に関連したアドレスである。
【0037】なお、スキャン方向が最初に計画された方
向に対して垂直である時には、フレームバッファにおけ
る読み出し用メモリアドレスはもはや連続的でない。ま
た、X_Incが”1”の時またはScan_Dir
が”1”の時には、もとのビット順(b0b1b2b3
b4b5b6b7)はスキャンアウト動作に適さない。
図7に、カラム調整コントローラ310(図3)の詳細
が示されている。カラム調整コントローラは、入力バッ
ファ352、入力コントローラ354、ビットパッキン
グ部56、ビット順コントローラ・出力バッファセレク
タ358、出力バッファ355(#0)と出力バッファ
57(#1)、及び出力コントローラ359からなる。
向に対して垂直である時には、フレームバッファにおけ
る読み出し用メモリアドレスはもはや連続的でない。ま
た、X_Incが”1”の時またはScan_Dir
が”1”の時には、もとのビット順(b0b1b2b3
b4b5b6b7)はスキャンアウト動作に適さない。
図7に、カラム調整コントローラ310(図3)の詳細
が示されている。カラム調整コントローラは、入力バッ
ファ352、入力コントローラ354、ビットパッキン
グ部56、ビット順コントローラ・出力バッファセレク
タ358、出力バッファ355(#0)と出力バッファ
57(#1)、及び出力コントローラ359からなる。
【0038】入力バッファ352はビット順調整コント
ローラ314(図3)からデータを受け取って入力コン
トローラ354に与える。ビット順調整コントローラ3
14は、X次元でのスキャンシーケンスに応じて、バイ
トを2種類のビット順、すなわちb0b1b2b3b4
b5b6b7とb7b6b5b4b3b2b1b0で供
給できる。
ローラ314(図3)からデータを受け取って入力コン
トローラ354に与える。ビット順調整コントローラ3
14は、X次元でのスキャンシーケンスに応じて、バイ
トを2種類のビット順、すなわちb0b1b2b3b4
b5b6b7とb7b6b5b4b3b2b1b0で供
給できる。
【0039】ビットパッキング部56は複数の行を持
つ。ビットパッキング部内の行数は、フレームバッファ
内の各メモリセルのビット数と一致すべきである。本実
施例では、フレームバッファの各メモリセルは8ビット
であるので、ビットパッキング部は0から8番までの8
行を有する。入力コントローラ354は、入力バッファ
352からの8ビットを、ビットパッキング部56の異
なった行の同じビットポジションへ転送する。
つ。ビットパッキング部内の行数は、フレームバッファ
内の各メモリセルのビット数と一致すべきである。本実
施例では、フレームバッファの各メモリセルは8ビット
であるので、ビットパッキング部は0から8番までの8
行を有する。入力コントローラ354は、入力バッファ
352からの8ビットを、ビットパッキング部56の異
なった行の同じビットポジションへ転送する。
【0040】図7に示す例の場合、入力バッファ352
内のb0b1b2b3b4b5b6b7の順(またはb
7b6b5b4b3b2b1b0の順)の8ビットはそ
れぞれ行0〜7の第1ビットポジションへ転送される。
ゆえに、スキャンシーケンスが左から右の時に、ビット
パッキング部56の行0に8個のb0ビット(フレーム
バッファ内の8メモリセルの第1ビットポジションのビ
ット)だけが入り、スキャンシーケンスが右から左の時
には、ビットパッキング部56の行0に8個のb7ビッ
ト(フレームバッファ内の8メモリセルの第8ビットポ
ジションのビット)だけが入る。これは、フレームバッ
ファ内のビット順がビットパッキング部で90゜または
270゜回転させられるということである。
内のb0b1b2b3b4b5b6b7の順(またはb
7b6b5b4b3b2b1b0の順)の8ビットはそ
れぞれ行0〜7の第1ビットポジションへ転送される。
ゆえに、スキャンシーケンスが左から右の時に、ビット
パッキング部56の行0に8個のb0ビット(フレーム
バッファ内の8メモリセルの第1ビットポジションのビ
ット)だけが入り、スキャンシーケンスが右から左の時
には、ビットパッキング部56の行0に8個のb7ビッ
ト(フレームバッファ内の8メモリセルの第8ビットポ
ジションのビット)だけが入る。これは、フレームバッ
ファ内のビット順がビットパッキング部で90゜または
270゜回転させられるということである。
【0041】出力バッファ355(#0),357(#
1)のそれぞれの行数もまた、フレームバッファの各メ
モリセルのビット数と一致すべきである。よって、各出
力バッファもまた、0〜7番の8行を含む。一つのカラ
ムの全ビットを保持するために、出力バッファの1行あ
たりのメモリサイズはフレームバッファのY_size
以上であるべきである。出力バッファ#0,#1の内部
に、8行の各行内の第1メモリセルの構造が示されてい
る。
1)のそれぞれの行数もまた、フレームバッファの各メ
モリセルのビット数と一致すべきである。よって、各出
力バッファもまた、0〜7番の8行を含む。一つのカラ
ムの全ビットを保持するために、出力バッファの1行あ
たりのメモリサイズはフレームバッファのY_size
以上であるべきである。出力バッファ#0,#1の内部
に、8行の各行内の第1メモリセルの構造が示されてい
る。
【0042】図7において、出力バッファ#0内のビッ
ト順はx次元のスキャンシーケンスが左から右の場合を
示し、また出力バッファ#1内のビット順はx次元のス
キャンシーケンスが右から左の場合を示す。ビット順コ
ントローラ・出力バッファセレクタ358は、制御信号
Buff_numに応じて、出力バッファ#0と出力バ
ッファ#1を選択する。
ト順はx次元のスキャンシーケンスが左から右の場合を
示し、また出力バッファ#1内のビット順はx次元のス
キャンシーケンスが右から左の場合を示す。ビット順コ
ントローラ・出力バッファセレクタ358は、制御信号
Buff_numに応じて、出力バッファ#0と出力バ
ッファ#1を選択する。
【0043】図8に、ビット順調整コントローラ314
(図3)の一例が示されている。レジスタ351はフレ
ームバッファからデータを最初のビット順として受け取
り、2組の出力を、8チャネルを持つゲート353へ与
える。ゲート353の8チャネル中の各チャネルは二つ
の入力を持つ。レジスタ351の二つの出力の一方の組
において、b0b1b2b3b4b5b6b7は8つの
チャンネル1〜8とそれぞれ接続される。レジスタ35
1の二つの出力の他方の組において、b0b1b2b3
b4b5b6b7は8つのチャネル8〜1とそれぞれ接
続される。しかして、ゲート353は、X_Incに応
答して、2種類のビット順すなわちb0b1b2b3b
4b5b6b7の順またはb7b6b5b4b3b2b
1b0の順で出力する。これは、X_Incが”1”の
時にフレームバッファの各メモリセル中のビットが18
0゜回転させられるということである。
(図3)の一例が示されている。レジスタ351はフレ
ームバッファからデータを最初のビット順として受け取
り、2組の出力を、8チャネルを持つゲート353へ与
える。ゲート353の8チャネル中の各チャネルは二つ
の入力を持つ。レジスタ351の二つの出力の一方の組
において、b0b1b2b3b4b5b6b7は8つの
チャンネル1〜8とそれぞれ接続される。レジスタ35
1の二つの出力の他方の組において、b0b1b2b3
b4b5b6b7は8つのチャネル8〜1とそれぞれ接
続される。しかして、ゲート353は、X_Incに応
答して、2種類のビット順すなわちb0b1b2b3b
4b5b6b7の順またはb7b6b5b4b3b2b
1b0の順で出力する。これは、X_Incが”1”の
時にフレームバッファの各メモリセル中のビットが18
0゜回転させられるということである。
【0044】図9に、バッファサイズ・スキャンアウト
コントローラ301(図3)の機能ブロック図が示され
ている。スキャンレジスタ74は8ビットである。ビッ
トX_Incはフレームバッファのx次元に沿ったスキ
ャンシーケンスを指示し、ビットY_Incはフレーム
バッファのy次元に沿ったスキャンシーケンスを指示
し、ビットScan_Dirはスキャン方向を指示す
る。スキャンレジスタ74の残りの5ビットは未定義で
ある。
コントローラ301(図3)の機能ブロック図が示され
ている。スキャンレジスタ74は8ビットである。ビッ
トX_Incはフレームバッファのx次元に沿ったスキ
ャンシーケンスを指示し、ビットY_Incはフレーム
バッファのy次元に沿ったスキャンシーケンスを指示
し、ビットScan_Dirはスキャン方向を指示す
る。スキャンレジスタ74の残りの5ビットは未定義で
ある。
【0045】X_sizeレジスタ68とY_size
レジスタ70はそれぞれフレームバッファのXサイズと
Yサイズを指示する。Scan_Out_Startレ
ジスタ72はフレームバッファのスキャンアウトのスタ
ートアドレスを指示する。なお、スキャンアウトのスタ
ートアドレスは、フレームバッファの物理的なスタート
アドレスと一致しなくともよい。E_Xsizeレジス
タ69は1ラインあたりのスキャンアウトされるべきメ
モリセル数を指示し、E_Ysizeレジスタ71はフ
レームバッファのスキャンアウトされるべきライン数を
指示する。これら6個のレジスタの値はスキャンアウト
動作中は一定に保たれる。
レジスタ70はそれぞれフレームバッファのXサイズと
Yサイズを指示する。Scan_Out_Startレ
ジスタ72はフレームバッファのスキャンアウトのスタ
ートアドレスを指示する。なお、スキャンアウトのスタ
ートアドレスは、フレームバッファの物理的なスタート
アドレスと一致しなくともよい。E_Xsizeレジス
タ69は1ラインあたりのスキャンアウトされるべきメ
モリセル数を指示し、E_Ysizeレジスタ71はフ
レームバッファのスキャンアウトされるべきライン数を
指示する。これら6個のレジスタの値はスキャンアウト
動作中は一定に保たれる。
【0046】R_Addrレジスタ84はフレームバッ
ファの現在の読み出しアドレスを指示する。R_Xsi
zeレジスタは1ライン中の既に読み出されたメモリセ
ル数を指示し、R_Ysizeレジスタ88は1カラム
中の既に読み出されたメモリセル数を指示する。P_A
ddrレジスタ90は、ビットパッキング部56(図
7)のビットポジションと行ポジションの両方を指示す
るために用いられる。P_Addrレジスタはまた、出
力バッファ355(#0),357(#1)の行ポジシ
ョンを指示するためにも用いられる。B_Addrレジ
スタ92は出力バッファ355,357(図7)のカラ
ムポジションを指示する。L_S_Addrレジスタ9
4とC_S_Addrレジスタ96はそれぞれ、フレー
ムバッファのスキャンラインスタートアドレスとスキャ
ンカラムスタートアドレスを指示する。
ファの現在の読み出しアドレスを指示する。R_Xsi
zeレジスタは1ライン中の既に読み出されたメモリセ
ル数を指示し、R_Ysizeレジスタ88は1カラム
中の既に読み出されたメモリセル数を指示する。P_A
ddrレジスタ90は、ビットパッキング部56(図
7)のビットポジションと行ポジションの両方を指示す
るために用いられる。P_Addrレジスタはまた、出
力バッファ355(#0),357(#1)の行ポジシ
ョンを指示するためにも用いられる。B_Addrレジ
スタ92は出力バッファ355,357(図7)のカラ
ムポジションを指示する。L_S_Addrレジスタ9
4とC_S_Addrレジスタ96はそれぞれ、フレー
ムバッファのスキャンラインスタートアドレスとスキャ
ンカラムスタートアドレスを指示する。
【0047】レジスタ84,86,88,90,92,
94,96の値は、レジスタ68,69,70,71,
72,74によって与えられる情報に基づいて、スキャ
ンアウト動作中に更新される。演算ユニット(AU)6
1は、スキャンアウト動作中にレジスタ84,86,8
8,90,92,94,96の値を更新する役割を持
つ。これら7個のレジスタの出力は7チャネルのゲート
60に接続され、このゲート60の出力はAU61の入
力に接続される。しかして、これら7個のレジスタの出
力のそれぞれは、線95を介しデコード論理・コントロ
ーラ80によって制御されて、AU61の入力99に選
択的に接続される。デコード論理・コントローラ80
は、AU61の入力97に対する出力も有する。線97
の入力値は、スキャンアウト動作のステージに依存する
が、+1,−1,+X_sizeまたは−X_size
である。この値の意味するところは図10から図13の
フローチャートで説明される。AUの出力は7つの出力
チャネルを有するゲート82に接続される。ゲート82
の7つの出力はそれぞれ、レジスタ84,86,88,
90,92,94,96の7つの入力と接続される。し
かしてデコード論理・コントローラ80の制御下で、線
81を介し、AUの結果を7つのレジスタへフィードバ
ックすることができる。
94,96の値は、レジスタ68,69,70,71,
72,74によって与えられる情報に基づいて、スキャ
ンアウト動作中に更新される。演算ユニット(AU)6
1は、スキャンアウト動作中にレジスタ84,86,8
8,90,92,94,96の値を更新する役割を持
つ。これら7個のレジスタの出力は7チャネルのゲート
60に接続され、このゲート60の出力はAU61の入
力に接続される。しかして、これら7個のレジスタの出
力のそれぞれは、線95を介しデコード論理・コントロ
ーラ80によって制御されて、AU61の入力99に選
択的に接続される。デコード論理・コントローラ80
は、AU61の入力97に対する出力も有する。線97
の入力値は、スキャンアウト動作のステージに依存する
が、+1,−1,+X_sizeまたは−X_size
である。この値の意味するところは図10から図13の
フローチャートで説明される。AUの出力は7つの出力
チャネルを有するゲート82に接続される。ゲート82
の7つの出力はそれぞれ、レジスタ84,86,88,
90,92,94,96の7つの入力と接続される。し
かしてデコード論理・コントローラ80の制御下で、線
81を介し、AUの結果を7つのレジスタへフィードバ
ックすることができる。
【0048】図10に、スキャン動作のフローチャート
が示されている。ここでは、スキャン方向は最初に計画
された方向と同一である。
が示されている。ここでは、スキャン方向は最初に計画
された方向と同一である。
【0049】スキャンアウト動作の最初に、ステップ1
20において、Line_Start_Addrレジス
タ94とR_Addrレジスタ84(図9)はともにS
can_Out_Startレジスタ72(図9)の値
と等しい値にセットされ、R_Ysizeレジスタ88
とR_Xsizeレジスタ86(図9)の値はそれぞれ
ステップ122,124で0にセットされる。X次元に
沿ったスキャンシーケンスを決定するため、ステップ1
25でX_Inc(図9)の値をテストする。X_In
cの値が”0”のときは、ステップ126でフレームバ
ッファのデータが元のビット順で、R_Addrレジス
タにより指示されたメモリセルからシフト・ラスターI
/F312(図3)へ転送される。X_Incの値が”
1”のときは、ステップ127で、フレームバッファの
データはライン調整コントローラ314(図3)によっ
て180゜回転させられてから、シフト・ラスタI/F
へ転送される。メモリセルからデータが転送された後、
R_Xsizeレジスタの値はステップ128で1だけ
増加する。最初の読み出しシーケンスは図14に示され
たFGATE信号,LSYNC信号及びWCLOCK信
号に同期する。
20において、Line_Start_Addrレジス
タ94とR_Addrレジスタ84(図9)はともにS
can_Out_Startレジスタ72(図9)の値
と等しい値にセットされ、R_Ysizeレジスタ88
とR_Xsizeレジスタ86(図9)の値はそれぞれ
ステップ122,124で0にセットされる。X次元に
沿ったスキャンシーケンスを決定するため、ステップ1
25でX_Inc(図9)の値をテストする。X_In
cの値が”0”のときは、ステップ126でフレームバ
ッファのデータが元のビット順で、R_Addrレジス
タにより指示されたメモリセルからシフト・ラスターI
/F312(図3)へ転送される。X_Incの値が”
1”のときは、ステップ127で、フレームバッファの
データはライン調整コントローラ314(図3)によっ
て180゜回転させられてから、シフト・ラスタI/F
へ転送される。メモリセルからデータが転送された後、
R_Xsizeレジスタの値はステップ128で1だけ
増加する。最初の読み出しシーケンスは図14に示され
たFGATE信号,LSYNC信号及びWCLOCK信
号に同期する。
【0050】次に、ステップ130で、X_Incの値
をテストする。X_Incの値が”0”ならば、1ライ
ンにおけるスキャンアウトシーケンスは左から右である
ので、ステップ132でR_Addrレジスタの値が1
だけ増加する。X_Incの値が”1”ならば、ライン
におけるスキャンアウトシーケンスは右から左であるの
で、ステップ134でR_Addrレジスタの値が1だ
け減少する。
をテストする。X_Incの値が”0”ならば、1ライ
ンにおけるスキャンアウトシーケンスは左から右である
ので、ステップ132でR_Addrレジスタの値が1
だけ増加する。X_Incの値が”1”ならば、ライン
におけるスキャンアウトシーケンスは右から左であるの
で、ステップ134でR_Addrレジスタの値が1だ
け減少する。
【0051】ステップ136において、R_Xsize
レジスタ86(図9)の値がE_Xsizeレジスタ6
9(図9)の値と比較される。R_Xsizeレジスタ
の値がE_Xsizeレジスタの値と等しくないとき
は、このラインはスキャンアウトされていないので、同
じラインの次のメモリセルを読むために動作はステップ
125へ戻る。
レジスタ86(図9)の値がE_Xsizeレジスタ6
9(図9)の値と比較される。R_Xsizeレジスタ
の値がE_Xsizeレジスタの値と等しくないとき
は、このラインはスキャンアウトされていないので、同
じラインの次のメモリセルを読むために動作はステップ
125へ戻る。
【0052】R_Xsizeレジスタの値がE_Xsi
zeレジスタの値と等しいならば(または、図14に示
す次のLSYNC信号が図3のエンジン112から割り
込み経由で受信されたならば)、そのラインはスキャン
アウト済みであるので、ステップ138においてR_Y
サイズレジスタ88(図9)の値が1だけ増加する。
zeレジスタの値と等しいならば(または、図14に示
す次のLSYNC信号が図3のエンジン112から割り
込み経由で受信されたならば)、そのラインはスキャン
アウト済みであるので、ステップ138においてR_Y
サイズレジスタ88(図9)の値が1だけ増加する。
【0053】次のラインの最初のアドレスを決定するた
め、ステップ140でY_Incレジスタ74(図9)
の値をテストする。Y_Incレジスタの値が”0”の
ときは、すなわちY次元に沿ったスキャンアウトシーケ
ンスがトップのラインからボトムのラインということで
あるので、ステップ142で、Line_Start_
Addrアドレス94(図9)の値がX_sizeだけ
増加する。Y_Incレジスタの値が”1”であれば、
Y次元に沿ったスキャンアウトシーケンスはトップのラ
インからボトムのラインであるということであるので、
ステップ144で、Line_Start_Addrレ
ジスタの値がXだけ減少する。ステップ146で、R_
AddrレジスタがLine_Start_Addrレ
ジスタ(次ラインの最初のアドレスが格納される)の値
と等しい値にセットされる。
め、ステップ140でY_Incレジスタ74(図9)
の値をテストする。Y_Incレジスタの値が”0”の
ときは、すなわちY次元に沿ったスキャンアウトシーケ
ンスがトップのラインからボトムのラインということで
あるので、ステップ142で、Line_Start_
Addrアドレス94(図9)の値がX_sizeだけ
増加する。Y_Incレジスタの値が”1”であれば、
Y次元に沿ったスキャンアウトシーケンスはトップのラ
インからボトムのラインであるということであるので、
ステップ144で、Line_Start_Addrレ
ジスタの値がXだけ減少する。ステップ146で、R_
AddrレジスタがLine_Start_Addrレ
ジスタ(次ラインの最初のアドレスが格納される)の値
と等しい値にセットされる。
【0054】ステップ148において、R_Ysize
レジスタの値がE_Ysizeレジスタ7(図9)の値
と比較される。R_Ysizeレジスタの値がE_Ys
izeレジスタの値と等しくないときは、次のラインを
スキャンするためにスキャン動作はステップ124へ戻
る。R_Ysizeレジスタの値がE_Ysizeレジ
スタの値と等しいと(または図13のFGATE信号が
変化すると)、フレームバッファのスキャン動作は完了
する。
レジスタの値がE_Ysizeレジスタ7(図9)の値
と比較される。R_Ysizeレジスタの値がE_Ys
izeレジスタの値と等しくないときは、次のラインを
スキャンするためにスキャン動作はステップ124へ戻
る。R_Ysizeレジスタの値がE_Ysizeレジ
スタの値と等しいと(または図13のFGATE信号が
変化すると)、フレームバッファのスキャン動作は完了
する。
【0055】図11から図13に、スキャン方向が最初
に計画されたスキャン方向に対して垂直のスキャン動作
のフローチャートが示されている。
に計画されたスキャン方向に対して垂直のスキャン動作
のフローチャートが示されている。
【0056】ここで図11を参照する。図11には二つ
の動作ループがある。1番目のループは線155と線1
56によって囲まれたパスである。スキャンアウト動作
が、このループを1回終了した後に、R_Xsizeレ
ジスタはステップ170で1だけ増加し、一つのカラム
がスキャンアウトされたことを表示する。
の動作ループがある。1番目のループは線155と線1
56によって囲まれたパスである。スキャンアウト動作
が、このループを1回終了した後に、R_Xsizeレ
ジスタはステップ170で1だけ増加し、一つのカラム
がスキャンアウトされたことを表示する。
【0057】2番目のループは、線157と線158に
よって囲まれたパスである。スキャンアウト動作がこの
ループを1回終了した後、R_Ysizeレジスタの値
はステップ176またはステップ178でX_size
だけ変化し、一つのカラムの一つのメモリセルがスキャ
ンアウトされたことを表示する。2番目のループは1番
目のループ内にネストされている。
よって囲まれたパスである。スキャンアウト動作がこの
ループを1回終了した後、R_Ysizeレジスタの値
はステップ176またはステップ178でX_size
だけ変化し、一つのカラムの一つのメモリセルがスキャ
ンアウトされたことを表示する。2番目のループは1番
目のループ内にネストされている。
【0058】ステップ150において、R_Addrレ
ジスタ84とCol_Start_Addrレジスタ9
6(図9)の値が両方ともScan_Out_Star
tレジスタ72(図9)と等しい値にセットされる。ま
た、バッファ355,357がビットパッキング部56
とともに0にセットされる。ステップ152,154
で、R_Xsizeレジスタ86とR_Ysizeレジ
スタ88(図9)がそれぞれ1にセットされる。Buf
f_num,B_Addr及びP_Addrは0にセッ
トされる。ステップ162は、X次元に沿ったスキャン
シーケンスを決定するために、X_Inc(図9)の値
をテストする。X_Incの値が”0”のときは、ライ
ンのスキャンシーケンスが左から右であるので、ステッ
プ164でフレームバッファのビットが初めのビット順
で入力バッファ352(図7)へ転送される。X_In
cが”1”のときは、各ラインのスキャンシーケンスが
右から左であるので、ステップ166で、フレームバッ
ファのビットがビット順調整コントローラ(図8)を通
し入力バッファ352へ転送される。フレームバッファ
から入力バッファへの各バイトの転送後、スキャンアウ
ト動作は図11から図12へ移る。
ジスタ84とCol_Start_Addrレジスタ9
6(図9)の値が両方ともScan_Out_Star
tレジスタ72(図9)と等しい値にセットされる。ま
た、バッファ355,357がビットパッキング部56
とともに0にセットされる。ステップ152,154
で、R_Xsizeレジスタ86とR_Ysizeレジ
スタ88(図9)がそれぞれ1にセットされる。Buf
f_num,B_Addr及びP_Addrは0にセッ
トされる。ステップ162は、X次元に沿ったスキャン
シーケンスを決定するために、X_Inc(図9)の値
をテストする。X_Incの値が”0”のときは、ライ
ンのスキャンシーケンスが左から右であるので、ステッ
プ164でフレームバッファのビットが初めのビット順
で入力バッファ352(図7)へ転送される。X_In
cが”1”のときは、各ラインのスキャンシーケンスが
右から左であるので、ステップ166で、フレームバッ
ファのビットがビット順調整コントローラ(図8)を通
し入力バッファ352へ転送される。フレームバッファ
から入力バッファへの各バイトの転送後、スキャンアウ
ト動作は図11から図12へ移る。
【0059】図12は三つの機能、すなわち1)入力バ
ッファからビットパッキング部56(図7)へ1メモリ
セルのビットを転送すること、2)ビットパッキング部
が一杯であるか、あるいは、1カラムのメモリセルがス
キャンアウトされた時に、ビットパッキング部から出力
バッファ355または357へ8行のビットを転送する
こと、3)1カラムのメモリセルがスキャンアウトされ
た時に、次の1カラムのビットを出力バッファへ送る準
備をすること、を有する。これら3機能について、以下
に図12を参照しながら、より詳細に説明する。なお、
図12における動作機能は図11の2番目のループ内に
ネストされている。
ッファからビットパッキング部56(図7)へ1メモリ
セルのビットを転送すること、2)ビットパッキング部
が一杯であるか、あるいは、1カラムのメモリセルがス
キャンアウトされた時に、ビットパッキング部から出力
バッファ355または357へ8行のビットを転送する
こと、3)1カラムのメモリセルがスキャンアウトされ
た時に、次の1カラムのビットを出力バッファへ送る準
備をすること、を有する。これら3機能について、以下
に図12を参照しながら、より詳細に説明する。なお、
図12における動作機能は図11の2番目のループ内に
ネストされている。
【0060】3機能の中の一つまたは二つ以上の機能を
終了後、スキャンアウト動作は図11の入口Eに戻る。
終了後、スキャンアウト動作は図11の入口Eに戻る。
【0061】入力バッファ内のビットがビットパッキン
グ部へ転送された後、ステップ167は、R_Ysiz
eレジスタの値を1だけ増加させる。一つのカラムがス
キャンアウトされたか否かを判断するため、ステップ1
68は、R_Ysizeレジスタの値とE_Ysize
レジスタ69(図9)の値とを比較する。このカラムが
スキャンアウトされていないときは、Y次元に沿ったス
キャンシーケンスを決定するため、ステップ174はさ
らにY_Incレジスタ(図9)の値をテストする。Y
次元のスキャンシーケンスがトップからボトムのときに
は(Y_Inc=”0”)、ステップ176で、R_A
ddrレジスタの値がX_sizeだけ増加する。Y次
元のスキャンシーケンスがボトムからトップのとき(Y
_Inc=”1”)には、ステップ178でR_Add
rレジスタの値がX_sizeだけ減少する。なお、ス
テップ176またはステップ178において、次に読み
出すアドレスは同一カラム内の隣のアドレスであって、
同一ライン内の隣のアドレスでないことを認識すべきで
ある。次に読み出すアドレスが得られた後、動作はステ
ップ162に戻り2番目ループの次回の実行を開始す
る。
グ部へ転送された後、ステップ167は、R_Ysiz
eレジスタの値を1だけ増加させる。一つのカラムがス
キャンアウトされたか否かを判断するため、ステップ1
68は、R_Ysizeレジスタの値とE_Ysize
レジスタ69(図9)の値とを比較する。このカラムが
スキャンアウトされていないときは、Y次元に沿ったス
キャンシーケンスを決定するため、ステップ174はさ
らにY_Incレジスタ(図9)の値をテストする。Y
次元のスキャンシーケンスがトップからボトムのときに
は(Y_Inc=”0”)、ステップ176で、R_A
ddrレジスタの値がX_sizeだけ増加する。Y次
元のスキャンシーケンスがボトムからトップのとき(Y
_Inc=”1”)には、ステップ178でR_Add
rレジスタの値がX_sizeだけ減少する。なお、ス
テップ176またはステップ178において、次に読み
出すアドレスは同一カラム内の隣のアドレスであって、
同一ライン内の隣のアドレスでないことを認識すべきで
ある。次に読み出すアドレスが得られた後、動作はステ
ップ162に戻り2番目ループの次回の実行を開始す
る。
【0062】ステップ168でカラムがスキャンアウト
されたと判断すれば、ステップ170はR_Xsize
レジスタ86(図9)の値を1だけ増加させる。全ての
カラムがスキャンアウトされたか否かを判断するため、
ステップ172はR_Xsizeレジスタの値をE_X
sizeレジスタ(図9)の値と比較する。R_Xsi
zeレジスタの値がE_Xsizeレジスタの値より大
きくないならば、後続ステップで次カラムのためのカラ
ムスタートアドレス(Col_Start_Addrレ
ジスタの値)を取得することになる。
されたと判断すれば、ステップ170はR_Xsize
レジスタ86(図9)の値を1だけ増加させる。全ての
カラムがスキャンアウトされたか否かを判断するため、
ステップ172はR_Xsizeレジスタの値をE_X
sizeレジスタ(図9)の値と比較する。R_Xsi
zeレジスタの値がE_Xsizeレジスタの値より大
きくないならば、後続ステップで次カラムのためのカラ
ムスタートアドレス(Col_Start_Addrレ
ジスタの値)を取得することになる。
【0063】X次元に沿ったラインスキャンシーケンス
を決定するため、ステップ186はX_Incの値をテ
ストする。ラインスキャンシーケンスが左から右(X_
Inc値=”0”)のときは、Col_Start_A
ddrレジスタ96(図9)の値はステップ188で1
だけ増加するが、ラインスキャンシーケンスが右から左
(X_Inc値=”1”)のときは、Col_Star
t_Addrレジスタの値はステップ190で1だけ減
少する。ステップ192はR_Addrレジスタを次カ
ラムスタートアドレス(Col_Start_Addr
レジスタの値)にセットする。読み出すべき次カラムス
タートアドレスが得られた後に、動作はステップ162
に戻り1番目のループの実行を開始する。R_Xsiz
eレジスタの値がE_xsizeレジスタの値より大き
いときは、そのカラムの全てがスキャンアウトされたと
いうことであるので、ステップ172はスキャンアウト
動作を終了する。
を決定するため、ステップ186はX_Incの値をテ
ストする。ラインスキャンシーケンスが左から右(X_
Inc値=”0”)のときは、Col_Start_A
ddrレジスタ96(図9)の値はステップ188で1
だけ増加するが、ラインスキャンシーケンスが右から左
(X_Inc値=”1”)のときは、Col_Star
t_Addrレジスタの値はステップ190で1だけ減
少する。ステップ192はR_Addrレジスタを次カ
ラムスタートアドレス(Col_Start_Addr
レジスタの値)にセットする。読み出すべき次カラムス
タートアドレスが得られた後に、動作はステップ162
に戻り1番目のループの実行を開始する。R_Xsiz
eレジスタの値がE_xsizeレジスタの値より大き
いときは、そのカラムの全てがスキャンアウトされたと
いうことであるので、ステップ172はスキャンアウト
動作を終了する。
【0064】ここで図12を参照する。図12におい
て、ステップ202で入力バッファ352から8ビット
をバイト単位でビットパッキング部56内の各行の同じ
ビットポジションへ転送する。ビットパッキング部56
のビットポジションはP_Addrレジスタによって指
示される。1バイトのビットがビットパッキング部56
へ転送された後、ステップ204でP_Addrレジス
タの値を1だけ増加させることによりビットパッキング
部56の次のビットポジションを指示する。
て、ステップ202で入力バッファ352から8ビット
をバイト単位でビットパッキング部56内の各行の同じ
ビットポジションへ転送する。ビットパッキング部56
のビットポジションはP_Addrレジスタによって指
示される。1バイトのビットがビットパッキング部56
へ転送された後、ステップ204でP_Addrレジス
タの値を1だけ増加させることによりビットパッキング
部56の次のビットポジションを指示する。
【0065】1つのカラムがスキャンアウトされたか否
かを判定するため、ステップ206でR_Ysizeレ
ジスタの値をE_Ysizeレジスタの値と比較する。
R_Ysizeレジスタの値がE_Ysizeレジスタ
の値と等しくないときは、ステップ208でP_Add
rレジスタの値を7と比較することによって、ビットパ
ッキング部が一杯になっているか判定する。
かを判定するため、ステップ206でR_Ysizeレ
ジスタの値をE_Ysizeレジスタの値と比較する。
R_Ysizeレジスタの値がE_Ysizeレジスタ
の値と等しくないときは、ステップ208でP_Add
rレジスタの値を7と比較することによって、ビットパ
ッキング部が一杯になっているか判定する。
【0066】ビットパッキング部56が一杯になってい
ないときは、フレームバッファスから別の1バイトを入
力バッファへ入れるために、テップ208で動作を図1
1の入口Eへ分岐する。
ないときは、フレームバッファスから別の1バイトを入
力バッファへ入れるために、テップ208で動作を図1
1の入口Eへ分岐する。
【0067】ビットパッキング部56が一杯になってい
るときは、ステップ210でビットパッキング部56か
らBuff_numにより指定された出力バッファへデ
ータを転送する。出力バッファのカラムポジションはB
_Addrレジスタによって指示される。ビットパッキ
ング部56から出力バッファへのデータ転送の後、ステ
ップ212でB_Addrレジスタの値を1だけ増加さ
せ、出力バッファの次カラムを指定する。ビットパッキ
ング部56を再び満たす準備のために、ステップ214
とステップ216で、P_Addrレジスタ及びビット
パッキング部56の全セルがそれぞ0にセットされる。
ビットパッキング部56を再び満たすため、スキャン動
作は出口Fより図11の入口Eへ飛ぶ。
るときは、ステップ210でビットパッキング部56か
らBuff_numにより指定された出力バッファへデ
ータを転送する。出力バッファのカラムポジションはB
_Addrレジスタによって指示される。ビットパッキ
ング部56から出力バッファへのデータ転送の後、ステ
ップ212でB_Addrレジスタの値を1だけ増加さ
せ、出力バッファの次カラムを指定する。ビットパッキ
ング部56を再び満たす準備のために、ステップ214
とステップ216で、P_Addrレジスタ及びビット
パッキング部56の全セルがそれぞ0にセットされる。
ビットパッキング部56を再び満たすため、スキャン動
作は出口Fより図11の入口Eへ飛ぶ。
【0068】ステップ206でR_Ysizeレジスタ
の値がE_Ysizeレジスタの値と等しいと判定した
場合、一つのカラムがスキャンアウトされたということ
であるので、ステップ207でビットパッキング部56
からBuff_numによって指定された出力バッファ
へデータを転送する。出力バッファの再充填の開始準備
において、ステップ209でB_Addrレジスタを0
にセットし出力バッファの1番目のカラムを指定し、ま
た、出力バッファ#0と出力バッファ#1を交互に選択
するためにステップ211でBuff_numを値を1
(mod2)だけ増加させる。新しく選ばれた出力バッ
ファにデータを満たす前に、ステップ213で、REA
DYコンディションをテストすることによって、出力バ
ッファが新しいデータを受け取り可能であるか判定す
る。ステップ213は、出力バッファが新しいデータを
受け取り可能となるまでREADYコンディションを連
続的にテストする。
の値がE_Ysizeレジスタの値と等しいと判定した
場合、一つのカラムがスキャンアウトされたということ
であるので、ステップ207でビットパッキング部56
からBuff_numによって指定された出力バッファ
へデータを転送する。出力バッファの再充填の開始準備
において、ステップ209でB_Addrレジスタを0
にセットし出力バッファの1番目のカラムを指定し、ま
た、出力バッファ#0と出力バッファ#1を交互に選択
するためにステップ211でBuff_numを値を1
(mod2)だけ増加させる。新しく選ばれた出力バッ
ファにデータを満たす前に、ステップ213で、REA
DYコンディションをテストすることによって、出力バ
ッファが新しいデータを受け取り可能であるか判定す
る。ステップ213は、出力バッファが新しいデータを
受け取り可能となるまでREADYコンディションを連
続的にテストする。
【0069】このステップが必要である理由は、新しく
選ばれた出力バッファがラスター装置エンジンへのデー
タ転送の途中であると、この新しく選ばれた出力バッフ
ァ内のデータが新データの充填によって破壊されるから
である。代わりの方法は、新しく選択された出力バッフ
ァが新データを受け取り可能となった時に割り込み信号
を出す方法である。
選ばれた出力バッファがラスター装置エンジンへのデー
タ転送の途中であると、この新しく選ばれた出力バッフ
ァ内のデータが新データの充填によって破壊されるから
である。代わりの方法は、新しく選択された出力バッフ
ァが新データを受け取り可能となった時に割り込み信号
を出す方法である。
【0070】新しく選ばれた出力バッファにデータを満
たす準備のために、P_Addrレジスタとビットパッ
キング部56の全セルはステップ214とステップ21
6でそれぞれ0にセットされる。動作は出口Fより図1
1の入口Eへ飛ぶ。
たす準備のために、P_Addrレジスタとビットパッ
キング部56の全セルはステップ214とステップ21
6でそれぞれ0にセットされる。動作は出口Fより図1
1の入口Eへ飛ぶ。
【0071】図13に、図12におけるステップ20
7,210の詳細が示されている。ステップ222はP
_Addrレジスタを0にセットしてビットパッキング
部及び出力バッファの第1行を指定する。ステップ22
4でビットパッキング部のP_Addr行から1バイト
を取り出し、ステップ226で同バイトを出力バッファ
のP_Addr行のB_Addrカラムへ転送する。こ
のバイトがビットパッキング部から出力バッファへ転送
された後、ステップ228でP_Addrレジスタの値
を1だけ増加させ、ビットパッキング部及び出力バッフ
ァの次行を指定する。
7,210の詳細が示されている。ステップ222はP
_Addrレジスタを0にセットしてビットパッキング
部及び出力バッファの第1行を指定する。ステップ22
4でビットパッキング部のP_Addr行から1バイト
を取り出し、ステップ226で同バイトを出力バッファ
のP_Addr行のB_Addrカラムへ転送する。こ
のバイトがビットパッキング部から出力バッファへ転送
された後、ステップ228でP_Addrレジスタの値
を1だけ増加させ、ビットパッキング部及び出力バッフ
ァの次行を指定する。
【0072】ステップ230で、P_Addrレジスタ
の値を7と比較することにより、ビットパッキング部の
全行が出力バッファへ転送されたかを判定する。ビット
パッキング部の全行の出力バッファへの転送が完了して
いないときは、ステップ230は動作をステップ224
へ分岐させる。ビットパッキング部の全行が出力バッフ
ァへ転送されたときは、動作は終了する。
の値を7と比較することにより、ビットパッキング部の
全行が出力バッファへ転送されたかを判定する。ビット
パッキング部の全行の出力バッファへの転送が完了して
いないときは、ステップ230は動作をステップ224
へ分岐させる。ビットパッキング部の全行が出力バッフ
ァへ転送されたときは、動作は終了する。
【0073】以上、本発明をハードウエアによって実施
する例について説明したが、当業者であれば本発明をソ
フトウエアによって実現可能であることは明かであろ
う。
する例について説明したが、当業者であれば本発明をソ
フトウエアによって実現可能であることは明かであろ
う。
【0074】データ転送シーケンス全体が図14に示さ
れたタイミングによって同期化される。例えば、スキャ
ンラインの切り替えはLSYNC信号に同期する。
れたタイミングによって同期化される。例えば、スキャ
ンラインの切り替えはLSYNC信号に同期する。
【0075】なお、本発明は前記実施例に限定されるも
のではなく、特許請求の範囲の各項に定義された範囲内
で様々な実施態様を包含するものである。また、以上の
記載に基づいて、当業者は様々な変形を試みることが可
能であろうが、それらも本発明の範囲に包含されるもの
である。
のではなく、特許請求の範囲の各項に定義された範囲内
で様々な実施態様を包含するものである。また、以上の
記載に基づいて、当業者は様々な変形を試みることが可
能であろうが、それらも本発明の範囲に包含されるもの
である。
【0076】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ラスター出力装置用のフルページビットマッ
プを作るためのフレームバッファに対する異方向スキャ
ン及び変換(回転)のためのコスト効率のよい装置及び
方法が実現される。
によれば、ラスター出力装置用のフルページビットマッ
プを作るためのフレームバッファに対する異方向スキャ
ン及び変換(回転)のためのコスト効率のよい装置及び
方法が実現される。
【図1】システムの全体構成を示す。
【図2】図1に示されたデバイスコントローラのハード
ウエア機能ブロック図を示す。
ウエア機能ブロック図を示す。
【図3】図2に示されたラスター装置インターフェイス
部及びフレームバッファのハードウエア機能ブロック図
を示す。
部及びフレームバッファのハードウエア機能ブロック図
を示す。
【図4】図3に示されたフレームバッファの詳細に示
す。
す。
【図5】最初に計画されたスキャン方向のスキャンアウ
トのケースを示す。
トのケースを示す。
【図6】最初に計画されたスキャン方向に対して垂直な
スキャン方向のスキャンアウトのケースを示す。
スキャン方向のスキャンアウトのケースを示す。
【図7】図3に示されたカラム調整コントローラ(バッ
ファ)のハードウエアブロック図を示す。
ファ)のハードウエアブロック図を示す。
【図8】図3に示されたビット順調整コントローラのハ
ードウエアブロック図を示す。
ードウエアブロック図を示す。
【図9】図3に示されたバッファサイズ・スキャンアウ
トコントローラのハードウエアブロック図を示す。
トコントローラのハードウエアブロック図を示す。
【図10】動作のフローチャートを示す。
【図11】動作のフローチャートを示す。
【図12】動作のフローチャートを示す。
【図13】動作のフローチャートを示す。
【図14】スキャンアウト動作のためのタイミング信号
の一部を示す。
の一部を示す。
60,82 ゲート 61 演算ユニット(AU) 62 入力コントローラ 68,69,70,71,72,74 レジスタ 84,86,88,90,92,94,96 レジスタ 101 ホストCPU(ホストコンピュータ) 102 バス 110 ラスター出力装置 111 デバイスコントローラ 112 ラスター装置エンジン 201 ローカルCPU 203 ホスト通信部 205 プログラムEPROM(ROM) 207 DRAM 208 フレームバッファ 209 ラスター装置インターフェイス部 250 ローカルバス 301 バッファサイズ・スキャンアウトコントローラ 302 アドレス・タイミングコントローラ 304 フレームバッファ 305 DMA制御回路 306 エンジンコントロールインターフェイス部 308 データパスコントローラ 310 カラム調整コントローラ 312 シフト・ラスターI/F部 314 ビット順調整コントローラ 351 レジスタ 352 入力バッファ 353 ゲート 354 入力コントローラ 355 出力バッファ(#0) 356 ビットパッキング部 357 出力バッファ(#1) 358 ビット順コントローラ・出力バッファセレクタ 359 出力コントローラ 401,408,410 メモリセル 404 アドレススタック 406 フレームバッファマトリックス
Claims (37)
- 【請求項1】 メモリセルマトリックスを有するフレー
ムバッファを具備し、該メモリセルマトリックスはX次
元に沿ったライン及びY次元に沿ったカラムからなり、
該フレームバッファは第1スキャン方向及び第2スキャ
ン方向にスキャンアウトされることが可能であり、該メ
モリセルは該第1スキャン方向に従ってスキャンアウト
された時に連続したリニアなアドレスシーケンスを持
ち、 該第1スキャン方向を指示するための第1スキャン方向
信号を発生し、また該第2スキャン方向を指示するため
の第2スキャン方向信号を発生する方向指示手段、及
び、該第1スキャン方向信号に応答して該第1スキャン
方向のためのスキャンアドレスを発生し、また該第2ス
キャン方向信号に応答して該第2スキャン方向のための
スキャンアドレスを発生するアドレス発生手段を具備す
る、ラスター装置用フルページビットマップの作成装
置。 - 【請求項2】 該X次元はXのサイズを持ち、該Y次元
はYのサイズを持ち、該メモリセルのそれぞれはnビッ
トであり、該メモリセルの全ビットは該第1スキャン方
向に対応した予め決められたビット順を有し、 さらに、該第2スキャン方向に応じて該ビット順を調整
する第1調整手段を具備することを特徴とする、請求項
1記載のラスター装置用フルページビットマップの作成
装置。 - 【請求項3】 該アドレス発生手段が、該連続したリニ
アアドレスシーケンス中のスキャンポジションを指示す
る第1ポジション指示手段、該Xのサイズを指示する第
1サイズ指示手段、及び該Yのサイズを指示する第2サ
イズ指示手段を具備することを特徴とする、請求項2記
載のラスター装置用フルページビットマップの作成装
置。 - 【請求項4】 該アドレス発生手段が、該X次元におけ
るスキャンアウトされたサイズを指示する第3サイズ指
示手段、Y次元におけるスキャンアウトされたサイズを
指示する第4サイズ指示手段、及び、該第1ポジション
手段と該第3及び第4サイズ指示手段を更新する手段を
具備することを特徴とする、請求項3記載のラスター装
置用フルページビットマップの作成装置。 - 【請求項5】 該アドレス発生手段が、該フレームバッ
ファ内のスタートスキャンアドレスを指示する第2ポジ
ション指示手段を具備することを特徴とする、請求項4
記載のラスター装置用フルページビットマップの作成装
置。 - 【請求項6】 該第1調整手段が該第2スキャン方向に
応じて該フレームバッファを90゜回転することを特徴
とする、請求項2記載のラスター装置用フルページビッ
トマップの作成装置。 - 【請求項7】 該第1調整手段が、少なくともnライン
を有する第1調整用バッファ手段を具備し、該nライン
中の各ラインは少なくともnビットポジションを有し、
該第1調整用バッファ手段の一つのライン中の該nビッ
トポジションは該フレームバッファ内のn個の別々のメ
モリセルからのnビットを記憶することを特徴とする、
請求項2記載のラスター装置用フルページビットマップ
の作成装置。 - 【請求項8】 該第1調整手段が、少なくともnライン
を有する第2調整用バッファ手段を具備し、該各ライン
は少なくとも該Yと等しいサイズを持ち、該第2調整用
バッファ手段の1ラインは一つのカラム内の異なったメ
モリセルからのビットを同じビットポジションに記憶す
ることを特徴とする、請求項7記載のラスター装置用フ
ルページビットマップの作成装置。 - 【請求項9】 該第1調整手段が、少なくとも二つの第
2調整用バッファ手段を具備し、該第2調整バッファ手
段のそれぞれは少なくとも該Yと等しいサイズを持つ少
なくともnラインを有し、該該第2調整用バッファ内の
1ラインは1カラム中の別々のメモリセルからのビット
を同じビットポジションに記憶し、また、該第1調整手
段が該少なくとも二つの第2調整用バッファ手段を交互
に選択する手段を具備することを特徴とする、請求項7
記載のラスター装置用フルページビットマップの作成装
置 - 【請求項10】 該X次元に沿った第1及び第2のスキ
ャンシーケンスを指示する第1シーケンス指示手段を具
備することを特徴とする、請求項8記載のラスター装置
用フルページビットマップの作成装置。 - 【請求項11】 該第1シーケンス指示手段によって発
生した該第1及び第1のスキャンシーケンスに応じて該
ビット順を調整する第2調整手段を具備することを特徴
とする、請求項10記載のラスター装置用フルページビ
ットマップの作成装置。 - 【請求項12】 該第2調整手段が該フレームバッファ
を180゜回転させることを特徴とする、請求項11記
載のラスター装置用フルページビットマップの作成装
置。 - 【請求項13】 該第2調整手段が少なくともnビット
ポジションを有するバッファ手段を具備し、該nビット
ポジションが、該X次元に沿った該第1スキャンシーケ
ンス及び該第2スキャンシーケンスに応じて2つの異な
ったビットポジション順を持つことを特徴とする、請求
項11記載のラスター装置用フルページビットマップの
作成装置。 - 【請求項14】 該第1調整手段が、該X次元に沿った
該第1スキャンシーケンス及び該第2スキャンシーケン
スに応じて二つの異なったビットポジション順を持ち、
該第2調整手段が、該X次元に沿った該第1スキャンシ
ーケンス及び該第2スキャンシーケンスに応じて二つの
異なったライン順を持つことを特徴とする、請求項10
記載のラスター装置用フルページビットマップの作成装
置。 - 【請求項15】 該アドレス発生手段が、該X次元に沿
った該第1スキャンシーケンス及び該第2スキャンシー
ケンスに応じて該スキャンアドレスを発生することを特
徴とする、請求項10記載のラスター装置用フルページ
ビットマップの作成装置。 - 【請求項16】 該Y次元に沿った第1スキャンシーケ
ンス及び第2スキャンシーケンスを指示する第2シーケ
ンス指示手段を具備することを特徴とする、請求項15
記載のラスター装置用フルページビットマップの作成装
置。 - 【請求項17】 該アドレス発生手段が該Y次元に沿っ
た該第1スキャンシーケンス及び該第2スキャンシーケ
ンスに応じて該スキャンアドレスを発生することを特徴
とする、請求項16記載のラスター装置用フルページビ
ットマップの作成装置。 - 【請求項18】 該ラスター装置の動作ステータスを与
える手段を具備し、該方向指示手段が該動作ステータス
に応じて該第1スキャン方向信号及び該第2スキャン方
向信号を指示することを特徴とする、請求項2記載のラ
スター装置用フルページビットマップの作成装置。 - 【請求項19】 ペーパートレイのセット、及び該ペー
パートレイを選択する手段を具備し、 該方向指示手段が該選択手段に応答して該第1スキャン
方向信号及び該第2スキャン方向信号を発生することを
特徴とする、請求項2記載のラスター装置用フルページ
ビットマップの作成装置。 - 【請求項20】 メモリセルのマトリックスを有するフ
レームバッファを具備し、該メモリセルマトリックスは
X次元とY次元からなり、該フレームバッファは第1ス
キャン方向及び第2スキャン方向にスキャンアウトされ
ることができ、該メモリセルは該第1スキャン方向に従
ってスキャンアウトされた時に連続したリニアなアドレ
スシーケンスを持ち、該メモリセルのそれぞれはnビッ
トであり、該メモリセルの全ビットは該第1スキャン方
向に対応したビット順を持ち、該第1スキャン方向を指
示するための第1方向信号を発生し、該第2スキャン方
向を指示するための第2方向信号を発生する方向指示手
段、 該フレームバッファからデータを受け取って該データを
ラスター装置へ与える手段、 該第2方向信号に応答して該フレームバッファのカラム
を90゜回転して該受け取って与える手段へ転送する第
1調整手段、及び該フレームバッファから該受け取って
与える手段へのデータ転送を制御する手段、を具備し、 該制御手段は、該第1スキャン方向に応じて該フレーム
バッファから該データを、該受け取って与える手段へ直
接転送し、該第2スキャン方向に応じて該フレームバッ
ファから該データを、該受け取って与える手段へ該デー
タを転送することを特徴とする、ラスター装置用フルペ
ージビットマップの作成装置。 - 【請求項21】 該X次元に沿った第1スキャンシーケ
ンス及び第2スキャンシーケンスを指示するシーケンス
指示手段、及び、該Y次元に沿った該第2スキャンシー
ケンスに応じて該フレームバッファを180゜回転し、
該データを該受け取って与える手段へ転送する第2調整
手段を具備し、 該制御手段は、該第1スキャン方向に応じて該フレーム
バッファから該データを、該受け取って与える手段へ直
接転送し、該第2スキャン方向に応じて該フレームバッ
ファから該データを、該受け取って与える手段へ転送
し、該X次元に沿った該第2シーケンスに応じて該フレ
ームバッファから該データを該第2調整手段へ転送する
ことを特徴とする、請求項20記載のラスター装置用フ
ルページビットマップの作成装置。 - 【請求項22】 X次元に沿ったラインとY次元に沿っ
たカラムからなるメモリセルのマトリックスを有し、第
1スキャン方向及び第2スキャン方向にスキャンアウト
されることができ、該メモリセルは該第1スキャン方向
に従ってスキャンアウトされた時に連続したリニアなア
ドレスシーケンスを持ってなる、ラスター装置用フルペ
ージビットマップの作成のためのフレームバッファとと
もに用いられ、該フレームバッファのスキャンアウトの
ための方法であって、 該第1スキャン方向を指示するために第1スキャン方向
信号を発生し、該第2スキャン方向を指示するために第
2スキャン方向信号を発生するステップと、該第1スキ
ャン方向信号に応答して該第1スキャン方向のためのス
キャンアドレスを発生し、該第2スキャン方向信号に応
答して該第2スキャン方向のためのスキャンアドレスを
発生するステップとを具備することを特徴とする、フレ
ームバッファのスキャンアウト方法。 - 【請求項23】 該X次元がXのサイズを持ち、該Y次
元がYのサイズを持ち、該メモリセルのそれぞれがnビ
ットであり、該メモリセルの全ビットが該第1スキャン
方向に対応した予め決められたビット順を持ち、 該第2スキャン方向に応じて該ビット順を調整するステ
ップを具備することを特徴とする、請求項22記載のフ
レームバッファのスキャンアウト方法。 - 【請求項24】 該スキャンアドレスを発生するステッ
プが、該連続したリニアアドレスシーケンス中のスキャ
ンポジションを指示するステップ、該Xのサイズを指示
するステップ、及び該Yのサイズを指示するステップを
具備することを特徴とする、請求項23記載のフレーム
バッファのスキャンアウト方法。 - 【請求項25】 該スキャンアドレスを発生するステッ
プが、該X次元においてスキャンアウトされたサイズを
指示するステップと、該Y次元においてスキャンアウト
されたサイズを指示するステップとを具備することを特
徴とする、請求項24記載のフレームバッファのスキャ
ンアウト方法。 - 【請求項26】 該スキャンアドレスを発生するステッ
プが、該フレームバッファ内のスタートスキャンアドレ
スを指示するステップを具備することを特徴とする、請
求項25記載のフレームバッファのスキャンアウト方
法。 - 【請求項27】 該フレームバッファは少なくともnラ
インを有する調整用バッファ手段を具備し、該nライン
の各ラインは少なくともnビットポジションを持ち、該
調整のステップは該フレームバッファから該第1調整用
バッファ手段へデータを転送するステップを具備し、該
フレームバッファ内のn個の異なったメモリセルからの
nビットは該第1調整用バッファ手段の一つのライン中
の該nビットポジションへ転送されることを特徴とす
る、請求項23記載のフレームバッファのスキャンアウ
ト方法。 - 【請求項28】 該調整のステップが、該フレームバッ
ファから第2調整用バッファへデータを転送するステッ
プを具備し、該第2調整用バッファが少なくともYのサ
イズと等しいサイズのラインを少なくともn個有し、1
カラム内の異なったメモリセルからの同じビットポジシ
ョンのnビットが該第2調整手段内の同一ラインへ転送
されることを特徴とする、請求項27記載のフレームバ
ッファのスキャンアウト方法。 - 【請求項29】 該X次元に沿った第1スキャンシーケ
ンス及び第2スキャンシーケンスを指示するステップを
具備することを特徴とする、請求項28記載のフレーム
バッファのスキャンアウト方法。 - 【請求項30】 該フレームバッファが少なくともnビ
ットポジションを持つ第2調整手段を具備し、該フレー
ムバッファから第2調整用バッファへデータを転送する
ステップが、該X次元に沿った該第1及び第2スキャン
シーケンスの指示に反応することを特徴とする、請求項
29記載のフレームバッファのスキャンアウト方法。 - 【請求項31】 該フレームバッファから第2調整用バ
ッファへデータを転送するステップが、該フレームバッ
ファから該第2調整用バッファへデータを、該X次元に
沿った該第1スキャンシーケンス及び該第2スキャンシ
ーケンスの指示に応じて二つの異なったビットポジショ
ン順で転送するステップを具備するとを特徴とする、請
求項30記載のフレームバッファのスキャンアウト方
法。 - 【請求項32】 該第1調整手段が該X次元に沿った該
第1スキャンシーケンス及び該第2スキャンシーケンス
の指示に応じて二つの異なったビットポジション順を持
ち、該第2調整手段が該X次元に沿った該第1スキャン
シーケンス及び該第2スキャンシーケンスの指示に応じ
て二つの異なったライン順を持つことを特徴とする、請
求項29記載のフレームバッファのスキャンアウト方
法。 - 【請求項33】 スキャンアドレスを発生するステップ
が、該X次元に沿った該第1スキャンシーケンス及び該
第2スキャンシーケンスの指示に反応することを特徴と
する、請求項29記載のフレームバッファのスキャンア
ウト方法。 - 【請求項34】 該Y次元に沿った第1スキャンシーケ
ンス及び第2スキャンシーケンスを指示するステップを
具備することを特徴とする、請求項33記載のフレーム
バッファのスキャンアウト方法。 - 【請求項35】 スキャンアドレスを発生するステップ
が、該Y次元に沿った該第1スキャンシーケンス及び該
第2スキャンシーケンスの指示に反応することを特徴と
する、請求項34記載のフレームバッファのスキャンア
ウト方法。 - 【請求項36】 該ラスター装置の動作ステータスを与
えるステップを具備し、 該第1スキャン方向信号及び
該第2スキャン方向信号を発生するステップが該動作ス
テータスを与えるステップに反応することを特徴とす
る、請求項23記載のフレームバッファのスキャンアウ
ト方法。 - 【請求項37】 該フレームバッファ手段がペーパート
レイのセットを有し、 該ペーパートレイを選択するス
テップをさらに具備し、該選択のステップに対して該第
1スキャン方向信号及び該第2スキャン信号を発生する
ステップが反応することを特徴とする、請求項23記載
のフレームバッファのスキャンアウト方法。
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