JPH05304428A - Distribution amplifier - Google Patents
Distribution amplifierInfo
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- JPH05304428A JPH05304428A JP13178792A JP13178792A JPH05304428A JP H05304428 A JPH05304428 A JP H05304428A JP 13178792 A JP13178792 A JP 13178792A JP 13178792 A JP13178792 A JP 13178792A JP H05304428 A JPH05304428 A JP H05304428A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明はマイクロ波帯で広帯域
に使用される分布増幅器に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a distributed amplifier used in a wide band in the microwave band.
【０００２】[0002]
【従来の技術】図５は例えば、『A 2-18-GHz Monolithi
c Distributed Amplifier Using Dual-Gate GaAs FETs
』 IEEE Trans.on ED, vol.ED-31,No.12, pp.1926-193
0, December 1984 に示された従来の分布増幅器の構成
図であり、図において、１は入力端子、２は出力端子、
３はデュシナルゲートＦＥＴで、第１ゲート端子Ｇ１，
第２ゲート端子Ｇ２，ソース端子Ｓ，ドレイン端子Ｄを
有する。４，５，６は伝送線路、７は入力側の終端器
で、８，９は入力側の終端器７を構成する抵抗およびキ
ャパシタである。１０は出力側の終端器で、１１，１２
は出力側の終端器７を構成する抵抗およびキャパシタで
ある。１３はバイパスキャパシタ、１４は上記デュアル
ゲートＦＥＴの第２ゲート電圧を制御する端子である。2. Description of the Related Art FIG. 5 shows, for example, "A 2-18-GHz Monolithi
c Distributed Amplifier Using Dual-Gate GaAs FETs
』IEEE Trans.on ED, vol.ED-31, No.12, pp.1926-193
It is a block diagram of the conventional distributed amplifier shown in 0, December 1984, 1 is an input terminal, 2 is an output terminal,
3 is a dual-gate FET, which has a first gate terminal G1,
It has a second gate terminal G2, a source terminal S, and a drain terminal D. 4, 5 and 6 are transmission lines, 7 is an input side terminator, and 8 and 9 are resistors and capacitors which constitute the input side terminator 7. 10 is an output side terminator, and 11 and 12
Are resistors and capacitors that form the terminator 7 on the output side. Reference numeral 13 is a bypass capacitor, and 14 is a terminal for controlling the second gate voltage of the dual gate FET.
【０００３】次に動作について説明する。図５の分布増
幅器においては、入力端子１に印加された信号は伝送線
路４を入力側の終端器７の方向に伝搬していくが、その
途中で上記信号の一部がＦＥＴ３で増幅され、増幅され
た信号は伝送線路５，６を順次伝搬して、出力端子２に
至る。入力側および出力側の終端器７，１０は不要な信
号を吸収するために設けられている。なお制御端子１４
より印加するＦＥＴ３の第２ゲート電圧を変化させるこ
とにより、ＦＥＴ３で増幅される信号を制御できるた
め、増幅器の利得を変化させることができる。Next, the operation will be described. In the distributed amplifier of FIG. 5, the signal applied to the input terminal 1 propagates through the transmission line 4 in the direction of the input-side terminator 7, and part of the signal is amplified by the FET 3 along the way. The amplified signal sequentially propagates through the transmission lines 5 and 6 and reaches the output terminal 2. The input-side and output-side terminators 7 and 10 are provided for absorbing unnecessary signals. The control terminal 14
By changing the second gate voltage of the applied FET3, the signal amplified by the FET3 can be controlled, so that the gain of the amplifier can be changed.
【０００４】[0004]
【発明が解決しようとする課題】従来の分布増幅器は以
上のように構成されているので、ＦＥＴの第２ゲート電
圧を変化させることにより、増幅器の利得をアナログ的
に変化させることができるが、ＦＥＴの第２ゲート電圧
に対する利得の変化量がＦＥＴのプロセスのバラツキに
より精度良く制御できないため、増幅器の利得をデジタ
ル的に変化させる場合、増幅器の利得の変化量に対する
設定精度が得られないという問題点があった。Since the conventional distributed amplifier is configured as described above, the gain of the amplifier can be changed in an analog manner by changing the second gate voltage of the FET. Since the amount of change in the gain of the FET with respect to the second gate voltage cannot be accurately controlled due to variations in the process of the FET, when the gain of the amplifier is changed digitally, the setting accuracy for the amount of change in the gain of the amplifier cannot be obtained. There was a point.
【０００５】この発明は上記のような問題点を解決する
ためになされたもので、分布増幅器の利得変化の設定精
度の改善を図ることを目的とする。The present invention has been made to solve the above problems, and an object thereof is to improve the setting accuracy of the gain change of the distributed amplifier.
【０００６】[0006]
【課題を解決するための手段】第１の発明は、各ＦＥＴ
にそれぞれゲート幅の異なるデュアルゲートＦＥＴ１５
〜１９を用い、上記デュアルゲートＦＥＴ１５〜１９の
第２ゲート端子Ｇ２と接地間にそれぞれ独立したバイア
ス回路２０〜２４を設け、上記デュアルゲートＦＥＴ１
５〜１９の第２ゲート電圧を上記ＦＥＴ１５〜１９の電
流が飽和またはピンチオフとなるようにデジタル的に制
御可能としたことを特徴とする。A first aspect of the present invention is to use each FET.
Dual gate FET15 with different gate width
To 19 are used to provide independent bias circuits 20 to 24 between the second gate terminal G2 of the dual gate FETs 15 to 19 and the ground, respectively.
It is characterized in that the second gate voltages of 5 to 19 can be digitally controlled so that the current of the FETs 15 to 19 is saturated or pinched off.
【０００７】第２の発明はＦＥＴにソース接地ＦＥＴ３
５〜３９とゲート接地ＦＥＴ４０〜４４より構成される
カスコードＦＥＴを用い、上記ソース接地ＦＥＴ３５〜
３９およびゲート接地ＦＥＴ４０〜４４の両方、また
は、ゲート接地ＦＥＴ４０〜４４のみにそれぞれゲート
幅の異なるＦＥＴを用い、上記ゲート接地ＦＥＴ４０〜
４４のゲート端子Ｇと接地間にそれぞれ独立したバイア
ス回路２０〜２４を設け、上記ゲート接地ＦＥＴ４０〜
４４のゲート電圧を上記ゲート接地ＦＥＴ４０〜４４の
電流が飽和またはピンチオフとなるようにデジタル的に
制御可能としたことを特徴とする。A second aspect of the invention is that the FET has a source-grounded FET3.
5 to 39 and gate-grounded FETs 40 to 44 are used, and the source-grounded FETs 35 to 35 are used.
39 and gate-grounded FETs 40-44, or only the gate-grounded FETs 40-44 use FETs having different gate widths.
Independent bias circuits 20 to 24 are provided between the gate terminal G of 44 and the ground, and the gate-grounded FETs 40 to
It is characterized in that the gate voltage of 44 can be digitally controlled so that the currents of the gate-grounded FETs 40 to 44 are saturated or pinched off.
【０００８】[0008]
【作用】第１の発明においては、ゲート制御端子４５よ
りバイアス回路２０〜２４に制御電圧が印加され、その
印加された制御電圧はデュアルゲートＦＥＴ１５〜１９
の第２ゲート電圧として第２ゲート端子Ｇ２に印加され
る。上記第２ゲート電圧は上記デュアルゲートＦＥＴ１
５〜１９の電流が飽和またはピンチオフとなるようにデ
ジタル的に制御される。以上のことにより、上記デュア
ルゲートＦＥＴ１５〜１９のプロセスのバラツキに依存
することなく利得の変化が精度良く行われる。In the first aspect of the invention, the control voltage is applied from the gate control terminal 45 to the bias circuits 20 to 24, and the applied control voltage is the dual gate FETs 15 to 19.
The second gate voltage is applied to the second gate terminal G2. The second gate voltage is the dual gate FET1.
The current of 5 to 19 is digitally controlled so as to be saturated or pinched off. As described above, the gain can be accurately changed without depending on the process variations of the dual gate FETs 15 to 19.
【０００９】第２の発明においては、ゲート制御端子４
５よりバイアス回路２０〜２４に制御電圧が印加され、
その印加された制御電圧はゲート接地ＦＥＴ４０〜４４
のゲート電圧としてゲート端子Ｇに印加される。上記ゲ
ート電圧は上記ゲート接地ＦＥＴ４０〜４４の電流が飽
和またはピンチオフとなるようにデジタル的に制御され
る。以上のことにより、ＦＥＴ３０〜３９のプロセスの
バラツキに依存することなく利得の変化が精度良く行わ
れる。In the second invention, the gate control terminal 4
5, the control voltage is applied to the bias circuits 20 to 24 from
The applied control voltage is the gate-grounded FETs 40-44.
Is applied to the gate terminal G as a gate voltage. The gate voltage is digitally controlled so that the current of the grounded-gate FETs 40 to 44 is saturated or pinched off. As described above, the gain can be accurately changed without depending on the process variations of the FETs 30 to 39.
【００１０】[0010]
【実施例】実施例１．以下、この発明における請求項１
の一実施例を図について説明する。図１は、増幅器の構
成図で、図において、１は入力端子、２は出力端子、１
５，１６，１７，１８，１９はデュアルゲートＦＥＴで
それぞれ第１ゲート端子Ｇ１，第２ゲート端子Ｇ２，ソ
ース端子Ｓ，ドレイン端子Ｄを有する。上記デュアルゲ
ートＦＥＴ１５〜１９はそれぞれゲート幅は異なる。２
０，２１，２２，２３，２４は上記デュアルゲートＦＥ
Ｔ１５〜１９の第２ゲート電圧を制御するバイアス回路
であり、それぞれ２５，２６，２７，２８，２９の抵抗
と３０，３１，３２，３３，３４のキャパシタより構成
される。そして、４５は上記バイアス回路２０〜２４に
制御電圧を印加するためのゲート制御端子である。４，
５，６は伝送線路、７は入力側の終端器で、８，９は入
力側の終端器７を構成する抵抗およびキャパシタであ
る。１０は出力側の終端器で、１１，１２は出力側の終
端器１０を構成する抵抗およびキャパシタである。すな
わち、入力端子１と終端器７との間の伝送線路４を各デ
ュアルゲートＦＥＴ１５〜１９の各第１ゲート端子Ｇ１
間に接続する。このデュアルゲートＦＥＴ１５〜１９の
各第２ゲート端子Ｇ２をバイアス回路２０〜２４を構成
するコンデンサ３０〜３４を介して接地し、各ソースＳ
を接地し、さらに各ドレインＤを伝送線路５を介して終
端器１０と出力端子２との間に接続された伝送線路６に
接続する。なお、終端器７は抵抗８とコンデンサ９との
直列回路より成り、終端器１０は抵抗１１とコンデンサ
１２との直列回路より成り、さらにバイアス回路２０〜
２４は、一端が接地され、他端がゲート制御端子４５に
接続された抵抗２５〜２９より成る。次に動作について
説明する。図において、デュアルゲートＦＥＴ１５，１
６，１７，１８，１９の利得Ｇは近似的に次式（１）で
示される。デュアルゲートＦＥＴ１５〜１９は等価的に
ソース接地ＦＥＴとゲート接地ＦＥＴの直列接続で表現
できるため、次式（１）において、ｇｍ１，ｇｍ２はそ
れぞれソース接地ＦＥＴおよびゲート接地ＦＥＴの相互
コンダクタンス、Ｃｇｓ１，Ｃｇｓ２はそれぞれソース
接地ＦＥＴおよびゲート接地ＦＥＴのゲート・ソース間
容量、Ｒｉｎ，Ｒｏｕｔはそれぞれソース接地ＦＥＴの
ゲート・ソース間抵抗、ゲート接地ＦＥＴのドレイン・
ソース間抵抗である。デュアルゲートＦＥＴ１５〜１９
の電流が飽和またはピンチオフとなるように、第２ゲー
ト電圧をデジタル的に制御することにより、ｇｍ２が変
化し、デュアルゲートＦＥＴ１５〜１９の利得を変化さ
せることができ、その結果増幅器の利得を変化させるこ
とができる。また上記デュアルゲートＦＥＴ１５，１
６，１７，１８，１９はそれぞれゲート幅が異なるた
め、ｇｍ２の値がそれぞれ異なる。デュアルゲートＦＥ
Ｔがｎ個ある場合、それぞれの第２ゲート電圧のデジタ
ル制御の仕方により２のｎ乗状態の利得変化が得られ
る。以上のように、従来のＦＥＴ３にそれぞれゲート幅
の異なるデュアルゲートＦＥＴ１５〜１９を用い，ＦＥ
Ｔ１５〜１９の第２ゲート端子Ｇ２と接地間にそれぞれ
独立したバイアス回路２０〜２４を設け、ＦＥＴ１５〜
１９の第２ゲート電圧をＦＥＴ１５〜１９の電流が飽和
またはピンチオフとなるようにデジタル的に制御可能と
した。EXAMPLES Example 1. Hereinafter, claim 1 in the present invention
An embodiment will be described with reference to the drawings. FIG. 1 is a configuration diagram of an amplifier, in which 1 is an input terminal, 2 is an output terminal, 1
5, 16, 17, 18, and 19 are dual-gate FETs, each having a first gate terminal G1, a second gate terminal G2, a source terminal S, and a drain terminal D. The dual gate FETs 15 to 19 have different gate widths. Two
0, 21, 22, 23, 24 are the above dual gate FEs
It is a bias circuit for controlling the second gate voltage of T15 to T19, and is composed of 25, 26, 27, 28, 29 resistors and 30, 31, 32, 33, 34 capacitors, respectively. Reference numeral 45 denotes a gate control terminal for applying a control voltage to the bias circuits 20-24. 4,
Reference numerals 5 and 6 are transmission lines, 7 is a terminator on the input side, and 8 and 9 are resistors and capacitors that constitute the terminator 7 on the input side. Reference numeral 10 is an output side terminator, and 11 and 12 are resistors and capacitors which constitute the output side terminator 10. That is, the transmission line 4 between the input terminal 1 and the terminator 7 is connected to each first gate terminal G1 of each dual gate FET 15-19.
Connect in between. The respective second gate terminals G2 of the dual gate FETs 15 to 19 are grounded via the capacitors 30 to 34 forming the bias circuits 20 to 24, and the respective sources S are connected.
Is grounded, and each drain D is connected to the transmission line 6 connected between the terminator 10 and the output terminal 2 via the transmission line 5. The terminator 7 is composed of a series circuit of a resistor 8 and a capacitor 9, the terminator 10 is composed of a series circuit of a resistor 11 and a capacitor 12, and further includes a bias circuit 20 to.
24 is composed of resistors 25 to 29 having one end grounded and the other end connected to the gate control terminal 45. Next, the operation will be described. In the figure, dual gate FETs 15 and 1
The gains G of 6, 17, 18, and 19 are approximately represented by the following equation (1). Since the dual-gate FETs 15 to 19 can be equivalently expressed by series connection of the source-grounded FET and the gate-grounded FET, gm1 and gm2 in the following equation (1) are transconductances of the source-grounded FET and the gate-grounded FET, Cgs1 and Cgs2, respectively. Are the gate-source capacitances of the source-grounded FET and the gate-grounded FET, Rin and Rout are the gate-source resistance of the source-grounded FET and the drain-source of the gate-grounded FET, respectively.
Resistance between sources. Dual gate FET 15-19
By digitally controlling the second gate voltage so that the current in the gate is saturated or pinched off, gm2 can be changed, and the gains of the dual gate FETs 15 to 19 can be changed. As a result, the gain of the amplifier can be changed. Can be made Also, the above dual gate FETs 15 and 1
Since 6, 17, 18, and 19 have different gate widths, the values of gm2 are different. Dual gate FE
When there are n Ts, a gain change in the 2 n-th power state can be obtained by the digital control method of each second gate voltage. As described above, the dual FETs 15 to 19 having different gate widths are used as the conventional FET 3 and the FE
Independent bias circuits 20 to 24 are provided between the second gate terminal G2 of T15 to 19 and the ground, and FETs 15 to
The second gate voltage of 19 can be digitally controlled so that the current of FETs 15 to 19 is saturated or pinched off.
【００１１】[0011]
【数１】 [Equation 1]
【００１２】図２は、図１の構成を実現する増幅器の構
造図の一例であり、図において、１は入力端子、２は出
力端子、１５，１６，１７，１８，１９はデュアルゲー
トＦＥＴでそれぞれ第１ゲート端子Ｇ１，第２ゲート端
子Ｇ２，ソース端子Ｓ，ドレイン端子Ｄを有する。上記
デュアルゲートＦＥＴ１５〜１９のゲート幅はそれぞれ
異なる。２０，２１，２２，２３，２４は上記デュアル
ゲートＦＥＴ１５〜１９の第２ゲート電圧を制御するバ
イアス回路であり、それぞれ２５，２６，２７，２８，
２９の抵抗と３０，３１，３２，３３，３４のキャパシ
タより構成される。そして、４５は上記バイアス回路２
０〜２４に制御電圧を印加するためのゲート制御端子で
ある。４，５，６は伝送線路、７は入力側の終端器で、
８，９は入力側の終端器７を構成する抵抗およびキャパ
シタである。１０は出力側の終端器で、１１，１２は出
力側の終端器１０を構成する抵抗およびキャパシタであ
る。FIG. 2 is an example of a structural diagram of an amplifier that realizes the configuration of FIG. 1, in which 1 is an input terminal, 2 is an output terminal, and 15, 16, 17, 18, and 19 are dual gate FETs. Each has a first gate terminal G1, a second gate terminal G2, a source terminal S, and a drain terminal D. The gate widths of the dual gate FETs 15 to 19 are different from each other. Reference numerals 20, 21, 22, 23 and 24 denote bias circuits for controlling the second gate voltage of the dual gate FETs 15 to 19, and 25, 26, 27, 28, respectively.
It is composed of 29 resistors and 30, 31, 32, 33 and 34 capacitors. 45 is the bias circuit 2
It is a gate control terminal for applying a control voltage to 0 to 24. 4, 5 and 6 are transmission lines, 7 is a terminator on the input side,
Reference numerals 8 and 9 are resistors and capacitors which form the terminator 7 on the input side. Reference numeral 10 is an output side terminator, and 11 and 12 are resistors and capacitors which constitute the output side terminator 10.
【００１３】実施例２．以下、この発明における請求項
２の一実施例を図について説明する。図３は増幅器の構
成図で、図において１は入力端子、２は出力端子、３
５，３６，３７，３８，３９はソース接地ＦＥＴ、４
０，４１，４２，４３，４４はゲート接地ＦＥＴで、そ
れぞれゲート端子Ｇ，ソース端子Ｓ，ドレイン端子Ｄを
有する。上記ソース接地ＦＥＴ３５〜３９およびゲート
接地ＦＥＴ４０〜４４、またはゲート接地ＦＥＴ４０〜
４４はそれぞれゲート幅は異なる。２０，２１，２２，
２３，２４は上記ゲート接地ＦＥＴ４０〜４４のゲート
電圧を制御するバイアス回路であり、それぞれ２５，２
６，２７，２８，２９の抵抗と３０，３１，３２，３
３，３４のキャパシタより構成される。そして、４５は
上記バイアス回路２０〜２４に制御電圧を印加するため
のゲート制御端子である。４，５，６は伝送線路、７は
入力側の終端器で、８，９は入力側の終端器７を構成す
る抵抗およびキャパシタである。１０は出力側の終端器
で、１１，１２は出力側の終端器１０を構成する抵抗お
よびキャパシタである。すなわち、図１の実施例１と異
なる点は、図１のデュアルゲートＦＥＴ１５〜１９に代
えて、ソースとドレインとが互に接続されたソース接地
ＦＥＴ３５〜３９とゲート接地ＦＥＴ４０〜４４とより
成るカスコードＦＥＴを用いている。この場合、ソース
接地ＦＥＴ３５〜３９の各ゲートＧを伝送線路４に接続
し、ゲート接地ＦＥＴ４０〜４４の各ゲートＧをバイア
ス回路２０〜２４のコンデンサ３０〜３４を介して接地
したものである。次に動作について説明する。図におい
て、ソース接地ＦＥＴ３５〜３９とゲート接地ＦＥＴ４
０〜４４を直列接続したカスコードＦＥＴの利得Ｇは近
似的に実施例１で示した式（１）で示される。式（１）
において、ｇｍ１，ｇｍ２はそれぞれソース接地ＦＥＴ
３５〜３９およびゲート接地ＦＥＴ４０〜４４の相互コ
ンダクタンス、Ｃｇｓ１，Ｃｇｓ２はそれぞれソース接
地ＦＥＴ３５〜３９およびゲート接地ＦＥＴ４０〜４４
のゲート・ソース間容量、Ｒｉｎ，Ｒｏｕｔはそれぞれ
ソース接地ＦＥＴ３５〜３９のゲート・ソース間抵抗、
ゲート接地ＦＥＴ４０〜４４のドレイン・ソース間抵抗
である。カスコードＦＥＴの電流が飽和またはピンチオ
フとなるように、上記ゲート接地ＦＥＴ４０〜４４のゲ
ート制御端子４５からのゲート電圧をデジタル的に制御
することにより、ｇｍ２が変化し、カスコードＦＥＴの
利得Ｇを変化させることができ、その結果増幅器の利得
を変化させることができる。またゲート接地４０，４
１，４２，４３，４４はそれぞれゲート幅が異なるた
め、ｇｍ２の値がそれぞれ異なる。カスコードＦＥＴが
ｎ個ある場合、それぞれのゲート接地ＦＥＴのゲート電
圧のデジタル制御の仕方により２のｎ乗状態の利得変化
が得られる。以上のように、従来のＦＥＴ３に代えて、
ソース接地ＦＥＴ３５〜３９とゲート接地４０〜４４よ
り構成されるカスコードＦＥＴを用い、上記ソース接地
ＦＥＴ３５〜３９およびゲート接地ＦＥＴ４０〜４４の
両方、または、ゲート接地ＦＥＴ４０〜４４のみにそれ
ぞれゲート幅の異なるＦＥＴを用い、上記ゲート接地Ｆ
ＥＴ４０〜４４のゲート端子Ｇと接地間にそれぞれ独立
したバイアス回路２０〜２４を設け、上記ゲート接地Ｆ
ＥＴ４０〜４４のゲート電圧を上記ゲート接地ＦＥＴ４
０〜４４の電流が飽和またはピンチオフとなるようにデ
ジタル的に制御可能とした。Embodiment 2. An embodiment of claim 2 of the present invention will be described below with reference to the drawings. FIG. 3 is a configuration diagram of an amplifier, in which 1 is an input terminal, 2 is an output terminal, and 3
5, 36, 37, 38, 39 are source grounded FETs, 4
Gate-grounded FETs 0, 41, 42, 43 and 44 have a gate terminal G, a source terminal S and a drain terminal D, respectively. The source-grounded FETs 35-39 and the gate-grounded FETs 40-44, or the gate-grounded FET 40-
44 have different gate widths. 20, 21, 22,
Reference numerals 23 and 24 denote bias circuits for controlling the gate voltages of the above-mentioned common-gate FETs 40 to 44, and 25 and 2 respectively.
6,27,28,29 resistance and 30,31,32,3
It is composed of 3,34 capacitors. Reference numeral 45 denotes a gate control terminal for applying a control voltage to the bias circuits 20-24. 4, 5 and 6 are transmission lines, 7 is an input side terminator, and 8 and 9 are resistors and capacitors which constitute the input side terminator 7. Reference numeral 10 is an output side terminator, and 11 and 12 are resistors and capacitors which constitute the output side terminator 10. That is, the difference from the first embodiment of FIG. 1 is that, instead of the dual gate FETs 15 to 19 of FIG. 1, a cascode composed of source grounded FETs 35 to 39 and gates grounded FETs 40 to 44 whose sources and drains are connected to each other. FET is used. In this case, the gates G of the source-grounded FETs 35 to 39 are connected to the transmission line 4, and the gates G of the gate-grounded FETs 40 to 44 are grounded via the capacitors 30 to 34 of the bias circuits 20 to 24. Next, the operation will be described. In the figure, the source grounded FETs 35 to 39 and the gate grounded FET 4
The gain G of the cascode FET in which 0 to 44 are connected in series is approximately represented by the equation (1) shown in the first embodiment. Formula (1)
, Gm1 and gm2 are source-source FETs, respectively
35-39 and gate-grounded FETs 40-44, Cgs1 and Cgs2 are source-grounded FETs 35-39 and gate-grounded FETs 40-44, respectively.
, Rin and Rout are the gate-source resistances of the source-grounded FETs 35 to 39, respectively.
This is a drain-source resistance of the grounded-gate FETs 40 to 44. By digitally controlling the gate voltage from the gate control terminal 45 of the grounded-gate FETs 40 to 44 so that the current of the cascode FET is saturated or pinched off, gm2 is changed and the gain G of the cascode FET is changed. It is possible to change the gain of the amplifier as a result. Gate ground 40, 4
1, 42, 43, and 44 have different gate widths, and thus have different gm2 values. When there are n cascode FETs, the gain change in the n-th power state can be obtained by the digital control method of the gate voltage of each common-gate FET. As described above, instead of the conventional FET 3,
A cascode FET composed of source-grounded FETs 35-39 and gate-grounded 40-44 is used, and both of the source-grounded FETs 35-39 and gate-grounded FETs 40-44, or only the gate-grounded FETs 40-44 have different gate widths. And the gate ground F
Bias circuits 20 to 24, which are independent from each other, are provided between the gate terminals G of the ETs 40 to 44 and the ground.
The gate voltage of ET40 to 44 is set to the above-mentioned grounded FET4
It is possible to control digitally so that the current of 0 to 44 is saturated or pinched off.
【００１４】図４は図３の構成を実現する増幅器の構造
図の一例であり、図において、１は入力端子、２は入力
端子、３５，３６，３７，３８，３９はソース接地ＦＥ
Ｔ、４０，４１，４２，４３，４４はゲート接地ＦＥＴ
でそれぞれゲート端子Ｇ，ソース端子Ｓ，ドレイン端子
Ｄを有する。上記ソース接地ＦＥＴ３５〜３９およびゲ
ート接地ＦＥＴ４０〜４４、またはゲート接地ＦＥＴ４
０〜４４はそれぞれゲート幅は異なる。２０，２１，２
２，２３，２４は上記ゲート接地ＦＥＴ４０〜４４のゲ
ート電圧を制御するバイアス回路であり、それぞれ２
５，２６，２７，２８，２９の抵抗と３０，３１，３
２，３３，３４のキャパシタより構成される。そして、
４５は上記バイアス回路２０〜２４に制御電圧を印加す
るためのゲート制御端子である。４，５，６は伝送線
路、７は入力側の終端器で、８，９は入力側の終端器７
を構成する抵抗およびキャパシタである。１０は出力側
の終端器で、１１，１２は出力側の終端器１０を構成す
る抵抗およびキャパシタである。なお、伝送線路に代え
てインダクタ素子を用いてもよい。FIG. 4 is an example of a structural diagram of an amplifier that realizes the configuration of FIG. 3, in which 1 is an input terminal, 2 is an input terminal, and 35, 36, 37, 38, 39 are source grounded FEs.
T, 40, 41, 42, 43, 44 are grounded FETs
And has a gate terminal G, a source terminal S, and a drain terminal D, respectively. The source grounded FETs 35 to 39 and the gate grounded FETs 40 to 44, or the gate grounded FET 4
0 to 44 have different gate widths. 20, 21, 2
Reference numerals 2, 23, and 24 are bias circuits for controlling the gate voltages of the above-mentioned common-gate FETs 40 to 44.
5,26,27,28,29 resistance and 30,31,3
It is composed of 2, 33 and 34 capacitors. And
Reference numeral 45 is a gate control terminal for applying a control voltage to the bias circuits 20 to 24. 4, 5 and 6 are transmission lines, 7 is an input side terminator, and 8 and 9 are input side terminators 7.
Is a resistor and a capacitor that constitute the. Reference numeral 10 is an output side terminator, and 11 and 12 are resistors and capacitors which constitute the output side terminator 10. An inductor element may be used instead of the transmission line.
【００１５】[0015]
【発明の効果】以上のようにこの発明の請求項１によれ
ば、分布増幅器において、ＦＥＴとして、それぞれゲー
ト幅の異なるデュアルゲートＦＥＴを用い、上記デュア
ルゲートＦＥＴの第２ゲート端子と接地間にそれぞれ独
立したバイアス回路を用い、上記デュアルゲートＦＥＴ
の第２ゲート電圧をＦＥＴの電流が飽和またはピンチオ
フとなるようにデジタル的に制御することにより、ＦＥ
Ｔのプロセスのバラツキに依存することなく利得の変化
を精度良く行うことができるという効果がある。As described above, according to the first aspect of the present invention, in the distributed amplifier, dual gate FETs having different gate widths are used as FETs, and the dual gate FETs are connected between the second gate terminal and the ground. Using the independent bias circuits, the above dual gate FET
By digitally controlling the second gate voltage of the FET so that the current of the FET is saturated or pinched off,
There is an effect that the gain can be changed accurately without depending on the variation of the T process.
【００１６】また、この発明の請求項２によれば、分布
増幅器において、ＦＥＴとして、ソース接地ＦＥＴとゲ
ート接地ＦＥＴより構成されるカスコードＦＥＴを用
い、上記ソース接地ＦＥＴおよびゲート接地ＦＥＴの両
方、またはゲート接地ＦＥＴのみにそれぞれゲート幅の
異なるＦＥＴを用い、上記ゲート接地ＦＥＴのゲート端
子と接地間にそれぞれ独立したバイアス回路を用い、上
記ゲート接地ＦＥＴのゲート電圧をＦＥＴの電流が飽和
またはピンチオフとなるようにデジタル的に制御するこ
とにより、ＦＥＴのプロセスのバラツキに依存すること
なく利得の変化を精度良く行うことができるという効果
がある。According to a second aspect of the present invention, in the distributed amplifier, a cascode FET including a source-grounded FET and a gate-grounded FET is used as the FET, both the source-grounded FET and the gate-grounded FET, or FETs having different gate widths are used only for the gate-grounded FETs, and independent bias circuits are used between the gate terminal of the gate-grounded FET and the ground, and the gate voltage of the gate-grounded FET is saturated or pinched off. Such digital control has the effect that the gain can be changed accurately without depending on the variation in the FET process.
【図１】この発明の実施例１による分布増幅器の回路を
示す図である。FIG. 1 is a diagram showing a circuit of a distributed amplifier according to a first embodiment of the present invention.
【図２】図１で示した増幅器の構造の一例を示す図であ
る。FIG. 2 is a diagram showing an example of a structure of the amplifier shown in FIG.
【図３】この発明の実施例２による分布増幅器の回路を
示す図である。FIG. 3 is a diagram showing a circuit of a distributed amplifier according to a second embodiment of the present invention.
【図４】図３で示した増幅器の構造の一例を示す図であ
る。FIG. 4 is a diagram showing an example of a structure of the amplifier shown in FIG.
【図５】従来の分布増幅器の回路を示す図である。FIG. 5 is a diagram showing a circuit of a conventional distributed amplifier.
１ 入力端子 ２ 出力端子 ３ デュアルゲートＦＥＴ ４ 伝送線路 ５ 伝送線路 ６ 伝送線路 ７ 終端器 ８ 抵抗 ９ キャパシタ １０ 終端器 １１ 抵抗 １２ キャパシタ １３ キャパシタ １４ 第２ゲート制御端子 １５ デュアルゲートＦＥＴ １６ デュアルゲートＦＥＴ １７ デュアルゲートＦＥＴ １８ デュアルゲートＦＥＴ １９ デュアルゲートＦＥＴ ２０ バイアス回路 ２１ ハイアス回路 ２２ バイアス回路 ２３ バイアス回路 ２４ バイアス回路 ２５ 抵抗 ２６ 抵抗 ２７ 抵抗 ２８ 抵抗 ２９ 抵抗 ３０ キャパシタ ３１ キャパシタ ３２ キャパシタ ３３ キャパシタ ３４ キャパシタ ３５ ソース接地ＦＥＴ ３６ ソース接地ＦＥＴ ３７ ソース接地ＦＥＴ ３８ ソース接地ＦＥＴ ３９ ソース接地ＦＥＴ ４０ ゲート接地ＦＥＴ ４１ ゲート接地ＦＥＴ ４２ ゲート接地ＦＥＴ ４３ ゲート接地ＦＥＴ ４４ ゲート接地ＦＥＴ ４５ ゲート制御端子 1 Input Terminal 2 Output Terminal 3 Dual Gate FET 4 Transmission Line 5 Transmission Line 6 Transmission Line 7 Terminator 8 Resistor 9 Capacitor 10 Terminator 11 Resistor 12 Capacitor 13 Capacitor 14 Second Gate Control Terminal 15 Dual Gate FET 16 Dual Gate FET 17 Dual gate FET 18 Dual gate FET 19 Dual gate FET 20 Bias circuit 21 High bias circuit 22 Bias circuit 23 Bias circuit 24 Bias circuit 25 Resistor 26 Resistor 27 Resistor 28 Resistor 29 Resistor 30 Capacitor 31 Capacitor 32 Capacitor 33 Capacitor 34 Capacitor 35 Source grounded FET 36 Source Grounded FET 37 Source Grounded FET 38 Source Grounded FET 39 Source Grounded FET 40 Gate Grounded FET 41 Gate Grounded F T 42 the gate-grounded FET 43 gate-grounded FET 44 gate-grounded FET 45 gate control terminal
Claims (2)
記ＦＥＴのドレイン端子間をインダクタ素子または伝送
線路で接続して成る分布増幅器において、 上記ＦＥＴとして、それぞれゲート幅の異なるデュアル
ゲートＦＥＴを用い、上記デュアルゲートＦＥＴの第２
ゲート端子と接地間にそれぞれ独立したバイアス回路を
設けて、上記デュアルゲートＦＥＴの第２ゲート電圧を
このＦＥＴの電流が飽和またはピンチオフとなるように
デジタル的に制御可能としたことを特徴とする分布増幅
器。1. A distributed amplifier in which gate terminals of a plurality of FETs and drain terminals of the FETs are connected by an inductor element or a transmission line, wherein dual gate FETs having different gate widths are used as the FETs. Second of the above dual gate FET
A distribution characterized in that an independent bias circuit is provided between the gate terminal and the ground, and the second gate voltage of the dual gate FET can be digitally controlled so that the current of the dual FET is saturated or pinched off. amplifier.
記ＦＥＴのドレイン端子間をインダクタ素子または伝送
線路で接続して成る分布増幅器において、 上記ＦＥＴとして、ソース接地ＦＥＴとゲート接地ＦＥ
Ｔより構成されるカスコードＦＥＴを用い、上記ソース
接地ＦＥＴおよびゲート接地ＦＥＴの両方、または、ゲ
ート接地ＦＥＴのみにそれぞれゲート幅の異なるＦＥＴ
を用い、上記ゲート接地ＦＥＴのゲート端子と接地間に
それぞれ独立したバイアス回路を設けて、上記ゲート接
地ＦＥＴのゲート電圧をこのゲート接地ＦＥＴの電流が
飽和またはピンチオフとなるようにデジタル的に制御可
能としたことを特徴とする分布増幅器。2. A distributed amplifier in which the gate terminals of a plurality of FETs and the drain terminals of the FETs are connected by an inductor element or a transmission line, wherein the FET is a source-grounded FET and a gate-grounded FE.
A cascode FET composed of T is used, and both the source-grounded FET and the gate-grounded FET or only the gate-grounded FET have different gate widths.
By using an independent bias circuit between the gate terminal of the gate-grounded FET and the ground, the gate voltage of the gate-grounded FET can be digitally controlled so that the current of the gate-grounded FET is saturated or pinched off. A distributed amplifier characterized in that
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13178792A JP2837025B2 (en) | 1992-04-24 | 1992-04-24 | Distributed amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13178792A JP2837025B2 (en) | 1992-04-24 | 1992-04-24 | Distributed amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05304428A true JPH05304428A (en) | 1993-11-16 |
| JP2837025B2 JP2837025B2 (en) | 1998-12-14 |
Family
ID=15066133
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13178792A Expired - Fee Related JP2837025B2 (en) | 1992-04-24 | 1992-04-24 | Distributed amplifier |
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| Country | Link |
|---|---|
| JP (1) | JP2837025B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008193658A (en) * | 2006-10-24 | 2008-08-21 | Avago Technologies Wireless Ip (Singapore) Pte Ltd | Transmission line transistor |
| JP2008205223A (en) * | 2007-02-20 | 2008-09-04 | Fujitsu Ltd | Semiconductor device and distributed amplifier |
| US8890622B2 (en) | 2012-11-09 | 2014-11-18 | Mitsubishi Electric Corporation | Cascode amplifier |
| WO2020049813A1 (en) * | 2018-09-04 | 2020-03-12 | 日本電信電話株式会社 | Distributed amplifier |
-
1992
- 1992-04-24 JP JP13178792A patent/JP2837025B2/en not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2008193658A (en) * | 2006-10-24 | 2008-08-21 | Avago Technologies Wireless Ip (Singapore) Pte Ltd | Transmission line transistor |
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| US8890622B2 (en) | 2012-11-09 | 2014-11-18 | Mitsubishi Electric Corporation | Cascode amplifier |
| WO2020049813A1 (en) * | 2018-09-04 | 2020-03-12 | 日本電信電話株式会社 | Distributed amplifier |
| JPWO2020049813A1 (en) * | 2018-09-04 | 2021-08-12 | 日本電信電話株式会社 | Distributed amplifier |
| US11515850B2 (en) | 2018-09-04 | 2022-11-29 | Nippon Telegraph And Telephone Corporation | Distributed amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2837025B2 (en) | 1998-12-14 |
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