JPH05299994A - Semiconductor output circuit - Google Patents
Semiconductor output circuitInfo
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- JPH05299994A JPH05299994A JP4104250A JP10425092A JPH05299994A JP H05299994 A JPH05299994 A JP H05299994A JP 4104250 A JP4104250 A JP 4104250A JP 10425092 A JP10425092 A JP 10425092A JP H05299994 A JPH05299994 A JP H05299994A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、出力電圧の時間的変化
率を小さくし、スイッチングノイズを抑制した半導体出
力回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor output circuit in which the rate of change in output voltage over time is reduced and switching noise is suppressed.
【０００２】[0002]
【従来の技術】図１は従来の半導体バッファ回路を示す
回路図である。この半導体バッファ回路は１段目のCMOS
インバータ回路と、これに並列的に接続された２段目の
CMOSインバータ回路及びBiCMOSインバータ回路とにて構
成されている。2. Description of the Related Art FIG. 1 is a circuit diagram showing a conventional semiconductor buffer circuit. This semiconductor buffer circuit is the first stage CMOS
The inverter circuit and the second stage connected in parallel
It is composed of a CMOS inverter circuit and a BiCMOS inverter circuit.
【０００３】１段目のCMOSインバータ回路は、ｐチャネ
ルMOS 電界効果型トランジスタ( 以下単にｐチャネルMO
S トランジスタという）１、ｎチャネルMOS 電界効果型
トランジスタ（以下単にｎチャネルMOS トランジスタと
いう）２にて、また２段目のCMOSインバータ回路は同じ
くｐチャネルMOS トランジスタ３、ｎチャネルMOS トラ
ンジスタ４にて、更に２段目のBiCMOSインバータ回路は
ｐチャネルMOS トランジスタ５、ｎチャネルMOS トラン
ジスタ６，７、npn 型のバイポーラトランジスタ８，
９、及び抵抗10にて夫々構成されている。The first stage CMOS inverter circuit is a p-channel MOS field effect transistor (hereinafter simply referred to as p-channel MO).
S-transistor) 1, an n-channel MOS field effect transistor (hereinafter simply referred to as an n-channel MOS transistor) 2, and the second-stage CMOS inverter circuit is also a p-channel MOS transistor 3 and an n-channel MOS transistor 4. Further, the second-stage BiCMOS inverter circuit includes a p-channel MOS transistor 5, n-channel MOS transistors 6 and 7, an npn-type bipolar transistor 8,
9 and a resistor 10, respectively.
【０００４】１段目のCMOSインバータ回路を構成するｐ
チャネルMOS トランジスタ１のソースは高電位電源11
に、またｎチャネルMOS トランジスタ２のソースは低電
位電源12に、更に各ゲートは入力端INに夫々接続されて
いる。P which constitutes the first-stage CMOS inverter circuit
The source of the channel MOS transistor 1 is the high potential power supply 11
Further, the source of the n-channel MOS transistor 2 is connected to the low potential power source 12, and each gate is connected to the input terminal IN.
【０００５】２段目のCMOSインバータ回路を構成するｐ
チャネルMOS トランジスタ３のソースは高電位電源11
に、またｎチャネルMOS トランジスタ４のソースは低電
位電源12に、更に各ゲートは前記ｐチャネルMOS トラン
ジスタ１とｎチャネルMOS トランジスタ２との接続部の
中間に夫々接続されている。P forming the second stage CMOS inverter circuit
The source of the channel MOS transistor 3 is the high potential power supply 11
Further, the source of the n-channel MOS transistor 4 is connected to the low potential power source 12, and each gate is connected to the middle of the connecting portion between the p-channel MOS transistor 1 and the n-channel MOS transistor 2.
【０００６】そして２段目のBiCMOSインバータ回路を構
成するｐチャネルMOS トランジスタ５、ｎチャネルMOS
トランジスタ６は相互にそのドレインを接続され、ｐチ
ャネルMOS トランジスタ５のソースは高電位電源11に、
ｎチャネルMOS トランジスタ６のソースは低電位電源12
に、更に各ゲートはｎチャネルMOS トランジスタ７及び
ｐチャネルMOS トランジスタ３，ｎチャネルMOS トラン
ジスタ４のゲートと共に、１段目のCMOSインバータ回路
を構成する前記ｐチャネルMOS トランジスタ１とｎチャ
ネルMOS トランジスタ２との接続部の中間に接続されて
いる。ｎチャネルMOS トランジスタ７のソースは抵抗10
を介在させて低電位電源12に接続されている。Then, a p-channel MOS transistor 5 and an n-channel MOS transistor forming the second stage BiCMOS inverter circuit are formed.
The drains of the transistors 6 are connected to each other, and the source of the p-channel MOS transistor 5 is the high potential power supply 11,
The source of the n-channel MOS transistor 6 is the low potential power supply 12
In addition, each gate together with the gates of the n-channel MOS transistor 7, the p-channel MOS transistor 3 and the n-channel MOS transistor 4 includes the p-channel MOS transistor 1 and the n-channel MOS transistor 2 which form the first stage CMOS inverter circuit. Is connected in the middle of the connection part. The source of the n-channel MOS transistor 7 is a resistor 10
Is connected to the low-potential power supply 12 via.
【０００７】バイポーラトランジスタ８はベースが前記
ｐチャネルMOS トランジスタ５とｎチャネルMOS トラン
ジスタ６との接続部の中間に、またコレクタは高電位電
源11に接続され、一方バイポーラトランジスタ９はベー
スが前記ｎチャネルMOS トランジスタ７のソースと抵抗
10との接続部の中間に、またエミッタは低電位電源12に
接続されている。そしてバイポーラトランジスタ８，９
のコレクタは相互に接続されると共に、その中間部は前
記ｐチャネルMOS トランジスタ３とｎチャネルMOS トラ
ンジスタ４との接続部の中間、及びｎチャネルMOS トラ
ンジスタ７のドレインと共に、出力端OUT に接続されて
いる。The base of the bipolar transistor 8 is connected to the middle of the connection between the p-channel MOS transistor 5 and the n-channel MOS transistor 6, and the collector is connected to the high potential power source 11, while the base of the bipolar transistor 9 is the n-channel. Source and resistance of MOS transistor 7
In the middle of the connection with 10, and the emitter is connected to the low potential power supply 12. And bipolar transistors 8 and 9
Of the p-channel MOS transistor 3 and the n-channel MOS transistor 4 and the drain of the n-channel MOS transistor 7 are connected to the output terminal OUT. There is.
【０００８】次にこのような回路の動作を図２に示す波
形図と共に説明する。入力端INから、例えば図２(a) に
示す如くローレベル「Ｌ」からハイレベル「Ｈ」とな
り、一定時間後ローレベル「Ｌ」となる信号が入力され
たとすると、先ず入力端INの電位がローレベル「Ｌ」か
らハイレベル「Ｈ」に変遷するとｎチャネルMOS トラン
ジスタ２がオン状態となって低電位電源12と接続され、
図２(b)に示す如くノードＮ1 の電位がローレベルとな
り、ｐチャネルMOS トランジスタ３，５、ｎチャネルMO
S トランジスタ４，６，７の各ゲートがローレベルとな
る。Next, the operation of such a circuit will be described with reference to the waveform chart shown in FIG. Assuming that a signal that changes from low level "L" to high level "H" as shown in FIG. 2 (a) and then changes to low level "L" after a certain period of time is input from the input end IN, first, the potential of the input end IN. Is changed from the low level "L" to the high level "H", the n-channel MOS transistor 2 is turned on and connected to the low potential power source 12,
As shown in FIG. 2B, the potential of the node N 1 becomes low level, and the p-channel MOS transistors 3 and 5 and the n-channel MO are formed.
The gates of the S transistors 4, 6 and 7 become low level.
【０００９】これによって、ｐチャネルMOS トランジス
タ３，５がオン状態となり、夫々高電位電源11と接続さ
れ、バイポーラトランジスタ８がオン状態となり、図２
(c)に示す如く出力端OUT の電位はハイレベルとなる。
この過程ではバイポーラトランジスタ９には直接高電位
電源11の電位が印加されるからバイポーラトランジスタ
８が急激にオン状態となる結果、図２(c) に示す如く出
力端OUT がローレベルからハイレベルに低出力インピー
ダンスで充電され、その変遷時の勾配は入力端INの電位
がローレベルからハイレベルに変遷するときの勾配と殆
ど変わらない。As a result, the p-channel MOS transistors 3 and 5 are turned on, connected to the high potential power source 11 respectively, and the bipolar transistor 8 is turned on.
As shown in (c), the output OUT potential becomes high level.
In this process, the potential of the high-potential power supply 11 is directly applied to the bipolar transistor 9, so that the bipolar transistor 8 is rapidly turned on. As a result, the output terminal OUT changes from low level to high level as shown in FIG. 2 (c). It is charged with low output impedance, and the gradient at the time of transition is almost the same as the gradient when the potential at the input terminal IN changes from low level to high level.
【００１０】一方入力端INの電位が図２(a) に示す如く
ハイレベルからローレベルに変化した場合には、ｐチャ
ネルMOS トランジスタ１がオン状態となって高電位電源
11と接続され、ノードＮ1 の電位はハイレベルとなる。
従ってｎチャネルMOS トランジスタ４，６，７がオン状
態となって夫々低電位電源12と接続され、出力端OUTの
電位は電荷が引抜かれバイポーラトランジスタ９がオン
状態となり、出力端OUT の電位はローレベルとなる。On the other hand, when the potential of the input terminal IN changes from high level to low level as shown in FIG. 2 (a), the p-channel MOS transistor 1 is turned on and the high potential power source is supplied.
11 and the potential of the node N 1 becomes high level.
Therefore, the n-channel MOS transistors 4, 6 and 7 are turned on and connected to the low potential power source 12, respectively, the electric potential at the output terminal OUT is extracted, the bipolar transistor 9 is turned on, and the electric potential at the output terminal OUT is low. It becomes a level.
【００１１】バイポーラトランジスタ９がオン状態とな
る過程では、そのベースには抵抗10を通じて電流が流れ
るためバイポーラトランジスタ９が若干の遅れは生じる
ものの、図２(c) に示す如く、出力端OUT の電位がハイ
レベルからローレベルに低出力インピーダンスで充電さ
れ、その変遷過程の勾配は図２(a) に示す入力端INがハ
イレベルからローレベルに変遷する過程の勾配と殆ど変
わらない。In the process of turning on the bipolar transistor 9, a slight delay occurs in the bipolar transistor 9 because a current flows through the base 10 through the resistor 10, but as shown in FIG. 2 (c), the potential at the output terminal OUT is increased. Is charged from a high level to a low level with a low output impedance, and the slope of the transition process is almost the same as the slope of the process of transition of the input terminal IN from the high level to the low level shown in FIG. 2 (a).
【００１２】[0012]
【発明が解決しようとする課題】ところでこのような従
来の半導体出力回路にあっては、出力段である第２段目
のバイポーラトランジスタ８，９は夫々ｐチャネルMOS
トランジスタ５，ｎチャネルMOS トランジスタ７が夫々
オン状態となったとき急激にオン状態となり、それだけ
信号伝達速度は早くなる反面、出力電圧の時間的変化率
が大きいため、伝送線上の反射ノイズ, 電源線上のスパ
イクノイズ等のスイッチングノイズが発生し、誤動作の
原因となるという問題があった。本発明はかかる事情に
鑑みなされたものであって、その目的とするところは出
力波形の時間的変化率を小さくし、スイッチングノイズ
を抑制し、信頼性の向上を図った半導体出力回路を提供
するにある。In such a conventional semiconductor output circuit, the bipolar transistors 8 and 9 of the second stage, which is the output stage, are p-channel MOS transistors, respectively.
When the transistor 5 and the n-channel MOS transistor 7 are turned on, they are rapidly turned on, and the signal transmission speed increases, but the rate of change in the output voltage over time is large. However, there is a problem that switching noise such as spike noise occurs and causes malfunction. The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor output circuit in which the temporal change rate of an output waveform is reduced, switching noise is suppressed, and reliability is improved. It is in.
【００１３】[0013]
【課題を解決するための手段】第１の本発明に係る半導
体出力回路は、MOS トランジスタのドレインに、これと
直列に抵抗を接続したことを特徴とする。A semiconductor output circuit according to the first aspect of the present invention is characterized in that a resistance is connected in series to the drain of a MOS transistor.
【００１４】第２の本発明に係る半導体出力回路は、MO
S トランジスタを出力段に備えた半導体出力回路におい
て、前記MOS トランジスタのソースにこれと直列に抵抗
を接続したことを特徴とする。The semiconductor output circuit according to the second aspect of the present invention is an MO
In a semiconductor output circuit having an S transistor in an output stage, a resistor is connected in series to the source of the MOS transistor.
【００１５】[0015]
【作用】第１，第２の本発明にあっては、MOS トランジ
スタのドレイン側、又はソース側に抵抗を直列接続した
から、この抵抗によって出力インピーダンスが大きくな
り、出力電圧の時間的変化率が低減されることとなる。In the first and second aspects of the present invention, since the resistance is connected in series to the drain side or the source side of the MOS transistor, the output impedance increases due to this resistance, and the temporal change rate of the output voltage is increased. Will be reduced.
【００１６】[0016]
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。図３は本発明に係る半導体出力回路
の回路図であり、１段目のCMOSインバータ回路に対して
２段目のCMOSインバータ回路と２段目のBiCMOSインバー
タ回路とが並列に接続されている。１段目のCMOSインバ
ータ回路はｐチャネルMOS 電界効果型トランジスタ（以
下単にｐチャネルMOS トランジスタと記す）１、２はｎ
チャネルMOS 電界効果型トランジスタ（以下単にｎチャ
ネルMOS トランジスタと記す）２のドレインを相互に直
列接続して構成され、ｐチャネルMOS トランジスタ１の
ソースは高電位電源11に、またｎチャネルMOS トランジ
スタ２のソースは低電位電源12に夫々接続され、更に各
ゲートは夫々入力端INに接続されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be specifically described below with reference to the drawings showing the embodiments. FIG. 3 is a circuit diagram of a semiconductor output circuit according to the present invention. A second-stage CMOS inverter circuit and a second-stage BiCMOS inverter circuit are connected in parallel to the first-stage CMOS inverter circuit. The first-stage CMOS inverter circuit is a p-channel MOS field effect transistor (hereinafter simply referred to as p-channel MOS transistor) 1, 2 is n
A drain of a channel MOS field effect transistor (hereinafter simply referred to as an n-channel MOS transistor) 2 is connected in series to each other. A source of the p-channel MOS transistor 1 is a high potential power source 11, and a source of the n-channel MOS transistor 2 is a The sources are connected to the low potential power source 12, respectively, and the gates are connected to the input terminal IN, respectively.
【００１７】２段目のCMOSインバータ回路は、ｐチャネ
ルMOS トランジスタ３、ｎチャネルMOS トランジスタ４
のドレインを相互に直列接続して構成され、ｐチャネル
MOSトランジスタ３のソースは高電位電源11に、またｎ
チャネルMOS トランジスタ４のソースは低電位電源12に
夫々接続され、更に各ゲートは夫々前記ｐチャネルMOS
トランジスタ１とｎチャネルMOS トランジスタ２との接
続部の中間に接続されている。The second-stage CMOS inverter circuit includes a p-channel MOS transistor 3 and an n-channel MOS transistor 4.
P-channel
The source of the MOS transistor 3 is the high potential power source 11, and n
The source of the channel MOS transistor 4 is connected to the low potential power source 12, and each gate is connected to the p-channel MOS transistor.
It is connected to the middle of the connection between the transistor 1 and the n-channel MOS transistor 2.
【００１８】そして出力段である２段目のBiCMOSインバ
ータ回路はｐチャネルMOS トランジスタ５、ｎチャネル
MOS トランジスタ６，７、バイポーラトランジスタ８，
９、及び抵抗10で構成されている。ｐチャネルMOS トラ
ンジスタ５，ｎチャネルMOSトランジスタ６は相互の間
に抵抗15を介在させてドレイン同士を直列に接続され、
前記ｐチャネルMOS トランジスタ５のソースは高電位電
源11に、またｎチャネルMOS トランジスタ６のソースは
低電位電源12に接続され、更にこれらの各ゲートはｎチ
ャネルMOS トランジスタ７のゲートと共に、前記ｐチャ
ネルMOS トランジスタ３とｎチャネルMOS トランジスタ
４とのゲート接続部、及びｐチャネルMOS トランジスタ
１とｎチャネルMOS トランジスタ２との接続部の各中間
に接続されている。ｎチャネルMOS トランジスタ７のド
レインには抵抗10が直列接続され、またソースは抵抗10
を介在させて低電位電源12に接続されている。The second-stage BiCMOS inverter circuit, which is the output stage, is a p-channel MOS transistor 5, an n-channel
MOS transistors 6, 7, bipolar transistors 8,
It is composed of 9 and a resistor 10. The drains of the p-channel MOS transistor 5 and the n-channel MOS transistor 6 are connected in series with the resistor 15 interposed therebetween.
The source of the p-channel MOS transistor 5 is connected to the high potential power source 11 and the source of the n-channel MOS transistor 6 is connected to the low potential power source 12, and each of these gates together with the gate of the n-channel MOS transistor 7 is connected to the p-channel MOS transistor 7. The gate connection between the MOS transistor 3 and the n-channel MOS transistor 4 and the connection between the p-channel MOS transistor 1 and the n-channel MOS transistor 2 are connected in the middle. A resistor 10 is connected in series to the drain of the n-channel MOS transistor 7, and the source is the resistor 10.
Is connected to the low-potential power supply 12 via.
【００１９】バイポーラトランジスタ８はベースが前記
抵抗15とｎチャネルMOS トランジスタ６のドレインとの
接続部の中間に、また高電位電源11に夫々接続され、一
方バイポーラトランジスタ９はベースが前記ｎチャネル
MOS トランジスタ７のソースと抵抗10との接続部の中間
に、またエミッタは低電位電源12に接続されている。そ
してバイポーラトランジスタ８のエミッタとバイポーラ
トランジスタ９のコレクタとは相互に接続されると共
に、その接続部の中間は前記ｐチャネルMOS トランジス
タ３とｎチャネルMOS トランジスタ４との接続部の中間
及びｎチャネルMOS トランジスタ７のドレインに直列接
続してある抵抗16と共に出力端OUT に接続されている。The bipolar transistor 8 has its base connected to the middle of the connection between the resistor 15 and the drain of the n-channel MOS transistor 6 and to the high potential power source 11, while the bipolar transistor 9 has its base connected to the n-channel.
The source of the MOS transistor 7 is connected to the middle of the connection between the resistor 10 and the emitter is connected to the low potential power supply 12. The emitter of the bipolar transistor 8 and the collector of the bipolar transistor 9 are connected to each other, and the middle of the connection is the middle of the connection between the p-channel MOS transistor 3 and the n-channel MOS transistor 4 and the n-channel MOS transistor. It is connected to the output OUT along with the resistor 16 connected in series to the drain of 7.
【００２０】次にこのような回路の動作を図４に示す波
形図と共に説明する。入力端INから、例えば図４(a) に
示す如くローレベル「Ｌ」からハイレベル「Ｈ」となり
一定時間後、ローレベル「Ｌ」となる信号が入力された
とすると、入力端INの電位がローレベル「Ｌ」からハイ
レベル「Ｈ」に変遷するとｎチャネルMOS トランジスタ
２がオン状態となって低電位電源12と接続され、ノード
Ｎ1 が図４(b) に示す如くローレベルとなり、ｐチャネ
ルMOS トランジスタ３，５、ｎチャネルMOS トランジス
タ４，６，７の各ゲートがローレベルとなる。これによ
って、ｐチャネルMOS トランジスタ３，５がオン状態と
なり、夫々高電位電源11と接続され、バイポーラトラン
ジスタ８がオン状態となり、出力端OUT の電位はハイレ
ベルとなる。この過程でバイポーラトランジスタ９には
直接高電位電源11からのベース電流が通流されるから、
ベース電流が制限されバイポーラトランジスタ８が緩や
かにオン状態となる結果、出力電流も制限され、図４
(c) に示す如く出力端OUT がローレベルからハイレベル
に低出力インピーダンスで充電され、その変遷する時の
勾配は入力端INの電位がローレベルからハイレベルに変
遷するときの勾配に比較して緩やかとなる。Next, the operation of such a circuit will be described with reference to the waveform chart shown in FIG. Assuming that a signal which changes from low level "L" to high level "H" as shown in FIG. 4 (a) and changes to low level "L" after a certain period of time is input from the input end IN, the potential of the input end IN changes. When the low level "L" changes to the high level "H", the n-channel MOS transistor 2 is turned on and connected to the low potential power source 12, and the node N 1 becomes low level as shown in FIG. The gates of the channel MOS transistors 3, 5 and the n-channel MOS transistors 4, 6, 7 are at low level. As a result, the p-channel MOS transistors 3 and 5 are turned on, are connected to the high potential power source 11 respectively, the bipolar transistor 8 is turned on, and the potential of the output terminal OUT becomes high level. In this process, the base current from the high potential power source 11 is directly passed through the bipolar transistor 9,
As a result of the base current being limited and the bipolar transistor 8 being gradually turned on, the output current is also limited, as shown in FIG.
As shown in (c), the output terminal OUT is charged from a low level to a high level with a low output impedance, and the transition gradient is compared with the gradient when the potential of the input terminal IN changes from a low level to a high level. Become loose.
【００２１】一方入力端INの電位が図４(a) に示す如く
ハイレベルからローレベルに変化した場合には、ｐチャ
ネルMOS トランジスタ１がオン状態となって高電位電源
11と接続され、図４(b) に示す如くノードＮ1 の電位は
ハイレベルとなる。従ってｎチャネルMOS トランジスタ
４，６，７が夫々オン状態となって低電位電源12と接続
され、出力端OUT の電荷が抵抗16,10 を通じて引抜かれ
バイポーラトランジスタ９がオン状態となり、出力端OU
T の電位はローレベルとなる。On the other hand, when the potential of the input terminal IN changes from high level to low level as shown in FIG. 4 (a), the p-channel MOS transistor 1 is turned on and the high potential power source is supplied.
11 and the potential of the node N 1 becomes high level as shown in FIG. 4 (b). Therefore, the n-channel MOS transistors 4, 6 and 7 are turned on and connected to the low potential power source 12, the electric charge at the output terminal OUT is extracted through the resistors 16 and 10, the bipolar transistor 9 is turned on, and the output terminal OU is turned on.
The potential of T becomes low level.
【００２２】このバイポーラトランジスタ９がオン状態
となる過程では、そのベースには抵抗10を通じて電流が
流れるためバイポーラトランジスタ９のベース電流が制
限され、緩やかにオン状態となり、図４(c) に示す如く
出力端OUT の電位がハイレベルからローレベル低出力イ
ンピーダンスで充電されその変遷過程の勾配は図４(a)
に示す入力端INがハイレベルからローレベルに変遷する
過程の勾配よりも緩やかになる。In the process of turning on the bipolar transistor 9, the base current of the bipolar transistor 9 is limited because a current flows through the resistor 10 in its base, and the bipolar transistor 9 is gradually turned on, as shown in FIG. 4 (c). The potential of the output terminal OUT is charged from high level to low level and low output impedance, and the slope of the transition process is shown in Fig. 4 (a).
The input terminal IN, shown in, becomes gentler than the gradient of the transition from high level to low level.
【００２３】（実施例２）図５は本発明の実施例を示す
回路図であり、この実施例では図３に示す抵抗15,16 に
代えて、抵抗17,18 を設けてある。即ち抵抗17はｐチャ
ネルMOS トランジスタ５のソースに、また抵抗18はｎチ
ャネルMOS トランジスタ７のソースに夫々直列に接続さ
れた構成となっている。これによってバイポーラトラン
ジスタ８のベースに対して高電位電源11からの電流は抵
抗17を通じて、またバイポーラトランジスタ９のベース
に対して出力端の電流が抵抗18を通じて直流せしめられ
てそれだけ出力インピーダンスが大きくなり、バイポー
ラトランジスタ８，９が緩やかにオン状態となって、図
４に示す実施例１と実質的に同じ効果が得られる。他の
構成及び動作は実施例１の場合と実質的に同じであり、
対応する部分に同じ符号を付して説明を省略する。(Embodiment 2) FIG. 5 is a circuit diagram showing an embodiment of the present invention. In this embodiment, resistors 17 and 18 are provided instead of the resistors 15 and 16 shown in FIG. That is, the resistor 17 is connected in series to the source of the p-channel MOS transistor 5, and the resistor 18 is connected in series to the source of the n-channel MOS transistor 7. As a result, the current from the high-potential power supply 11 is directed to the base of the bipolar transistor 8 through the resistor 17, and the current at the output end is directed to the base of the bipolar transistor 9 through the resistor 18 to increase the output impedance. The bipolar transistors 8 and 9 are gently turned on, and substantially the same effect as that of the first embodiment shown in FIG. 4 is obtained. Other configurations and operations are substantially the same as in the first embodiment,
Corresponding parts are designated by the same reference numerals and description thereof is omitted.
【００２４】なお実施例２においては、ｐチャネルMOS
トランジスタ５のソース、ｎチャネルMOS トランジスタ
のソースに夫々直列に抵抗17,18 を設けた構成を示した
が、いずれか一方にのみ設けてもよい。また抵抗17,18
はｐチャネルMOS トランジスタ１，３のソース、ｎチャ
ネルMOS トランジスタ２，４，６のソースの全て、又は
いずれか一個所にのみ設けてもよい。In the second embodiment, p-channel MOS is used.
Although the resistors 17 and 18 are provided in series in the source of the transistor 5 and the source of the n-channel MOS transistor, respectively, they may be provided in only one of them. Also resistance 17,18
May be provided in the sources of the p-channel MOS transistors 1 and 3, all of the sources of the n-channel MOS transistors 2, 4 and 6, or only in one of them.
【００２５】[0025]
【発明の効果】第１の本発明回路にあっては、出力電流
を制御するMOS トランジスタのドレインに直列に抵抗を
接続し、また第２の本発明回路にあっては、同じく出力
電流を制御するMOS トランジスタのソースに直列に抵抗
を接続したから、出力インピーダンスが高められ、出力
電位の時間的変化率が小さくなり、スイッチングノイズ
を抑制出来て誤動作が防止され信頼性が向上する等本発
明は優れた効果を奏するものである。In the circuit of the first invention, a resistor is connected in series to the drain of the MOS transistor for controlling the output current, and in the circuit of the second invention, the output current is similarly controlled. Since the resistance is connected in series to the source of the MOS transistor, the output impedance is increased, the rate of change of the output potential with time is reduced, switching noise can be suppressed, malfunctions are prevented, and reliability is improved. It has an excellent effect.
【図１】従来の半導体出力回路を示す回路図である。FIG. 1 is a circuit diagram showing a conventional semiconductor output circuit.
【図２】図１に示す従来回路の波形図である。FIG. 2 is a waveform diagram of the conventional circuit shown in FIG.
【図３】本発明の半導体出力回路を示す回路図である。FIG. 3 is a circuit diagram showing a semiconductor output circuit of the present invention.
【図４】本発明回路の波形図である。FIG. 4 is a waveform diagram of the circuit of the present invention.
【図５】本発明の他の実施例を示す回路図である。FIG. 5 is a circuit diagram showing another embodiment of the present invention.
１ ｐチャネルMOS トランジスタ ２ ｎチャネルMOS トランジスタ ３ ｐチャネルMOS トランジスタ ４ ｎチャネルMOS トランジスタ ５ ｐチャネルMOS トランジスタ ６，７ ｎチャネルMOS トランジスタ ８，９ バイポーラトランジスタ 10 抵抗 11 高電位電源 12 低電位電源 15,16,17,18 抵抗 1 p-channel MOS transistor 2 n-channel MOS transistor 3 p-channel MOS transistor 4 n-channel MOS transistor 5 p-channel MOS transistor 6,7 n-channel MOS transistor 8,9 bipolar transistor 10 resistance 11 high potential power supply 12 low potential power supply 15,16 , 17,18 resistance
Claims (2)
直列に抵抗を接続したことを特徴とする半導体出力回
路。1. A semiconductor output circuit in which a resistor is connected in series to the drain of a MOS transistor.
体出力回路において、前記MOS トランジスタのソースに
これと直列に抵抗を接続したことを特徴とする半導体出
力回路。2. A semiconductor output circuit having a MOS transistor in an output stage, wherein a resistor is connected in series with the source of the MOS transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP4104250A JP2981496B2 (en) | 1992-04-23 | 1992-04-23 | Semiconductor output circuit |
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| JP4104250A JP2981496B2 (en) | 1992-04-23 | 1992-04-23 | Semiconductor output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05299994A true JPH05299994A (en) | 1993-11-12 |
| JP2981496B2 JP2981496B2 (en) | 1999-11-22 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4104250A Expired - Fee Related JP2981496B2 (en) | 1992-04-23 | 1992-04-23 | Semiconductor output circuit |
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| Country | Link |
|---|---|
| JP (1) | JP2981496B2 (en) |
-
1992
- 1992-04-23 JP JP4104250A patent/JP2981496B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2981496B2 (en) | 1999-11-22 |
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