JPH0529617A - Field effect transistor and manufacture thereof - Google Patents
Field effect transistor and manufacture thereofInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は電界効果型トランジス
タおよびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field effect transistor and its manufacturing method.
【０００２】[0002]
【従来の技術】シリコン基板を用いて電界効果型トラン
ジスタを製造する場合、まず、図７に示すように、ｐ型
またはｎ型の単結晶シリコン基板１の表面の素子分離領
域にＬＯＣＯＳ法によりフィールド酸化膜２を形成す
る。次に、熱酸化により、シリコン基板１の表面に酸化
シリコンからなるゲート酸化膜３を形成する。次に、ゲ
ート酸化膜３の上面の所定の個所にポリシリコンからな
るゲート電極４をパターン形成する。次に、図８に示す
ように、イオンインプラによるリンイオンまたはボロン
イオン等の不純物の注入により、ゲート電極４の両側に
おけるシリコン基板１の表面側にソース領域５およびド
レイン領域６を形成すると共に、ゲート電極４の抵抗値
を減少させる。次に、拡散炉で熱処理することにより、
ソース領域５およびドレイン領域６を活性化する。次
に、図９に示すように、全表面に窒化シリコン等からな
る層間絶縁膜７を形成する。次に、ソース領域５および
ドレイン領域６に対応する部分の層間絶縁膜７およびゲ
ート酸化膜３にコンタクトホール８、９を形成する。次
に、コンタクトホール８、９を介してソース領域５およ
びドレイン領域６とそれぞれ接続されるアルミニウムか
らなるソース電極１０およびドレイン電極１１を層間絶
縁膜７の上面にパターン形成する。かくして、シリコン
基板１を用いた電界効果型トランジスタが製造される。2. Description of the Related Art When manufacturing a field effect transistor using a silicon substrate, as shown in FIG. 7, first, as shown in FIG. The oxide film 2 is formed. Next, the gate oxide film 3 made of silicon oxide is formed on the surface of the silicon substrate 1 by thermal oxidation. Next, the gate electrode 4 made of polysilicon is patterned at a predetermined position on the upper surface of the gate oxide film 3. Next, as shown in FIG. 8, by implanting impurities such as phosphorus ions or boron ions by ion implantation, a source region 5 and a drain region 6 are formed on the surface side of the silicon substrate 1 on both sides of the gate electrode 4, and the gate is formed. The resistance value of the electrode 4 is reduced. Next, by heat treatment in a diffusion furnace,
The source region 5 and the drain region 6 are activated. Next, as shown in FIG. 9, an interlayer insulating film 7 made of silicon nitride or the like is formed on the entire surface. Next, contact holes 8 and 9 are formed in the interlayer insulating film 7 and the gate oxide film 3 in the portions corresponding to the source region 5 and the drain region 6. Next, a source electrode 10 and a drain electrode 11 made of aluminum and connected to the source region 5 and the drain region 6 through the contact holes 8 and 9 are patterned on the upper surface of the interlayer insulating film 7. Thus, the field effect transistor using the silicon substrate 1 is manufactured.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、従来の
このような電界効果型トランジスタでは、ソース領域５
およびドレイン領域６を形成する際、単結晶シリコン基
板１の表面側にイオンインプラで不純物を注入した後拡
散炉で熱処理して活性化しているので、ソース領域５お
よびドレイン領域６の深さｘｊを浅くすることが困難で
あった。特に、ｐチャネル電界効果型トランジスタの場
合には、注入するボロンイオンの飛程距離が長く、拡散
係数も大きいので、拡散炉で熱処理すると不純物の再分
布現象が著しく、ソース領域５およびドレイン領域６の
深さｘｊが深くなってしまう。なお、ボロンイオンを低
加速エネルギで注入したり、あるいは質量数の大きいＢ
Ｆ2の分子イオンを注入したりすると、飛程距離を小さ
くすることができるが、チャネリングにより一部のイオ
ンが奥深く入ってしまう。すなわち、チャネリングによ
る最大飛程距離はイオンの加速エネルギが低いほど大き
く、またイオンの質量数が大きいほど大きくなるので、
浅いソース領域５およびドレイン領域６を形成すること
は困難であった。ソース領域５およびドレイン領域６の
深さｘｊが深いと、ゲート電極４の下部へのドレイン領
域６からの空乏層の延びを抑えることができず、ひいて
はチャネルがつながってしまうショートチャネル効果に
より、ドレイン耐圧が劣化し、したがってドレイン耐圧
を向上させるにはゲート長Ａを大きくしなければなら
ず、微細化に制約を受けるという問題があった。一方、
素子分離については、素子分離のパンチスルー耐圧が通
常素子分離の隣同士のソース領域５とドレイン領域６と
の距離Ｂで決まるので、ソース領域５およびドレイン領
域６の深さｘｊが深くなると、素子分離の隣同士のソー
ス領域５とドレイン領域６との距離Ｂが小さくなり、ひ
いては素子分離のパンチスルー耐圧が劣化し、したがっ
て素子分離のパンチスルー耐圧を向上させるには素子分
離幅Ｂを大きくしなければならず、これまた微細化に制
約を受けるという問題があった。この発明の目的は、よ
り一層微細化することのできる電界効果型トランジスタ
およびその製造方法を提供することにある。However, in such a conventional field effect transistor, the source region 5 is used.
In forming the drain region 6 and the drain region 6, since the impurities are implanted into the surface side of the single crystal silicon substrate 1 by ion implantation and then heat treatment is performed in a diffusion furnace to activate, the depth xj of the source region 5 and the drain region 6 is It was difficult to make it shallow. Particularly, in the case of a p-channel field effect transistor, since the range of implanted boron ions is long and the diffusion coefficient is large, the redistribution phenomenon of impurities is remarkable when heat-treated in a diffusion furnace, and the source region 5 and the drain region 6 are Depth xj becomes deep. It should be noted that boron ions are implanted with low acceleration energy, or B having a large mass number is injected.
The range distance can be shortened by implanting F 2 molecular ions, but some ions enter deeply due to channeling. That is, the maximum range distance due to channeling is larger as the ion acceleration energy is lower, and as the ion mass number is larger,
It was difficult to form the shallow source region 5 and the drain region 6. If the depth xj of the source region 5 and the drain region 6 is large, the extension of the depletion layer from the drain region 6 to the lower portion of the gate electrode 4 cannot be suppressed, and the drain is caused by the short channel effect in which the channels are connected. There is a problem that the breakdown voltage deteriorates, and therefore the gate length A must be increased in order to improve the drain breakdown voltage, which limits the miniaturization. on the other hand,
Regarding element isolation, since the punch-through breakdown voltage for element isolation is usually determined by the distance B between the source region 5 and the drain region 6 adjacent to each other in element isolation, when the depth xj of the source region 5 and the drain region 6 becomes deep, The distance B between the source region 5 and the drain region 6 adjacent to each other is reduced, and the punch-through breakdown voltage for element isolation is deteriorated. Therefore, in order to improve the punch-through breakdown voltage for element isolation, the element isolation width B is increased. However, there is a problem that the miniaturization is restricted. An object of the present invention is to provide a field effect transistor that can be further miniaturized and a manufacturing method thereof.
【０００４】[0004]
【課題を解決するための手段】この発明は、シリコン基
板の表面側のソース領域およびドレイン領域を形成すべ
き箇所に形成されたトレンチにソース領域用膜およびド
レイン領域用膜を堆積するようにしたものである。According to the present invention, a source region film and a drain region film are deposited in a trench formed on a surface side of a silicon substrate where a source region and a drain region are to be formed. It is a thing.
【０００５】[0005]
【作用】この発明によれば、シリコン基板の表面側のソ
ース領域およびドレイン領域を形成すべき箇所に形成さ
れたトレンチにソース領域用膜およびドレイン領域用膜
を堆積しているので、ソース領域用膜およびドレイン領
域用膜の深さがトレンチの深さに左右され、このためト
レンチの深さを浅くすると、ソース領域用膜およびドレ
イン領域用膜の深さを浅くすることができ、ひいてはゲ
ート長を小さくしてもドレイン耐圧が劣化しないように
することができ、また素子分離幅を小さくしても素子分
離のパンチスルー耐圧が劣化しないようにすることがで
き、したがってより一層微細化することができる。According to the present invention, since the source region film and the drain region film are deposited in the trenches formed at the positions where the source region and the drain region are to be formed on the surface side of the silicon substrate, the source region film and the drain region film are deposited. The depth of the film for the drain region and the film for the drain region depends on the depth of the trench. Therefore, if the depth of the trench is made shallow, the depth of the film for the source region and the film for the drain region can be made shallow, and thus the gate length can be shortened. It is possible to prevent the drain breakdown voltage from deteriorating even if it is made smaller, and it is possible to prevent the punch-through breakdown voltage of the element separation from deteriorating even if the element isolation width is made smaller. it can.
【０００６】[0006]
【実施例】図１〜図６はそれぞれこの発明の一実施例に
おける電界効果型トランジスタの各製造工程を示したも
のである。そこで、これらの図を順に参照しながら、電
界効果型トランジスタの構造をその製造方法と併せ説明
する。1 to 6 show respective manufacturing steps of a field effect transistor according to an embodiment of the present invention. Therefore, the structure of the field effect transistor will be described together with its manufacturing method with reference to these drawings in order.
【０００７】まず、図１に示すように、ｐ型またはｎ型
の単結晶シリコン基板２１の表面の素子分離領域にＬＯ
ＣＯＳ法によりフィールド酸化膜２２を形成する。次
に、図２に示すように、シリコン基板２１の表面側のソ
ース領域およびドレイン領域を形成すべき箇所に反応性
イオンエッチング（ＲＩＥ）により深さ１０００〜４０
００Å程度のトレンチ２３、２４を形成する。この状態
では、シリコン基板２１のチャネル領域２５はトレンチ
２３、２４の存在により突出されることになる。次に、
熱酸化により、トレンチ２３、２４を含むシリコン基板
２１の表面に酸化シリコンからなるゲート酸化膜２６を
形成する。First, as shown in FIG. 1, LO is formed in an element isolation region on the surface of a p-type or n-type single crystal silicon substrate 21.
The field oxide film 22 is formed by the COS method. Next, as shown in FIG. 2, a depth of 1000 to 40 is formed by reactive ion etching (RIE) on the surface side of the silicon substrate 21 where the source and drain regions are to be formed.
Trenches 23 and 24 of about 00Å are formed. In this state, the channel region 25 of the silicon substrate 21 is projected due to the existence of the trenches 23 and 24. next,
A gate oxide film 26 made of silicon oxide is formed on the surface of the silicon substrate 21 including the trenches 23 and 24 by thermal oxidation.
【０００８】次に、ゲート酸化膜２６の上面にゲート電
極を形成するためのポリシリコン膜を形成し、このポリ
シリコン膜に不純物を注入して抵抗値を減少させた後パ
ターンニングすると、図３に示すように、シリコン基板
２１のチャネル領域２５に対応する部分のゲート酸化膜
２６の上面にゲート電極２７が形成される。次に、熱酸
化により、ゲート電極２７の表面に酸化シリコンからな
る絶縁膜２８を形成する。このとき、ゲート電極２７の
下部以外のゲート酸化膜２６が成長する。次に、シリコ
ン基板２１のチャネル領域２５の上部以外の不要な部分
のゲート酸化膜２６をエッチングして除去すると、図４
に示すように、トレンチ２３、２４が露出される。Next, a polysilicon film for forming a gate electrode is formed on the upper surface of the gate oxide film 26, impurities are injected into the polysilicon film to reduce the resistance value, and then patterning is performed. As shown in, the gate electrode 27 is formed on the upper surface of the gate oxide film 26 in the portion corresponding to the channel region 25 of the silicon substrate 21. Next, the insulating film 28 made of silicon oxide is formed on the surface of the gate electrode 27 by thermal oxidation. At this time, the gate oxide film 26 other than under the gate electrode 27 grows. Next, when the unnecessary portion of the gate oxide film 26 other than the upper portion of the channel region 25 of the silicon substrate 21 is etched and removed, as shown in FIG.
The trenches 23 and 24 are exposed as shown in FIG.
【０００９】次に、図５に示すように、トレンチ２３、
２４の部分にソース領域用膜２９およびドレイン領域用
膜３０をフィールド酸化膜２２および絶縁膜２８上に張
り出すように堆積する。この場合、ＰＨ3またはＡｓＨ3
とＳｉＨ2Ｃｌ2との混合ガスを用いた気相成長法により
エピタキシャル成長させると、ｎ型不純物が高濃度に含
有されたシリコンエピタキシャル層からなるソース領域
用膜２９およびドレイン領域用膜３０が堆積され、Ｂ2
Ｈ6とＳｉＨ2Ｃｌ2との混合ガスを用いた気相成長法に
よりエピタキシャル成長させると、ｐ型不純物が高濃度
に含有されたシリコンエピタキシャル層からなるソース
領域用膜２９およびドレイン領域用膜３０が堆積される
ことになる。なお、絶縁膜２８は、ソース領域用膜２９
およびドレイン領域用膜３０とゲート電極２７との間を
絶縁するためのものである。Next, as shown in FIG.
A film for a source region 29 and a film for a drain region 30 are deposited on the field oxide film 22 and the insulating film 28 at a portion 24. In this case, PH 3 or AsH 3
When epitaxial growth is performed by a vapor phase growth method using a mixed gas of SiH 2 Cl 2 and SiH 2 Cl 2 , a source region film 29 and a drain region film 30 made of a silicon epitaxial layer containing a high concentration of n-type impurities are deposited. , B 2
When epitaxial growth is performed by a vapor phase growth method using a mixed gas of H 6 and SiH 2 Cl 2 , a source region film 29 and a drain region film 30 made of a silicon epitaxial layer containing a high concentration of p-type impurities are formed. Will be deposited. The insulating film 28 is the source region film 29.
And for insulating between the drain region film 30 and the gate electrode 27.
【００１０】次に、図６に示すように、全表面に窒化シ
リコン等からなる層間絶縁膜３１を形成する。次に、ソ
ース領域用膜２９およびドレイン領域用膜３０に対応す
る部分の層間絶縁膜３１にコンタクトホール３２、３３
を形成する。この場合、ソース領域用膜２９およびドレ
イン領域用膜３０をフィールド酸化膜２２および絶縁膜
２８上に張り出すように堆積しているので、ソース領域
用膜２９およびドレイン領域用膜３０の実効面積が大き
くなり、このためコンタクトホール３２、３３の形成位
置に多少の余裕を持つことができる。次に、コンタクト
ホール３２、３３を介してソース領域用膜２９およびド
レイン領域用膜３０とそれぞれ接続されるアルミニウム
からなるソース電極３４およびドレイン電極３５を層間
絶縁膜３１の上面にパターン形成する。かくして、シリ
コン基板２１を用いた電界効果型トランジスタが製造さ
れる。Next, as shown in FIG. 6, an interlayer insulating film 31 made of silicon nitride or the like is formed on the entire surface. Next, contact holes 32 and 33 are formed in the interlayer insulating film 31 in the portions corresponding to the source region film 29 and the drain region film 30.
To form. In this case, since the source region film 29 and the drain region film 30 are deposited so as to overhang the field oxide film 22 and the insulating film 28, the effective area of the source region film 29 and the drain region film 30 is reduced. As a result, the contact holes 32 and 33 can be provided with a slight margin. Next, a source electrode 34 and a drain electrode 35, which are made of aluminum and are respectively connected to the source region film 29 and the drain region film 30 through the contact holes 32 and 33, are patterned on the upper surface of the interlayer insulating film 31. Thus, the field effect transistor using the silicon substrate 21 is manufactured.
【００１１】このようにして製造された電界効果型トラ
ンジスタでは、特に図５に示すように、シリコン基板２
１の表面側のソース領域およびドレイン領域を形成すべ
き箇所に形成されたトレンチ２３、２４の部分にｎ型ま
たはｐ型不純物が高濃度に含有されたシリコンエピタキ
シャル層からなるソース領域用膜２９およびドレイン領
域用膜３０を堆積しているので、ソース領域用膜２９お
よびドレイン領域用膜３０の深さｘｊがトレンチ２３、
２４の深さに左右され、このためトレンチ２３、２４の
深さを浅くすると、ソース領域用膜２９およびドレイン
領域用膜３０の深さｘｊを浅くすることができる。した
がって、ゲート電極２７の下部へのドレイン領域用膜３
０からの空乏層の延びが抑えられ、ショートチャネル効
果を大幅に低下させることができ、このためゲート長Ａ
を小さくしてもドレイン耐圧が劣化しないようにするこ
とができる。また、素子分離の隣同士のソース領域用膜
２９とドレイン領域用膜３０との実効距離を大きくする
ことができ、このため素子分離幅Ｂを小さくしても素子
分離のパンチスルー耐圧が劣化しないようにすることが
できる。In the field effect transistor manufactured as described above, as shown in FIG.
A source region film 29 made of a silicon epitaxial layer containing a high concentration of an n-type or p-type impurity in the trenches 23, 24 formed in the portions where the source region and the drain region on the surface side of 1 are to be formed; Since the drain region film 30 is deposited, the depth xj of the source region film 29 and the drain region film 30 is the trench 23,
The depth xj of the source region film 29 and the drain region film 30 can be reduced by decreasing the depth of the trenches 23 and 24. Therefore, the drain region film 3 below the gate electrode 27 is formed.
The extension of the depletion layer from 0 can be suppressed, and the short channel effect can be significantly reduced. Therefore, the gate length A
It is possible to prevent the drain breakdown voltage from deteriorating even if the value is reduced. Further, the effective distance between the source region film 29 and the drain region film 30 adjacent to each other for element isolation can be increased, and therefore the punch-through breakdown voltage of element isolation does not deteriorate even if the element isolation width B is reduced. You can
【００１２】なお、上記実施例では、ソース領域用膜２
９およびドレイン領域用膜３０を気相成長法によって堆
積しているが、これに限定されるものではなく、例えば
分子線結晶成長法（ＭＢＥ）によって堆積するようにし
てもよい。また、ｎ型またはｐ型不純物の含有されない
シリコンエピタキシャル層からなるソース領域用膜およ
びドレイン領域用膜を形成した後、イオンインプラによ
りリンイオンまたはボロンイオン等の不純物を注入する
ようにしてもよい。In the above embodiment, the source region film 2 is used.
9 and the drain region film 30 are deposited by a vapor phase epitaxy method, but the present invention is not limited to this, and may be deposited by, for example, a molecular beam crystal growth method (MBE). Alternatively, the source region film and the drain region film made of a silicon epitaxial layer containing no n-type or p-type impurities may be formed, and then impurities such as phosphorus ions or boron ions may be implanted by ion implantation.
【００１３】[0013]
【発明の効果】以上説明したように、この発明によれ
ば、シリコン基板の表面側のソース領域およびドレイン
領域を形成すべき箇所に形成されたトレンチにソース領
域用膜およびドレイン領域用膜を堆積しているので、ソ
ース領域用膜およびドレイン領域用膜の深さがトレンチ
の深さに左右され、このためトレンチの深さを浅くする
と、ソース領域用膜およびドレイン領域用膜の深さを浅
くすることができ、ひいてはゲート長を小さくしてもド
レイン耐圧が劣化しないようにすることができ、また素
子分離幅を小さくしても素子分離のパンチスルー耐圧が
劣化しないようにすることができ、したがってより一層
微細化することができる。As described above, according to the present invention, the source region film and the drain region film are deposited in the trench formed on the surface side of the silicon substrate where the source region and the drain region are to be formed. Therefore, the depth of the source region film and the drain region film depends on the depth of the trench. Therefore, if the depth of the trench is reduced, the depth of the source region film and the drain region film is reduced. As a result, the drain withstand voltage can be prevented from deteriorating even if the gate length is reduced, and the punch-through withstand voltage for element isolation can be prevented from deteriorating even if the element isolation width is reduced. Therefore, further miniaturization can be achieved.
【図１】この発明の一実施例における電界効果型トラン
ジスタの製造に際し、シリコン基板の表面の素子分離領
域にフィールド酸化膜を形成した状態の断面図。FIG. 1 is a cross-sectional view showing a state where a field oxide film is formed in an element isolation region on a surface of a silicon substrate when manufacturing a field effect transistor according to an embodiment of the present invention.
【図２】同電界効果型トランジスタの製造に際し、素子
分離後のシリコン基板の表面にトレンチを形成した後ゲ
ート酸化膜を形成した状態の断面図。FIG. 2 is a cross-sectional view showing a state in which a gate oxide film is formed after forming a trench on the surface of a silicon substrate after element isolation in manufacturing the same field effect transistor.
【図３】同電界効果型トランジスタの製造に際し、ゲー
ト電極を形成した後このゲート電極の表面に絶縁膜を形
成した状態の断面図。FIG. 3 is a cross-sectional view of a state in which a gate electrode is formed and then an insulating film is formed on the surface of the gate electrode when manufacturing the same field effect transistor.
【図４】同電界効果型トランジスタの製造に際し、不要
な部分のゲート酸化膜を除去してトレンチを露出させた
状態の断面図。FIG. 4 is a cross-sectional view showing a state in which a trench is exposed by removing an unnecessary portion of the gate oxide film when manufacturing the same field effect transistor.
【図５】同電界効果型トランジスタの製造に際し、シリ
コンエピタキシャル層からなるソース領域用膜およびド
レイン領域用膜を堆積した状態の断面図。FIG. 5 is a cross-sectional view showing a state in which a source region film and a drain region film made of a silicon epitaxial layer are deposited in manufacturing the same field effect transistor.
【図６】同電界効果型トランジスタの製造に際し、層間
絶縁膜を形成した後ソース電極およびドレイン電極を形
成した状態の断面図。FIG. 6 is a cross-sectional view showing a state in which a source electrode and a drain electrode are formed after forming an interlayer insulating film in manufacturing the same field effect transistor.
【図７】従来の電界効果型トランジスタの製造に際し、
素子分離後のシリコン基板の表面にゲート酸化膜を形成
した後このゲート酸化膜の上面にゲート電極を形成した
状態の断面図。FIG. 7 is a view showing a conventional field effect transistor manufactured by
FIG. 3 is a cross-sectional view of a state in which a gate oxide film is formed on the surface of the silicon substrate after element isolation and then a gate electrode is formed on the upper surface of the gate oxide film.
【図８】従来の電界効果型トランジスタの製造に際し、
不純物注入によりソース領域およびドレイン領域を形成
した状態の断面図。FIG. 8 is a plan view showing a conventional field effect transistor,
FIG. 3 is a cross-sectional view showing a state where a source region and a drain region are formed by implanting impurities.
【図９】従来の電界効果型トランジスタの製造に際し、
層間絶縁膜を形成した後ソース電極およびドレイン電極
を形成した状態の断面図。FIG. 9 is a plan view showing a conventional field effect transistor,
FIG. 3 is a cross-sectional view showing a state where a source electrode and a drain electrode are formed after forming an interlayer insulating film.
２１ シリコン基板 ２２ フィールド酸化膜 ２３、２４ トレンチ ２５ チャネル領域 ２６ ゲート酸化膜 ２７ ゲート電極 ２８ 絶縁膜 ２９ ソース領域用膜 ３０ ドレイン領域用膜 21 Silicon substrate 22 Field oxide film 23, 24 trench 25 channel area 26 Gate oxide film 27 Gate electrode 28 Insulating film 29 Source region film 30 Drain region film
Claims (4)
びドレイン領域を形成すべき箇所に形成されたトレンチ
と、該トレンチに堆積されたソース領域用膜およびドレ
イン領域用膜とを具備してなることを特徴とする電界効
果型トランジスタ。1. A trench comprising a source region and a drain region to be formed on the surface side of a silicon substrate, and a source region film and a drain region film deposited in the trench. Field-effect transistor characterized by.
びドレイン領域を形成すべき箇所に形成されたトレンチ
と、該トレンチ間における前記シリコン基板のチャネル
領域上に形成されたゲート酸化膜と、該ゲート酸化膜上
に形成されたゲート電極と、前記トレンチに堆積された
ソース領域用膜およびドレイン領域用膜と、該ソース領
域用膜およびドレイン領域用膜と前記ゲート電極との間
に介在された絶縁膜とを具備してなることを特徴とする
電界効果型トランジスタ。2. A trench formed on a surface side of a silicon substrate where a source region and a drain region are to be formed, a gate oxide film formed on a channel region of the silicon substrate between the trenches, and the gate. A gate electrode formed on an oxide film, a source region film and a drain region film deposited in the trench, and an insulation interposed between the source region film and the drain region film and the gate electrode. A field effect transistor comprising: a film.
びドレイン領域を形成すべき箇所にトレンチを形成し、
該トレンチに不純物が高濃度に含有されたソース領域用
膜およびドレイン領域用膜を堆積することを特徴とする
電界効果型トランジスタの製造方法。3. A trench is formed at a position where a source region and a drain region are to be formed on a surface side of a silicon substrate,
A method of manufacturing a field effect transistor, comprising depositing a film for a source region and a film for a drain region containing impurities at a high concentration in the trench.
びドレイン領域を形成すべき箇所にトレンチを形成し、
該トレンチを含む前記シリコン基板の表面にゲート酸化
膜を形成し、前記トレンチ間における前記シリコン基板
のチャネル領域に対応する部分の前記ゲート酸化膜上に
ゲート電極を形成し、該ゲート電極の表面に絶縁膜を形
成し、前記シリコン基板のチャネル領域の上部以外の不
要な部分の前記ゲート酸化膜を除去することにより前記
トレンチを露出させ、この露出された前記トレンチに不
純物が高濃度に含有されたソース領域用膜およびドレイ
ン領域用膜を堆積することを特徴とする電界効果型トラ
ンジスタの製造方法。4. A trench is formed at a position where a source region and a drain region are to be formed on a surface side of a silicon substrate,
A gate oxide film is formed on the surface of the silicon substrate including the trench, a gate electrode is formed on a portion of the gate oxide film corresponding to a channel region of the silicon substrate between the trenches, and a surface of the gate electrode is formed. The trench is exposed by forming an insulating film and removing an unnecessary portion of the gate oxide film other than the upper portion of the channel region of the silicon substrate, and the exposed trench contains a high concentration of impurities. A method of manufacturing a field effect transistor, comprising depositing a film for a source region and a film for a drain region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20228791A JPH0529617A (en) | 1991-07-18 | 1991-07-18 | Field effect transistor and manufacture thereof |
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|---|---|---|---|
| JP20228791A JPH0529617A (en) | 1991-07-18 | 1991-07-18 | Field effect transistor and manufacture thereof |
Publications (1)
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|---|---|
| JPH0529617A true JPH0529617A (en) | 1993-02-05 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20228791A Pending JPH0529617A (en) | 1991-07-18 | 1991-07-18 | Field effect transistor and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529617A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005104209A1 (en) * | 2004-03-26 | 2005-11-03 | Cypress Semiconductor Corp. | Methods for forming super-steep diffusion region profiles in mos devices and resulting semiconductor topographies |
-
1991
- 1991-07-18 JP JP20228791A patent/JPH0529617A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005104209A1 (en) * | 2004-03-26 | 2005-11-03 | Cypress Semiconductor Corp. | Methods for forming super-steep diffusion region profiles in mos devices and resulting semiconductor topographies |
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