JPH05292454A - ノンリニアエンファシス回路 - Google Patents
ノンリニアエンファシス回路Info
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- JPH05292454A JPH05292454A JP4095459A JP9545992A JPH05292454A JP H05292454 A JPH05292454 A JP H05292454A JP 4095459 A JP4095459 A JP 4095459A JP 9545992 A JP9545992 A JP 9545992A JP H05292454 A JPH05292454 A JP H05292454A
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- Japan
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- circuit
- emphasis
- input signal
- amplifiers
- signal
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Abstract
(57)【要約】
【構成】 入力信号を所定の周波数帯域毎に分割するフ
ィルター１〜４を設ける。フィルター１〜４により分割
された各分割入力信号を、その信号強度が小さい程増幅
率を高くする増幅器５〜８をそれぞれ設ける。増幅器５
〜８からの出力信号を加算する加算器９を設ける。 【効果】 上記構成は、フィルター１〜４、および増幅
器５〜８に、デジタル処理する集積回路等の回路を用い
ることが可能であることから、従来のような温度変化に
より特性の変化すると共に小型化の困難なコンデンサ等
の回路素子を省くことができ、よって、小型化でき、温
度変化などによるノンリニアエンファシス特性の劣化も
抑制できる。
ィルター１〜４を設ける。フィルター１〜４により分割
された各分割入力信号を、その信号強度が小さい程増幅
率を高くする増幅器５〜８をそれぞれ設ける。増幅器５
〜８からの出力信号を加算する加算器９を設ける。 【効果】 上記構成は、フィルター１〜４、および増幅
器５〜８に、デジタル処理する集積回路等の回路を用い
ることが可能であることから、従来のような温度変化に
より特性の変化すると共に小型化の困難なコンデンサ等
の回路素子を省くことができ、よって、小型化でき、温
度変化などによるノンリニアエンファシス特性の劣化も
抑制できる。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル処理に好適に
適用できるノンリニアエンファシス回路に関するもので
ある。
適用できるノンリニアエンファシス回路に関するもので
ある。
【０００２】
【従来の技術】従来より、ビデオ装置では、ビデオ再生
信号のＳＮ比を改善するため、記録系の変調器に入力さ
れる信号の高域を強調するプリエンファシス（pre-emph
asis、以下、エンファシスという）回路が設けられ、再
生時の復調器出力信号にエンファシスとは逆特性のデエ
ンファシスをかけ高域の信号レベルを圧縮して、高周波
領域のノイズを抑制している。
信号のＳＮ比を改善するため、記録系の変調器に入力さ
れる信号の高域を強調するプリエンファシス（pre-emph
asis、以下、エンファシスという）回路が設けられ、再
生時の復調器出力信号にエンファシスとは逆特性のデエ
ンファシスをかけ高域の信号レベルを圧縮して、高周波
領域のノイズを抑制している。
【０００３】また、２倍速モードのビデオ装置では、磁
気テープにおけるトラック幅が 1/2となるため、ＳＮ比
も３dB低下し、この画質劣化防止策として、ノンリニア
エンファシス（non-liner emphasis）回路が開発されて
いる。
気テープにおけるトラック幅が 1/2となるため、ＳＮ比
も３dB低下し、この画質劣化防止策として、ノンリニア
エンファシス（non-liner emphasis）回路が開発されて
いる。
【０００４】このようなノンリニアエンファシス回路で
は、入力ビデオ信号のレベルに応じてエンファシス量を
自動的に変化させ、視覚的にノイズの目立ち易い小レベ
ル部分のエンファシス量を大きく、ノイズの目立たない
大レベル部分は小さくするようにしている。
は、入力ビデオ信号のレベルに応じてエンファシス量を
自動的に変化させ、視覚的にノイズの目立ち易い小レベ
ル部分のエンファシス量を大きく、ノイズの目立たない
大レベル部分は小さくするようにしている。
【０００５】このようなノンリニアエンファシス回路と
しては、例えば図３に示すように、アナログ式のエンフ
ァシス回路が知られている。このようなエンファシス回
路は、入力端子２０にコンデンサＣ1 と抵抗Ｒ1 とが並
列に接続され、これらコンデンサＣ1 と抵抗Ｒ1 の出力
側が、抵抗Ｒ2 を介して接地されると共に出力端子２１
に接続されている。
しては、例えば図３に示すように、アナログ式のエンフ
ァシス回路が知られている。このようなエンファシス回
路は、入力端子２０にコンデンサＣ1 と抵抗Ｒ1 とが並
列に接続され、これらコンデンサＣ1 と抵抗Ｒ1 の出力
側が、抵抗Ｒ2 を介して接地されると共に出力端子２１
に接続されている。
【０００６】そして、その出力端子２１に、２個のダイ
オードＤ1 ・Ｄ2 が極性を相互に逆にして並列に接続さ
れ、さらに、上記の各ダイオードＤ1 ・Ｄ2 がコンデン
サＣ2 を介して接地されている。
オードＤ1 ・Ｄ2 が極性を相互に逆にして並列に接続さ
れ、さらに、上記の各ダイオードＤ1 ・Ｄ2 がコンデン
サＣ2 を介して接地されている。
【０００７】したがって、上記の回路は、コンデンサＣ
1 、抵抗Ｒ1 、抵抗Ｒ2 の３素子により、所定の周波数
特性で入力信号が、その高域を強調、つまりエンファシ
スされ、また、各ダイオードＤ1 ・Ｄ2 、コンデンサＣ
2 の３素子によって、入力信号が、そのレベルの小さく
なるに伴ってエンファシス量の大きくなるように、所定
のエンファシス量に可変される。
1 、抵抗Ｒ1 、抵抗Ｒ2 の３素子により、所定の周波数
特性で入力信号が、その高域を強調、つまりエンファシ
スされ、また、各ダイオードＤ1 ・Ｄ2 、コンデンサＣ
2 の３素子によって、入力信号が、そのレベルの小さく
なるに伴ってエンファシス量の大きくなるように、所定
のエンファシス量に可変される。
【０００８】このようなエンファシス回路におけるエン
ファシス特性は、例えば図４のグラフに示すように、パ
ラメータは入力信号レベルであり、正規入力（０dB）に
対してエンファシス量が小さく、入力信号レベルが小さ
くなるに従って（０→−20dB）、エンファシス量が大き
くなる。
ファシス特性は、例えば図４のグラフに示すように、パ
ラメータは入力信号レベルであり、正規入力（０dB）に
対してエンファシス量が小さく、入力信号レベルが小さ
くなるに従って（０→−20dB）、エンファシス量が大き
くなる。
【０００９】このようなエンファシス回路では、入力信
号レベルの最小値（−20dB）のエンファシス特性は、図
３に示すコンデンサＣ1 、抵抗Ｒ1 、抵抗Ｒ2 の３素子
によって決まるエンファシスの周波数特性にほぼ近い。
号レベルの最小値（−20dB）のエンファシス特性は、図
３に示すコンデンサＣ1 、抵抗Ｒ1 、抵抗Ｒ2 の３素子
によって決まるエンファシスの周波数特性にほぼ近い。
【００１０】このとき、図３に示す各ダイオードＤ1 ・
Ｄ2 の順方向電圧ＶF は微小であり、各ダイオードＤ1
・Ｄ2 、コンデンサＣ2 の３素子からなる回路のインピ
ーダンスが高いため、上記の３素子の作用の影響が小さ
なものとなっている。
Ｄ2 の順方向電圧ＶF は微小であり、各ダイオードＤ1
・Ｄ2 、コンデンサＣ2 の３素子からなる回路のインピ
ーダンスが高いため、上記の３素子の作用の影響が小さ
なものとなっている。
【００１１】一方、入力信号レベルが大きいと、図３に
示す各ダイオードＤ1 ・Ｄ2 のインピーダンスが下が
り、各ダイオードＤ1 ・Ｄ2 、コンデンサＣ2 の３素子
が抵抗Ｒ2 に並列に作用するため、高域強調（エンファ
シス）が抑制される。
示す各ダイオードＤ1 ・Ｄ2 のインピーダンスが下が
り、各ダイオードＤ1 ・Ｄ2 、コンデンサＣ2 の３素子
が抵抗Ｒ2 に並列に作用するため、高域強調（エンファ
シス）が抑制される。
【００１２】
【発明が解決しようとする課題】ところが、上記従来の
回路では、コンデンサＣ1 、抵抗Ｒ1 、抵抗Ｒ2 、各ダ
イオードＤ1 ・Ｄ2 、コンデンサＣ2 等の素子を必要と
しており、その回路特性が、それらの素子特性に依存す
るため、規格化されたノンリニアエンファシス特性から
のずれ、つまりノンリニアエンファシス特性の劣化を、
素子のバラツキや温度変化により生じ易く、また、コン
デンサ等の素子の小型化には限界があり高集積化による
小型化に不利であるという問題を生じている。
回路では、コンデンサＣ1 、抵抗Ｒ1 、抵抗Ｒ2 、各ダ
イオードＤ1 ・Ｄ2 、コンデンサＣ2 等の素子を必要と
しており、その回路特性が、それらの素子特性に依存す
るため、規格化されたノンリニアエンファシス特性から
のずれ、つまりノンリニアエンファシス特性の劣化を、
素子のバラツキや温度変化により生じ易く、また、コン
デンサ等の素子の小型化には限界があり高集積化による
小型化に不利であるという問題を生じている。
【００１３】そこで、ノンリニアエンファシス回路をデ
ジタル化することにより、ノンリニアエンファシス特性
の劣化も回避でき、また小型化も容易となるが、入力信
号のレベルと周波数とに応じて増幅率を変化させる回路
は、デジタル化の困難な回路であった。
ジタル化することにより、ノンリニアエンファシス特性
の劣化も回避でき、また小型化も容易となるが、入力信
号のレベルと周波数とに応じて増幅率を変化させる回路
は、デジタル化の困難な回路であった。
【００１４】
【課題を解決するための手段】本発明のノンリニアエン
ファシス回路は、以上の課題を解決するために、ビデオ
信号等の入力信号を所定の周波数帯域毎に分割する分割
手段としてのフィルターが設けられ、そのフィルターに
より分割された各分割入力信号を、その信号強度に応じ
て、すなわちその信号強度が小さいほど大きく増幅する
増幅器がそれぞれ設けられ、上記の各増幅器からの出力
信号を加算する加算器が設けられていることを特徴とし
ている。
ファシス回路は、以上の課題を解決するために、ビデオ
信号等の入力信号を所定の周波数帯域毎に分割する分割
手段としてのフィルターが設けられ、そのフィルターに
より分割された各分割入力信号を、その信号強度に応じ
て、すなわちその信号強度が小さいほど大きく増幅する
増幅器がそれぞれ設けられ、上記の各増幅器からの出力
信号を加算する加算器が設けられていることを特徴とし
ている。
【００１５】
【作用】上記の構成によれば、入力信号をフィルターに
より所定の周波数帯域毎にいくつかに分割し、それぞれ
の周波数帯域の分割信号を、その分割信号の強度に応じ
て増幅率を変える各増幅器で増幅して、分割信号が小さ
いほど大きく増幅した後、加算器にて上記各増幅器から
の出力信号を加算して出力することで、高域ほど、か
つ、信号レベルが小さいほど大きく増幅した従来のアナ
ログ式回路のエンファシス処理とほぼ等価な応答、つま
りノンリニアエンファシス特性を備えることができる。
より所定の周波数帯域毎にいくつかに分割し、それぞれ
の周波数帯域の分割信号を、その分割信号の強度に応じ
て増幅率を変える各増幅器で増幅して、分割信号が小さ
いほど大きく増幅した後、加算器にて上記各増幅器から
の出力信号を加算して出力することで、高域ほど、か
つ、信号レベルが小さいほど大きく増幅した従来のアナ
ログ式回路のエンファシス処理とほぼ等価な応答、つま
りノンリニアエンファシス特性を備えることができる。
【００１６】また、上記構成は、フィルター、および増
幅器に、デジタル処理する集積回路等の回路を用いるこ
とが可能であることから、従来のようなコンデンサ等の
回路素子を省くことができて小型化でき、温度変化など
によるノンリニアエンファシス特性の劣化も抑制でき
る。
幅器に、デジタル処理する集積回路等の回路を用いるこ
とが可能であることから、従来のようなコンデンサ等の
回路素子を省くことができて小型化でき、温度変化など
によるノンリニアエンファシス特性の劣化も抑制でき
る。
【００１７】
【実施例】本発明の一実施例について図１および図２に
基づいて説明すれば、以下の通りである。ノンリニアエ
ンファシス回路では、図１に示すように、ビデオ信号等
の広帯域の入力信号を、例えば４分割するために、ＬＰ
Ｆ（Low Pass Filter ）（分割手段）１、３個のＢＰＦ
（Band Pass Filter）（分割手段）２・３・４に入力
し、ＬＰＦ１および各ＢＰＦ２・３・４の通過周波数帯
域（Hz）はそれぞれ隣接するように設定されている。
基づいて説明すれば、以下の通りである。ノンリニアエ
ンファシス回路では、図１に示すように、ビデオ信号等
の広帯域の入力信号を、例えば４分割するために、ＬＰ
Ｆ（Low Pass Filter ）（分割手段）１、３個のＢＰＦ
（Band Pass Filter）（分割手段）２・３・４に入力
し、ＬＰＦ１および各ＢＰＦ２・３・４の通過周波数帯
域（Hz）はそれぞれ隣接するように設定されている。
【００１８】上記のようなＬＰＦ（Low Pass Filter ）
１、３個のＢＰＦ（Band Pass Filter）２・３・４に
は、例えば非巡回型デジタルフィルター回路を用いる。
１、３個のＢＰＦ（Band Pass Filter）２・３・４に
は、例えば非巡回型デジタルフィルター回路を用いる。
【００１９】上記のＬＰＦ１および各ＢＰＦ２・３・４
からの分割された各分割信号が、入力信号のレベルに応
じて増幅率を可変できる各増幅器５・６・７・８にそれ
ぞれ入力される。各増幅器５・６・７・８は、前記の入
力信号における周波数帯域の信号を増幅できる、例えば
デジタル信号処理する乗算器であり、その上、その入力
される信号の強度に応じて、つまりその信号の強度が、
標準である０dBから小さくなるに伴って増幅率が高くな
るように設定されている。
からの分割された各分割信号が、入力信号のレベルに応
じて増幅率を可変できる各増幅器５・６・７・８にそれ
ぞれ入力される。各増幅器５・６・７・８は、前記の入
力信号における周波数帯域の信号を増幅できる、例えば
デジタル信号処理する乗算器であり、その上、その入力
される信号の強度に応じて、つまりその信号の強度が、
標準である０dBから小さくなるに伴って増幅率が高くな
るように設定されている。
【００２０】このような各増幅器５・６・７・８の動作
は、例えば、入力された信号レベルと増幅率の関係を示
す図中に示すような参照テーブルがメモリ等の記憶手段
に予め設定され、その参照テーブルを参照して各増幅率
を可変する。
は、例えば、入力された信号レベルと増幅率の関係を示
す図中に示すような参照テーブルがメモリ等の記憶手段
に予め設定され、その参照テーブルを参照して各増幅率
を可変する。
【００２１】このように低レベルの信号ほど増幅されて
強調された各分割信号が、加算器９に入力され、加算さ
れて出力されることにより、図２（ａ）に示すノンリニ
アエンファシス規格カーブとほぼ等価な、高域、および
低レベル信号が強調されたエンファシスが可能である。
強調された各分割信号が、加算器９に入力され、加算さ
れて出力されることにより、図２（ａ）に示すノンリニ
アエンファシス規格カーブとほぼ等価な、高域、および
低レベル信号が強調されたエンファシスが可能である。
【００２２】このような各増幅器５・６・７・８の設定
は、図２に示すように、図２（ａ）に示すノンリニアエ
ンファシス規格カーブに基づいて、図２（ｂ）に示すＬ
ＰＦ１および各ＢＰＦ２・３・４の各帯域における代表
値を図２（ａ）から選択して行われる。
は、図２に示すように、図２（ａ）に示すノンリニアエ
ンファシス規格カーブに基づいて、図２（ｂ）に示すＬ
ＰＦ１および各ＢＰＦ２・３・４の各帯域における代表
値を図２（ａ）から選択して行われる。
【００２３】これらの代表値により、図２（ｃ）に示す
各周波数帯域においては、入力された信号のレベルと増
幅率との関係を、一様なエンファシス量とする。続い
て、図２（ｃ）に示す関係から、各周波数帯域におけ
る、図２（ｄ）に示す入力された信号レベルに応じた強
調量（増幅率）の関係が設定される。
各周波数帯域においては、入力された信号のレベルと増
幅率との関係を、一様なエンファシス量とする。続い
て、図２（ｃ）に示す関係から、各周波数帯域におけ
る、図２（ｄ）に示す入力された信号レベルに応じた強
調量（増幅率）の関係が設定される。
【００２４】このように図２（ｄ）に示した関係が、前
記の参照テーブルであり、このような各参照テーブルと
しての各ゲインデータを予め各増幅器５・６・７・８に
設定しておき、各増幅器５・６・７・８に入力される分
割信号の信号レベルに応じて、各ゲインデータを参照し
て必要な強調を施すことが可能となる。
記の参照テーブルであり、このような各参照テーブルと
しての各ゲインデータを予め各増幅器５・６・７・８に
設定しておき、各増幅器５・６・７・８に入力される分
割信号の信号レベルに応じて、各ゲインデータを参照し
て必要な強調を施すことが可能となる。
【００２５】このように上記実施例の構成は、入力信号
をＬＰＦ１および各ＢＰＦ２・３・４により所定の周波
数帯域毎に分割し、それぞれの周波数帯域の分割信号
を、その分割信号の強度に応じて増幅率を変える各増幅
器５・６・７・８でそれぞれ増幅して、分割信号の信号
レベルが小さいほど大きく増幅した後、上記各増幅器か
らの出力信号を加算器９により加算して出力すること
で、高域ほど、かつ、信号レベルが小さいほど増幅した
従来のアナログ式回路のノンリニアエンファシス処理と
ほぼ等価な応答を備えることができる。
をＬＰＦ１および各ＢＰＦ２・３・４により所定の周波
数帯域毎に分割し、それぞれの周波数帯域の分割信号
を、その分割信号の強度に応じて増幅率を変える各増幅
器５・６・７・８でそれぞれ増幅して、分割信号の信号
レベルが小さいほど大きく増幅した後、上記各増幅器か
らの出力信号を加算器９により加算して出力すること
で、高域ほど、かつ、信号レベルが小さいほど増幅した
従来のアナログ式回路のノンリニアエンファシス処理と
ほぼ等価な応答を備えることができる。
【００２６】このように上記構成は、ＬＰＦ１、各ＢＰ
Ｆ２・３・４、および各増幅器５・６・７・８に、デジ
タル信号処理する集積回路等の回路を用いることが可能
であることから、小型化できる。
Ｆ２・３・４、および各増幅器５・６・７・８に、デジ
タル信号処理する集積回路等の回路を用いることが可能
であることから、小型化できる。
【００２７】その上、上記構成は、従来のように温度変
化により特性が変化し、また、バラツキも大きいコンデ
ンサ、抵抗およびダイオードを省くことが可能であり、
また、デジタル化できるため、温度変化などによるノン
リニアエンファシス特性の劣化や、規格化されたノンリ
ニアエンファシス特性からのずれも回避できる。
化により特性が変化し、また、バラツキも大きいコンデ
ンサ、抵抗およびダイオードを省くことが可能であり、
また、デジタル化できるため、温度変化などによるノン
リニアエンファシス特性の劣化や、規格化されたノンリ
ニアエンファシス特性からのずれも回避できる。
【００２８】なお、上記実施例の構成では、ＬＰＦ１お
よび各ＢＰＦ２・３・４の周波数帯域の設定を相互に隣
接するように設定したが、周波数帯域が隣合うＬＰＦ１
および各ＢＰＦ２・３・４の各通過周波数帯域を相互に
クロスオーバーさせてもよい。これにより、上記構成
は、得られるノンリニアエンファシスのカーブを規格カ
ーブにより近づけることが可能であり、より伝達特性の
優れたノンリニアエンファシス回路とすることができ
る。
よび各ＢＰＦ２・３・４の周波数帯域の設定を相互に隣
接するように設定したが、周波数帯域が隣合うＬＰＦ１
および各ＢＰＦ２・３・４の各通過周波数帯域を相互に
クロスオーバーさせてもよい。これにより、上記構成
は、得られるノンリニアエンファシスのカーブを規格カ
ーブにより近づけることが可能であり、より伝達特性の
優れたノンリニアエンファシス回路とすることができ
る。
【００２９】また、上記実施例の構成では、入力信号を
４分割した例を挙げたが、この分割数は特に限定される
ものではなく、５分割以上とするように構成してもよ
い。このように分割数を増加させることにより、上記構
成は、得られるノンリニアエンファシスのカーブを規格
カーブにより近づけることが可能であり、より伝達特性
の優れたノンリニアエンファシス回路とすることができ
る。
４分割した例を挙げたが、この分割数は特に限定される
ものではなく、５分割以上とするように構成してもよ
い。このように分割数を増加させることにより、上記構
成は、得られるノンリニアエンファシスのカーブを規格
カーブにより近づけることが可能であり、より伝達特性
の優れたノンリニアエンファシス回路とすることができ
る。
【００３０】なお、上記実施例の構成では、各増幅器５
・６・７・８に、デジタル信号処理する乗算器を用いた
例を挙げたが、他の演算処理回路、例えばルックアップ
テーブルメモリを用いてデジタル信号処理することも可
能である。
・６・７・８に、デジタル信号処理する乗算器を用いた
例を挙げたが、他の演算処理回路、例えばルックアップ
テーブルメモリを用いてデジタル信号処理することも可
能である。
【００３１】
【発明の効果】本発明のノンリニアエンファシス回路
は、以上のように、入力信号を所定の周波数帯域毎に分
割する分割手段としてのフィルターが設けられ、そのフ
ィルターにより分割された各分割入力信号を、その信号
強度に応じて増幅する増幅器がそれぞれ設けられ、上記
の各増幅器からの出力信号を加算する加算器が設けられ
ている構成である。
は、以上のように、入力信号を所定の周波数帯域毎に分
割する分割手段としてのフィルターが設けられ、そのフ
ィルターにより分割された各分割入力信号を、その信号
強度に応じて増幅する増幅器がそれぞれ設けられ、上記
の各増幅器からの出力信号を加算する加算器が設けられ
ている構成である。
【００３２】それゆえ、上記構成は、従来のアナログ式
のノンリニアエンファシス回路とほぼ等価な応答特性を
備えると共に、フィルター、および増幅器を、デジタル
処理する集積回路等の回路を用いることが可能であるこ
とから、従来のような小型化の困難なコンデンサ等の回
路素子を省くことができて小型化できるという効果を奏
する。
のノンリニアエンファシス回路とほぼ等価な応答特性を
備えると共に、フィルター、および増幅器を、デジタル
処理する集積回路等の回路を用いることが可能であるこ
とから、従来のような小型化の困難なコンデンサ等の回
路素子を省くことができて小型化できるという効果を奏
する。
【００３３】その上、上記構成は、従来のようなバラツ
キや温度変化により特性が変化し易いコンデンサや抵抗
などの回路素子を省くことができデジタル化が可能なこ
とから、温度変化などによるノンリニアエンファシス特
性の劣化も低減できるという効果も奏する。
キや温度変化により特性が変化し易いコンデンサや抵抗
などの回路素子を省くことができデジタル化が可能なこ
とから、温度変化などによるノンリニアエンファシス特
性の劣化も低減できるという効果も奏する。
【図面の簡単な説明】
【図１】本発明のノンリニアエンファシス回路のブロッ
ク図である。
ク図である。
【図２】上記のノンリニアエンファシス回路における各
増幅器でのエンファシス量の設定例を示す説明図であ
る。
増幅器でのエンファシス量の設定例を示す説明図であ
る。
【図３】従来のノンリニアエンファシス回路の回路図で
ある。
ある。
【図４】上記のノンリニアエンファシス回路における入
力信号の信号レベルに応じたエンファシスカーブを示す
グラフである。
力信号の信号レベルに応じたエンファシスカーブを示す
グラフである。
１ ＬＰＦ（分割手段） ２ ＢＰＦ（分割手段） ３ ＢＰＦ（分割手段） ４ ＢＰＦ（分割手段） ５ 増幅器 ６ 増幅器 ７ 増幅器 ８ 増幅器 ９ 加算器
Claims (1)
- 【請求項１】入力信号を所定の周波数帯域毎に分割する
分割手段が設けられ、その分割手段により分割された各
分割入力信号を、その信号強度に応じて増幅する増幅器
がそれぞれ設けられ、上記の各増幅器からの出力信号を
加算する加算器が設けられていることを特徴とするノン
リニアエンファシス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4095459A JPH05292454A (ja) | 1992-04-15 | 1992-04-15 | ノンリニアエンファシス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4095459A JPH05292454A (ja) | 1992-04-15 | 1992-04-15 | ノンリニアエンファシス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05292454A true JPH05292454A (ja) | 1993-11-05 |
Family
ID=14138264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4095459A Pending JPH05292454A (ja) | 1992-04-15 | 1992-04-15 | ノンリニアエンファシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05292454A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002084997A1 (fr) * | 2001-04-11 | 2002-10-24 | Sony Corporation | Circuit d'accentuation de contours |
| JP2006279563A (ja) * | 2005-03-29 | 2006-10-12 | Pioneer Electronic Corp | 画質調整装置、画質調整方法およびディスプレイ装置 |
| JP2006287636A (ja) * | 2005-03-31 | 2006-10-19 | Pioneer Electronic Corp | 画質調整装置、画質調整方法およびディスプレイ装置 |
| JP2008219677A (ja) * | 2007-03-07 | 2008-09-18 | Nec Corp | 波形整形回路及びその方法 |
| WO2010033120A1 (en) * | 2008-09-19 | 2010-03-25 | Agere Systems Inc. | Systems and methods for reducing low frequency loss in a magnetic storage device |
-
1992
- 1992-04-15 JP JP4095459A patent/JPH05292454A/ja active Pending
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