JP2580649B2 - Storage device control method - Google Patents

Description

【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術と発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 発明の効果 〔概要〕 ランダムアクセスメモリ素子（RAM）等に与えるアド
レス，チップセレクト信号をゲーテットクロックで制御
される制御信号で切り替え、この制御信号を起動信号と
して、該ランダムアクセスメモリ素子（RAM）等から出
力される読出しデータを読出しデータレジスタにセット
するのに、セットタイミング信号（リードクロック）を
フリーランクロックで遅らせてセットする方式を使用し
ている記憶装置における読出し制御方式に関し、 記憶装置を試験，調整する際のクロックの周期に、該
記憶装置の動作が依存しない読出し制御方式を実現させ
ることを目的とし、 メモリ素子群（RAM）に与えるアドレス，チップセレ
クト信号を第１のクロック（ゲーテットクロック）で制
御される制御信号で切り替え、該制御信号を起動信号と
して、上記メモリ素子群（RAM）から出力される読出し
データ（RAM−RD）が読出しデータレジスタにセットさ
れるのに必要な伝送時間分だけ、該読出しデータを該読
出しデータレジスタにセットするのに必要な総ての制御
信号を第２のクロック（フリーランクロック）を用いて
遅らせ、この遅らせた制御信号によって該読出しデータ
を読出しデータレジスタにセットし、該読出しデータレ
ジスタの出力を上記第１のクロックで動作する回路に伝
送する読出し方式を使用している記憶装置において、上
記読出しデータレジスタにセットするのに必要な総ての
制御信号を上記第２のクロックを用いて遅らせる際、そ
の遅延時間の量を上記第２のクロック周期に対応して一
定とするように構成する。Detailed Description of the Invention [Table of Contents] Overview Industrial application fields Problems to be solved by the prior art and the invention Means for solving the problems Action Embodiment Effects of the Invention [Overview] Random access memory element (RAM) and the like, and a chip select signal are switched by a control signal controlled by a gated clock, and the control signal is used as a start signal to read data output from the random access memory element (RAM) or the like. Regarding a read control method in a storage device that uses a method in which a set timing signal (read clock) is set with a delay of a free-run clock to set a register, the clock cycle when testing and adjusting the storage device And a memory device group for realizing a read control method in which the operation of the storage device does not depend. (RAM), an address and a chip select signal are switched by a control signal controlled by a first clock (gated clock), and the control signal is used as a start signal to read data output from the memory element group (RAM). All the control signals required to set the read data in the read data register for the transmission time required for the (RAM-RD) to be set in the read data register are transmitted to the second clock (free rank). Lock), the read data is set in the read data register by the delayed control signal, and the output of the read data register is transmitted to the circuit operated by the first clock. In the storage device, all control signals necessary for setting the read data register are set using the second clock. When causing al, constituting the amount of the delay time so that a constant corresponding to the second clock period.

〔産業上の利用分野〕[Industrial applications]

本発明は、ランダムアクセスメモリ素子（RAM）等に
与えるアドレス，チップセレクト信号をゲーテットクロ
ックで制御される制御信号で切り替え、この制御信号を
起動信号として、該ランダムアクセスメモリ素子（RA
M）等から出力される読出しデータを読出しデータレジ
スタにセットするのに、セットタイミング信号（リード
クロック）をフリーランクロックで遅らせてセットする
方式を使用している記憶装置における読出し制御方式に
関する。According to the present invention, an address given to a random access memory element (RAM) or the like and a chip select signal are switched by a control signal controlled by a gated clock, and the control signal is used as a start signal and the random access memory element (RA
The present invention relates to a read control method in a storage device which uses a method of setting read data output from M) or the like in a read data register by delaying a set timing signal (read clock) with a free-run clock.

最近の半導体技術の進歩に伴って、記憶装置を構成し
ているメモリ素子は日進月歩で高速化されている。2. Description of the Related Art With the recent advance in semiconductor technology, the speed of memory elements constituting a storage device has been increasing rapidly.

一方、記憶装置の大型化に伴い、制御回路から該メモ
リ素子への制御信号の伝送時間が無視できなくなり、種
々の工夫がなされている。On the other hand, as the size of the storage device increases, the transmission time of the control signal from the control circuit to the memory element cannot be ignored, and various measures have been taken.

然して、該記憶装置を試験，調整する際には、シング
ルクロックモードとしたり、クロックそのものを遅くし
て試験，調整することが行われるが、このときの動作が
ノーマルクロック時と動作過程の異ならない読出し制御
方式が必要とされる。However, when testing and adjusting the storage device, a single clock mode is used or testing and adjustment are performed with a slow clock itself. However, the operation at this time does not differ from the normal clock operation. A read control scheme is required.

〔従来の技術と発明が解決しようとする問題点〕 第２図は従来の記憶装置の構成例の概略を示した図で
あり、第３図は従来技術の動作タイムチヤートである。[Prior Art and Problems to be Solved by the Invention] FIG. 2 is a diagram schematically showing a configuration example of a conventional storage device, and FIG. 3 is an operation time chart of the conventional technology.

本図においては、説明の便宜上１ビット分しか示して
いない。In this figure, only one bit is shown for convenience of explanation.

先ず、アドレス（ADD），チップセレクト信号（▲
▼）が、アドレスレジスタ（ADD−REG）31,チップセ
レクトレジスタ（CS−REG）32より出力バッファを通
り、長いプリント板配線を経て、アレーカード１の入力
バッファ，又はレベルコンバータ等を経てから、始めて
メモリ素子（RAM）11に、RAM−ADD,RAM−CSとして入力
される。First, the address (ADD) and the chip select signal (▲
▼) passes through the output buffer from the address register (ADD-REG) 31 and the chip select register (CS-REG) 32, passes through a long printed circuit board wiring, passes through the input buffer of the array card 1, or the level converter, etc. For the first time, they are input to the memory element (RAM) 11 as RAM-ADD and RAM-CS.

メモリ素子（RAM）11にアドレスが入力されると、そ
のメモリ素子（RAM）11が有するアクセスタイムを経て
から読出しデータ（RAM−RD）が、該メモリ素子（RAM）
11から出力され、アレーカード１の外部に出力されて、
他のアレーカード１とドットオアがとられた後、再度長
いプリント板配線を経て読出しデータレジスタ（RD−RE
G）21が搭載されている高集積化された読み出し回路（L
SI）２に入力され、ここで入力バッファ，又はレベルコ
ンバータ等を経て、始めて、該読出しデータレジスタ
（RD−REG）21に入力される。When an address is input to the memory element (RAM) 11, the read data (RAM-RD) is read after the access time of the memory element (RAM) 11 has passed.
Output from 11 and output outside of array card 1,
After dot-or is taken with the other array card 1, the read data register (RD-RE
G) Highly integrated readout circuit (L) equipped with 21
SI) 2, and then through an input buffer or a level converter, and then to the read data register (RD-REG) 21 for the first time.

このようにデータが通るパス上でのディレイは見過ご
すことができない程大きい。The delay on the path through which data passes is so large that it cannot be overlooked.

この時の動作を第３図のタイムチヤートで説明する
と、１番目のクロック（CLOCK）が出て、アドレスレジ
スタ（ADD−REG）31,チップセレクトレジスタ（CS−RE
G）32が有効となる。The operation at this time will be described with reference to the time chart of FIG. 3. A first clock (CLOCK) is output, and an address register (ADD-REG) 31 and a chip select register (CS-RE) are output.
G) 32 becomes effective.

この出力が遅れてアレーカード１に入り、メモリ素子
（RAM）11に対するアドレス（RAM−ADD），チップセレ
クト信号（RAM−CS）となり、該メモリ素子（RAM）11の
出力であるRAM−RDは、アクセスタイム（TAA）の最大分
だけ遅れて出力され、これがアレーカード１の外部に出
力される。This output enters the array card 1 with a delay, and becomes an address (RAM-ADD) for the memory element (RAM) 11 and a chip select signal (RAM-CS). The output RAM-RD of the memory element (RAM) 11 is , Is output with a delay of the maximum of the access time (TAA), and is output outside the array card 1.

このRAM−RDが又遅れて、読出しデータレジスタ（RD
−REG）21の入力（RD−REG−IN）となり、９番目のクロ
ックによって作られた「RCLK」信号によって該読出しデ
ータレジスタ（RD−REG）21にセットされる。This RAM-RD is also delayed, and the read data register (RD
-REG) 21 (RD-REG-IN) and is set in the read data register (RD-REG) 21 by the "RCLK" signal generated by the ninth clock.

又、該９番目のクロックでは、次のアクセスのアドレ
スを、上記アドレスレジスタ（ADD−REG）31にセットし
ている為、上記と同じように遅れて、アレーカード１内
のメモリ素子（RAM）11のアドレス入力（RAM−ADD）と
なる。In the ninth clock, the address of the next access is set in the address register (ADD-REG) 31, so that the memory element (RAM) in the array card 1 is delayed as described above. 11 address inputs (RAM-ADD).

該メモリ素子（RAM）11の出力（RAM−RD）は、その最
悪条件においては、上記アクセスタイム（TAA）の最大
値で有効になり、チップセレクト信号（RAM−CS）が切
れてから、該メモリ素子（RAM）11の出力が無効になる
最小の時間（TLZ）だけ待って無効になる。Under the worst conditions, the output (RAM-RD) of the memory element (RAM) 11 becomes valid at the maximum value of the access time (TAA), and after the chip select signal (RAM-CS) is cut off, The memory element (RAM) 11 becomes invalid after waiting for the minimum time (TLZ) when the output becomes invalid.

従って、このタイムチヤートからは、上記９番目のク
ロックから12番目のクロックにかけて、読出しデータ
が、読出しデータレジスタ（RD−REG）21の入力（RD−R
EG−IN）で見て３τ程有効になることが判る。Accordingly, from this time chart, the read data is input to the read data register (RD-REG) 21 (RD-R) from the ninth clock to the twelfth clock.
From EG-IN), it can be seen that about 3τ is effective.

ところが、実際には、読出しデータレジスタ（RD−RE
G）21にセットするのに必要な時間は、クロックが入っ
てから僅かの時間のホールドタイムがあれば良いので、
上記３τの殆どが無駄な時間になっている。However, actually, the read data register (RD-RE
G) The time required to set to 21 is only required to have a short hold time after the clock is turned on.
Most of the above 3τ is wasted time.

上記タイムチヤートから明らかな如く、リードサイク
ル（READ CYCLE）に必要な時間は、このメモリ素子（RA
M）11においては８τ必要であり、これは使用している
メモリ素子（RAM）11のアクセスタイム（TAA）に比較し
て著しく大きいものであった。As is clear from the above time chart, the time required for the read cycle (READ CYCLE) is determined by the time required for this memory element (RA
M) 11 requires 8τ, which is significantly larger than the access time (TAA) of the memory element (RAM) 11 used.

このサイクルタイムを短くする為には、次のアクセス
のアドレスをセットする時刻を、９番目のクロックか
ら、例えば、６番目のクロックへと３τ前進させてやれ
ば良く、これによって、読出しデータレジスタ（RD−RE
G）21に対する入力タイミングに無駄な時間が殆どなく
なり、当該記憶装置の処理能力を向上させることができ
る。In order to shorten this cycle time, the time at which the address of the next access is set may be advanced by 3τ from the ninth clock to, for example, the sixth clock, whereby the read data register ( RD-RE
G) There is almost no useless time at the input timing to 21, and the processing capability of the storage device can be improved.

然しながら、この記憶装置を含めたシステム全体がシ
ングルクロックモードの動作を行うときには、クロック
とクロックとの間隔（周期）が大きい為、上記のように
して、６番目のクロックが入って現サイクルのアドレス
が切れ、次のアクセスのアドレスが入ってしまい、９番
目のクロックが入る頃には、読出しデータレジスタ（RD
−REG）21には次のアクセスアドレスのデータが入って
しまうと云う問題があった。However, when the entire system including the storage device operates in the single clock mode, since the interval (cycle) between clocks is large, as described above, the sixth clock enters and the address of the current cycle is entered. And the address of the next access enters, and by the time the ninth clock enters, the read data register (RD
-REG) 21 has a problem that data of the next access address will be included.

そこで、該読出しデータレジスタ（RD−REG）21に入
るクロックを６番目から作り、９番目のクロックに見え
る工夫をしていた。Therefore, a clock input to the read data register (RD-REG) 21 is created from the sixth clock so that the clock looks like a ninth clock.

第４図は改良された記憶装置の制御方式を説明する図
であって、（ａ），（ｂ）は動作タイムチヤートを示
し、（ｃ）はリードクロック（RD−CLK）の生成回路例
を示している。FIG. 4 is a diagram for explaining an improved control method of the storage device, wherein (a) and (b) show operation time charts, and (c) shows an example of a circuit for generating a read clock (RD-CLK). Is shown.

この改良された従来の記憶装置の制御方式において
は、上記シングルクロックモード時において、６番目の
クロックで、アドレスレジスタ（ADD−REG）31が切り替
わってから、読出しデータレジスタ（RD−REG）21の入
力におけるメモリ素子（RAM）11からの読出しデータ（R
AM−RD）が無効になる前に、該読出しデータ（RAM−R
D）を読出しデータレジスタ（RD−REG）21に取り込むよ
うにする。In the improved conventional storage device control method, in the single clock mode, the read data register (RD-REG) 21 is switched after the address register (ADD-REG) 31 is switched at the sixth clock. Read data (R) from the memory element (RAM) 11 at the input
Before the AM-RD becomes invalid, the read data (RAM-R
D) is taken into the read data register (RD-REG) 21.

この為、読出しデータ（RAM−RD）を取り込むリード
クロック（RCLK）を、上記６番目のクロックをトリガに
して９番目のクロックに相当する位相位置に生成する。Therefore, a read clock (RCLK) for taking in the read data (RAM-RD) is generated at a phase position corresponding to the ninth clock using the sixth clock as a trigger.

具体的には、通常の動作時に使用されるクロックをノ
ーマルクロックとすると、このノーマルクロックと同じ
位相を有し、システムがシングルクロック動作時になっ
ても、常に、ノーマルクロック時と同じ周期で動作する
フリーランクロック「FCLK」を使用して、上記リードク
ロック（RCLK）を生成する。Specifically, if a clock used during a normal operation is a normal clock, it has the same phase as the normal clock, and always operates at the same cycle as that of the normal clock even when the system is in the single clock operation. The read clock (RCLK) is generated using the free-run clock “FCLK”.

このフリーランクロック「FCLK」に対応して、シング
ルクロック動作時に単発的に出力されるクロックをゲー
テットクロック「GCLK」と称することにする。A clock that is spontaneously output during the single clock operation corresponding to the free-run clock “FCLK” is referred to as a gated clock “GCLK”.

そして、通常、上記ノーマルクロックは、このゲーテ
ットクロック「GCLK」が使用されている。Usually, the gated clock “GCLK” is used as the normal clock.

先ず、アドレスレジスタ（ADD−REG）31をセットする
６番目のクロックより生成される起動信号（TRiG）で、
上記フリーランクロック「FCLK」で動作するシフトレジ
スタ22を起動させる。First, a start signal (TRiG) generated from the sixth clock for setting the address register (ADD-REG) 31 is:
The shift register 22 that operates on the free-run clock “FCLK” is started.

例えば、該６番目のクロックによって作られた起動信
号（TRiG）｛第４図の（ｃ）を参照｝をフリーランクロ
ック「FCLK」によって１τ化し、これを上記シフトレジ
スタ22で任意の回数（本例では、３回）シフトさせれ
ば、シングルクロックモード時においても、該単発クロ
ックに影響されない１τ幅の固定タイミング（SOUT 1）
を作ることができる。For example, the start signal (TRiG) generated by the sixth clock {see FIG. 4 (c)} is converted to 1τ by the free-run clock “FCLK”, and this is shifted by the shift register 22 an arbitrary number of times (this In the example, if the shift is performed three times, the fixed timing of 1τ width (SOUT 1) which is not affected by the single clock even in the single clock mode.
Can be made.

このタイミングによって、メモリ素子（RAM）11から
の読出しデータ（RAM−RD）を読出しデータレジスタ（R
D−REG）21に取り込み、この出力をゲーテットクロック
「GCLK」によって作られる読出し制御信号（RD−OUT−C
ONT）で取り出すように制御すれば良い。At this timing, the read data (RAM-RD) from the memory element (RAM) 11 is read out from the read data register (R
D-REG) 21 and outputs this output to a read control signal (RD-OUT-C) generated by the gated clock “GCLK”.
ONT) should be controlled to take out.

第４図を用いて、更に詳細に説明すると、「GCLK」は
上記ゲーテットクロックであり、「FCLK」は上記フリー
ランクロックを示していて、（ａ），（ｂ）で示した動
作タイムチヤートはシングルクロックモード時の場合を
示しており、ノーマルクロックモード時には、ゲーテッ
トクロック「GOLK」と，フリーランクロック「FCLK」
は、同時に、且つ同じ周期で動作する。More specifically, referring to FIG. 4, "GCLK" is the above-mentioned gated clock, "FCLK" is the above-mentioned free-run clock, and the operation time charts shown in (a) and (b) are used. Indicates the case of the single clock mode. In the normal clock mode, the gated clock “GOLK” and the free-run clock “FCLK”
Operate simultaneously and in the same cycle.

該ゲーテットクロック「GCLK」の６番目でアドレスレ
ジスタ（ADD−REG）31が切り替わり、同時に１τの上記
起動信号（TRiG）が出力され、該信号は７番目のゲーテ
ットクロック「GOLK」が来る迄‘1'となっている。At the sixth of the gated clock "GCLK", the address register (ADD-REG) 31 is switched, and at the same time, the start signal (TRiG) of 1τ is output. It is '1'.

この起動信号（TRiG）をフリーランクロック「FCLK」
で動作するシフトレジスタ22に入力して、例えば、３τ
シフトさせて、読出しデータレジスタ（RD−REG）21に
読出しデータ（RAM−RD）をセットする為のゲート信号
とすることで、ノーマルクロックの時と同じ状態の９番
目に相当する位相位置で、上記読出しデータ（RAM−R
D）の遅延したデータ（RD−REG−IN）を読出しデータレ
ジスタ（RD−REG）21にセットすることができる。This start signal (TRiG) is used as the free-run clock “FCLK”
Input to the shift register 22 operating at
By shifting the signal to a gate signal for setting the read data (RAM-RD) in the read data register (RD-REG) 21, the ninth phase position corresponding to the ninth state in the same state as the normal clock can be obtained. The above read data (RAM-R
The delayed data (RD-REG-IN) of D) can be set in the read data register (RD-REG) 21.

該読出しデータレジスタ（RD−REG）21の出力はゲー
テットクロック「GCLK」の通常タイミングである９番目
のクロックによって生成されるRD−OUT−CONT信号によ
って取り出され、同じ「GCLK」の10番目のクロックによ
って次段のゲーテットクロック「GCLK」を使用した回路
へ転送される。The output of the read data register (RD-REG) 21 is taken out by the RD-OUT-CONT signal generated by the ninth clock which is the normal timing of the gated clock "GCLK", and is output by the ninth clock of the same "GCLK". The clock is transferred to a circuit using the gated clock “GCLK” in the next stage.

本図（ａ），（ｂ）のシングルクロックモード時を示
したタイムチヤートでは、読出しデータレジスタ（RD−
REG）21がセットされた読出しデータ（RD）を取り出す
為の上記RD−OUT−CONT信号が入る迄まで８τ程ある
が、ノーマルクロック時においては、読出しデータレジ
スタ（RD−REG）21をセットすると同時に、上記RD−OUT
−CONT信号（９番目のクロックタイミング）が入って、
該レジスタの出力を取り出すように機能する。In the time charts in the single clock mode shown in FIGS. 9A and 9B, the read data register (RD-
REG) 21 is about 8τ until the above-mentioned RD-OUT-CONT signal for taking out the read data (RD) set is set. In a normal clock, when the read data register (RD-REG) 21 is set, At the same time, the above RD-OUT
-CONT signal (9th clock timing)
It functions to extract the output of the register.

このように、シングルクロックモード時でも，ノーマ
ルクロック時でも、６番目のゲーテットクロック「GOL
K」からの起動信号により、フリーランクロック「FCL
K」を用いて、３τ分の時間を稼がせて、恰も９番目の
クロックで作られたタイミングのように見えて正常に動
作し、読出し動作のサイクルタイムの短縮化が図られて
いた方式においても、次の欠点があった。Thus, in the single clock mode and the normal clock, the sixth gated clock “GOL
The free-running clock "FCL"
By using "K", a time of 3τ can be earned, and it looks like the timing made by the ninth clock, operates normally, and shortens the cycle time of the read operation. Also had the following disadvantages:

即ち、上記従来方式においては、フリーランクロック
「FCLK」を用いて３τ分の固定時間を作っているが、こ
の時間は絶対的なものではない。That is, in the above conventional method, a fixed time of 3τ is created by using the free-run clock “FCLK”, but this time is not absolute.

つまり、該フリーランクロック「FCLK」そのものの周
期によって、該３τの固定時間が左右されてしまうこと
である。In other words, the fixed time of 3τ depends on the cycle of the free-run clock “FCLK” itself.

通常、計算機システムにおいては、唯１つのクロック
発振器を持っていて、これを分周したりして任意の周期
のクロックを作り、ストップ信号を入れてゲーテットク
ロックを作ったり、生の侭使用してフリーランクロック
「FCLK」にしたりするのが一般的である。Normally, a computer system has only one clock oscillator, and divides the clock oscillator to create a clock of an arbitrary period, inserts a stop signal to create a gated clock, or uses it as it is. In general, a free-run clock “FCLK” is used.

このようなクロックを使用した計算機システムの開発
時における試験等では、目標となるクロック周期より遅
いクロック周期で試験を行うことが多い。In a test or the like at the time of developing a computer system using such a clock, the test is often performed with a clock cycle that is slower than a target clock cycle.

又、目標のクロックで動作させている時に、障害調査
の為に、該クロックの周期を遅くしてみる場合もある。In addition, when operating with a target clock, there is a case where the cycle of the clock is tried to be delayed in order to investigate a failure.

これらの場合において、クロックの周期が遅くなると
云うことは、上記方式で作られた回路の固定時間の値が
大きくなってしまうことを意味する。In these cases, the fact that the clock cycle becomes slow means that the value of the fixed time of the circuit made by the above method becomes large.

目標のクロック周期に応じて、フリーランクロック
「FCLK」を用いて固定タイミングを作り、このタイミン
グ信号によって読出しデータレジスタ（RD−REG）21の
入力に入ってきた読出しデータ（RAM−RD）が無効にな
らない内に、該読出しデータレジスタ（RD−REG）21に
取り込もうとしていたわけであるが、該基本となるフリ
ーランクロック「FCLK」の周期の遅い方向への変化によ
り、この固定タイミングが大きくなってしまうと、アド
レスレジスタ（ADD−REG）31,チップセレクトレジスタ
（CS−REG）32が動作してから読出しデータレジスタ（R
D−REG）21間の遅延量は絶対時間であるので、結果とし
て、該メモリ素子（RAM）11からの読出しデータ（RAM−
RD）を読出しデータレジスタ（RD−REG）21に正しく取
り込めなくなってしまうと云う問題が生じてしまう。A fixed timing is created using the free-run clock "FCLK" in accordance with the target clock cycle, and the read data (RAM-RD) input to the read data register (RD-REG) 21 is invalidated by this timing signal. Although the read-out data register (RD-REG) 21 was about to be taken in before this time, the fixed timing becomes large due to the change of the cycle of the basic free-run clock "FCLK" in the slower direction. Then, after the address register (ADD-REG) 31 and the chip select register (CS-REG) 32 operate, the read data register (R
Since the delay amount between the D-REG 21 is an absolute time, as a result, the data read from the memory element (RAM) 11 (RAM-
RD) cannot be correctly taken into the read data register (RD-REG) 21.

従って、現状では、目標のクロック周期以外のクロッ
ク周期で計算機システムを動作させるときには、アドレ
スレジスタ（ADD−REG）31にセットするクロックを、読
出しデータレジスタ（RD−REG）21に読出しデータ（RAM
−RD）をセットするリードクロック（RCLK）と同一にし
て、９番目としていた。Therefore, at present, when the computer system is operated at a clock cycle other than the target clock cycle, the clock set in the address register (ADD-REG) 31 is read into the read data register (RD-REG) 21 and the read data (RAM) is read.
−RD) is the same as the read clock (RCLK) to be set, and is set to the ninth.

即ち、この時には、前述の読出し動作のサイクルタイ
ムを短縮させる回路｛第４図（ｃ）参照｝を使用せず、
サイクルタイムが長い侭の状態で試験，調査を行ってい
た。That is, at this time, the above-described circuit (see FIG. 4C) for shortening the cycle time of the read operation is not used.
Tests and investigations were being conducted while the cycle time was long.

この為、当該計算機システム上での記憶装置の読出し
動作のサイクルタイムが変わってしまい、現象が実際の
場合と必ずしも一致しない等の問題があった。For this reason, there is a problem that the cycle time of the read operation of the storage device on the computer system changes, and the phenomenon does not always match the actual case.

本発明は上記従来の欠点に鑑み、ランダムアクセスメ
モリ素子（RAM）等に与えるアドレス，チップセレクト
信号をゲーテットクロックで制御される制御信号で切り
替え、この制御信号を起動信号として、該ランダムアク
セスメモリ素子（RAM）等から出力される読出しデータ
を読出しデータレジスタにセットするのに、セットタイ
ミング信号（リードクロック）をフリーランクロックで
遅らせてセットする方式を使用して記憶装置における読
出し制御を行う計算機システムにおいて、試験，調整時
においても、記憶装置の動作過程が通常時と異なること
がない制御方式を提供することを目的とするものであ
る。In view of the above-mentioned conventional disadvantages, the present invention switches an address and a chip select signal given to a random access memory element (RAM) and the like by a control signal controlled by a gated clock, and uses the control signal as a start signal to control the random access memory. A computer that performs read control in a storage device using a method of setting a set timing signal (read clock) with a delay of a free-run clock to set read data output from an element (RAM) or the like in a read data register. It is an object of the present invention to provide a control system in which the operation process of the storage device does not differ from the normal operation even during the test and adjustment.

〔問題点を解決するための手段〕[Means for solving the problem]

上記の問題点は下記の如くに構成された記憶装置制御
方式によって達成される。The above problem is achieved by a storage device control system configured as follows.

メモリ素子群に与えるアドレス，チップセレクト信号
を第１のクロックで制御される制御信号で切り替え、 該制御信号を起動信号として、上記メモリ素子群から
出力される読出しデータが読出しデータレジスタにセッ
トされるのに必要な伝送時間分だけ、該読出しデータを
該読出しデータレジスタにセットするのに必要な総ての
制御信号を第２のクロックを用いて遅らせ、 この遅らせた制御信号によって該読出しデータを読出
しデータレジスタにセットし、 該読出しデータレジスタの出力を上記第１のクロック
で動作する回路に伝送する読出し方式を使用している記
憶装置において、 上記読出しデータレジスタにセットするのに必要な総
ての制御信号を上記第２のクロックを用いて遅らせる
際、 その遅延時間の量を上記第２のクロック周期に対応し
て一定とするように構成する。An address given to the memory element group and a chip select signal are switched by a control signal controlled by a first clock, and the read data output from the memory element group is set in a read data register using the control signal as a start signal. All the control signals required to set the read data in the read data register are delayed by the second clock for the transmission time required for the read data, and the read data is read by the delayed control signal. In a storage device using a reading method in which the output of the read data register is set to a data register and the output of the read data register is transmitted to the circuit operated by the first clock, all the data necessary for setting the read data register are set. When the control signal is delayed by using the second clock, the amount of the delay time is reduced by the second clock cycle. Correspondingly configured to the constant.

〔作用〕[Action]

即ち、本発明によれば、ランダムアクセスメモリ素子
（RAM）等に与えるアドレス，チップセレクト信号をゲ
ーテットクロックで制御される制御信号で切り替え、こ
の制御信号を起動信号として、該ランダムアクセスメモ
リ素子（RAM）等から出力される読出しデータを読出し
データレジスタにセットするのに、該セットタイミング
信号（リードクロック）をフリーランクロックで遅らせ
てセットする方式を使用している記憶装置において、該
読出しデータレジスタに読出しデータをセットする為
の、上記フリーランクロックを使用して生成するタイミ
ング信号を、該フリーランクロックの周期に応じて一定
とするようにしたものであるので、常時、読出しサイク
ルの短縮回路が使用でき、メモリ素子（RAM）に対する
動作サイクルタイムに変化がなくなり、通常のクロック
動作時と同じ条件で試験，調整ができる効果がある。That is, according to the present invention, an address and a chip select signal to be given to a random access memory element (RAM) and the like are switched by a control signal controlled by a gated clock, and this control signal is used as a start signal to generate the random access memory element (RAM). RAM), etc., in a storage device using a method of setting the set timing signal (read clock) delayed by a free-run clock to set the read data in the read data register. The timing signal generated by using the above-mentioned free-run clock for setting the read data to the read-out clock is made constant in accordance with the cycle of the free-run clock. Can be used, and the operation cycle time for the memory element (RAM) changes. No longer, tested under the same conditions as the normal clock operation, there is an effect that can be adjusted.

〔実施例〕〔Example〕

以下本発明の実施例を図面によって詳述する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

第１図が本発明の一実施例を示した図であって、セレ
クタ23が本発明を実施するのに必要な手段である。尚、
全図を通して同じ符号は同じ対象物を示している。FIG. 1 is a view showing an embodiment of the present invention, and a selector 23 is a means necessary for carrying out the present invention. still,
The same reference numerals indicate the same objects throughout the drawings.

以下、第１図を用いて、本発明の記憶装置制御方式を
説明する。Hereinafter, the storage device control method of the present invention will be described with reference to FIG.

本発明を実施しても、当該記憶装置での基本的な動作
は特に変わることはないので省略し、ここでは、試験時
等において、クロック周期を遅くした時の読出し動作を
中心にして説明する。Even when the present invention is implemented, the basic operation in the storage device does not change in particular, so that the description is omitted. Here, the read operation when the clock cycle is delayed in a test or the like will be mainly described. .

第１図から明らかなように、本発明においては、従来
方式において使用している読出しサイクルを短縮させる
回路、即ち、フリーランクロック「FCLK」を使用したシ
フトレジスタ22の出力を、該フリーランクロック「FCL
K」の周期の情報によって選択できるセレクタ23が追加
されている。As is apparent from FIG. 1, in the present invention, the circuit for shortening the read cycle used in the conventional system, that is, the output of the shift register 22 using the free-run clock "FCLK" is used as the output of the free-run clock. "FCL
A selector 23 that can be selected based on the information of the cycle of “K” is added.

該セレクタ23において、選択の為の制御信号「NORM−
CYC」が当該計算機システムが目標としているクロック
周期で該計算機システムを動作させる場合に有効となる
信号であり、従来方式と同じ３τの固定の遅延時間を選
択しているものである。In the selector 23, a control signal "NORM-
"CYC" is a signal that is effective when the computer system is operated at the clock cycle targeted by the computer system, and selects a fixed delay time of 3τ as in the conventional method.

若し、該計算機システムの試験時等において、倍周期
のクロックで動作させる場合には、該固定遅延時間を同
じにする為に、例えば、該シフトレジスタ22からの出力
を１段削るように、「２τ−MODE」の制御信号を有効化
させる。If the computer system is operated with a double-period clock at the time of a test or the like, in order to make the fixed delay time the same, for example, one stage of output from the shift register 22 is cut off. The control signal of “2τ-MODE” is validated.

このようにすることにより、該フリーランクロック
「FCLK」の周期が遅くなっても、アドレスレジスタ（AD
D−REG）31が切り替えられてから、読み出しデータ（RA
M−RD）が読み出しレジスタ（RD−REG）21にセットされ
る迄の時間を略一定に保持でき、メモリ素子（RAM）11
からの読出しデータ（RAM−RD）を正しく読出しデータ
レジスタ（RD−REG）21に取り込むことができるように
なる。By doing so, even if the cycle of the free-run clock “FCLK” is delayed, the address register (AD
After the D-REG 31 is switched, the read data (RA
The time until the M-RD is set in the read register (RD-REG) 21 can be kept substantially constant, and the memory element (RAM) 11
Read data (RAM-RD) can be correctly taken into the read data register (RD-REG) 21.

更に、該クロック周期が遅くなった場合には、「LOW
−CYC」の制御信号を有効化させ、該読出しデータ（RAM
−RD）を読出しデータレジスタ（RD−REG）21に取り込
むタイミングを、アドレスレジスタ（ADD−REG）31のセ
ットタイミングと同じである６番目のクロックに合わせ
るようにする。Further, when the clock cycle is delayed, "LOW
−CYC ”control signal, and the read data (RAM
−RD) is taken into the read data register (RD-REG) 21 at the sixth clock which is the same as the set timing of the address register (ADD-REG) 31.

つまり、フリーランクロックの周期が変化したとき
に、上記シフトレジスタ21によって作成されたタイミン
グを、上記フリーランクロックの周期に応じて、可変的
に選択し、結果的に、読出しデータ（RAM−RD）を読出
しレジスタ（RD−REG）21に取り込むタイミングを得る
ための遅延時間を一定とするようにしたものである。That is, when the cycle of the free-run clock changes, the timing created by the shift register 21 is variably selected according to the cycle of the free-run clock, and as a result, the read data (RAM-RD ) In the read register (RD-REG) 21 is made to have a constant delay time.

このような例においては、クロックとクロックの間の
周期が大きい為、メモリ素子（RAM）11から読出しデー
タ（RAM−RD）が出力される迄のアクセスタイム（TAA）
に余裕ができ、該６番目のクロックをリードクロック
（RCLK）としても充分となる為である。In such an example, since the period between clocks is large, the access time (TAA) until read data (RAM-RD) is output from the memory element (RAM) 11 is obtained.
This is because the sixth clock becomes sufficient as the read clock (RCLK).

このように、本発明においては、ランダムアクセスメ
モリ素子（RAM）等に与えるアドレス，チップセレクト
信号をゲーテットクロックで制御される制御信号で切り
替え、この制御信号を起動信号として、該ランダムアク
セスメモリ素子（RAM）等から出力される読出しデータ
を読出しデータレジスタにセットするのに、セットタイ
ミング信号（リードクロック）をフリーランクロックで
遅らせてセットする方式を使用している記憶装置におい
て、該アドレスレジスタ（ADD−REG）をセットするクロ
ックは６番目と固定化していて、単に、読出しデータレ
ジスタ（RD−REG）に読出しデータ（RAM−RD）をセット
するクロックの位置が変わるだけであるので、読出しサ
イクルのサイクルタイムに変更は生じることなく、通常
時と試験時との動作過程が異なることがないと云う特徴
がある。As described above, in the present invention, the address and the chip select signal given to the random access memory element (RAM) and the like are switched by the control signal controlled by the gated clock, and this control signal is used as a start signal, To set read data output from a (RAM) or the like in a read data register, in a storage device using a method of setting a set timing signal (read clock) with a delay by a free-run clock, the address register ( The clock for setting ADD-REG) is fixed to the sixth, and only the position of the clock for setting the read data (RAM-RD) in the read data register (RD-REG) is changed. There is no change in the cycle time of the There is a feature that there is never.

〔発明の効果〕〔The invention's effect〕

以上、詳細に説明したように、本発明の記憶装置制御
方式は、ランダムアクセスメモリ素子（RAM）等に与え
るアドレス，チップセレクト信号をゲーテットクロック
で制御される制御信号で切り替え、この制御信号を起動
信号として、該ランダムアクセスメモリ素子（RAM）等
から出力される読出しデータを読出しデータレジスタに
セットするのに、セットタイミング信号（リードクロッ
ク）をフリーランクロックで遅らせてセットする方式を
使用している記憶装置において、該読出しデータレジス
タに読出しデータをセットする為の、上記フリーランク
ロックを使用して生成するタイミング信号を、該フリー
ランクロックの周期に応じて一定とするようにしたもの
であるので、常時、読出しサイクルの短縮回路が使用で
き、メモリ素子（RAM）に対する動作サイクルタイムに
変化がなくなり、通常のクロック動作時と同じ条件で試
験，調整ができる効果がある。As described above in detail, according to the storage device control method of the present invention, an address given to a random access memory element (RAM) and a chip select signal are switched by a control signal controlled by a gated clock, and this control signal is changed. To set read data output from the random access memory device (RAM) or the like as a start signal in a read data register, a method is used in which a set timing signal (read clock) is set with a delay by a free-run clock. In the storage device, the timing signal generated by using the free-run clock for setting the read data in the read data register is made constant in accordance with the cycle of the free-run clock. Therefore, the read cycle shortening circuit can always be used, and it can be used as a memory element (RAM). The operation cycle time there will be no change to the test under the same conditions as the normal clock operation, there is an effect that can be adjusted.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の一実施例を示した図， 第２図は従来の記憶装置の構成例の概略を示した図， 第３図は従来技術の動作タイムチヤート， 第４図は改良された記憶装置の制御方式を説明すする
図， である。 図面において、 １はアレーカード,11はメモリ素子（RAM）， ２は高集積化された読出し回路（LSI）， 21は読出しデータレジスタ（RD−REG）， 22はシフトレジスタ,23はセレクタ， 31はアドレスレジスタ（ADD−REG）， 32はチップセレクトレジスタ（CS−REG）， RAM−RDは読出しデータ， RCLKはリードクロック， FCLKはフリーランクロック， GCLKはゲーテットクロック， TRiGは起動信号， をそれぞれ示す。FIG. 1 is a diagram showing an embodiment of the present invention, FIG. 2 is a diagram showing an outline of a configuration example of a conventional storage device, FIG. 3 is an operation time chart of the prior art, and FIG. FIG. 4 is a diagram for explaining a control method of the storage device. In the drawing, 1 is an array card, 11 is a memory element (RAM), 2 is a highly integrated read circuit (LSI), 21 is a read data register (RD-REG), 22 is a shift register, 23 is a selector, 31 Is an address register (ADD-REG), 32 is a chip select register (CS-REG), RAM-RD is read data, RCLK is a read clock, FCLK is a free-run clock, GCLK is a gated clock, and TRiG is a start signal. Shown respectively.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】メモリ素子群に与えるアドレス，チップセ
レクト信号を第１のクロックで制御される制御信号で切
り替え、 該制御信号を軌道信号として、上記メモリ素子群をアク
セスし、該アクセスされた上記メモリ素子群から出力さ
れる読出しデータが読出しデータレジスタにセットされ
るのに必要な伝送時間分だけ、該読出しデータを該読出
しデータレジスタにセットするのに必要な制御信号を第
２のクロックを用いて遅らせ、 この遅らせた制御信号によって該読出しデータを読出し
データレジスタにセットし、 該読出しデータレジスタの出力を上記第１のクロックで
動作する回路に伝送する読出し方式を使用している記憶
装置において、 上記読出しデータレジスタにセットするのに必要な制御
信号を上記第２のクロックを用いて遅らせる手段とし
て、複数段のシフトレジスタを設けて、上記第２のクロ
ックの周期に対応させて、上記シフトレジスタの段数を
変更し、上記第２のクロックの周期の関わらず、上記制
御信号の遅延時間を略一定とすることを特徴とする記憶
装置制御方式。An address and a chip select signal given to a memory element group are switched by a control signal controlled by a first clock, and the memory element group is accessed using the control signal as a track signal. Using a second clock, a control signal necessary for setting the read data in the read data register is set for the transmission time required for the read data output from the memory element group to be set in the read data register. A storage device using a read method in which the read data is set in a read data register by the delayed control signal, and an output of the read data register is transmitted to a circuit that operates on the first clock. A control signal required to set the read data register is delayed by using the second clock. A shift register having a plurality of stages, the number of stages of the shift register is changed in accordance with the cycle of the second clock, and the delay of the control signal is changed regardless of the cycle of the second clock. A storage device control method characterized in that the time is substantially constant.