JPH05284044A - ランダムエラーおよびバーストエラー訂正が行われる伝送装置、受信機、デコーダおよびビデオホーン - Google Patents
ランダムエラーおよびバーストエラー訂正が行われる伝送装置、受信機、デコーダおよびビデオホーンInfo
- Publication number
- JPH05284044A JPH05284044A JP4292377A JP29237792A JPH05284044A JP H05284044 A JPH05284044 A JP H05284044A JP 4292377 A JP4292377 A JP 4292377A JP 29237792 A JP29237792 A JP 29237792A JP H05284044 A JPH05284044 A JP H05284044A
- Authority
- JP
- Japan
- Prior art keywords
- error
- shift register
- information signal
- signal
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0057—Block codes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0045—Arrangements at the receiver end
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Error Detection And Correction (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】
【目的】 バーストエラーおよびランダムエラー双方の
訂正を簡単な訂正手段で行える伝送装置。 【構成】 情報信号を該情報信号と巡回符号を用いて発
生される冗長信号とによって構成されるデジタル信号に
符号化するエンコーダを含んでいる送信機を備え、記憶
ユニット２とフィードバックシフトレジスタ３を有する
エラー訂正手段とを有するデコーダを含んでいる受信機
を備え、エラー訂正手段は、シフトレジスタの所定記憶
内容Ｓ０…Ｓ１１からバーストエラーを表す第１エラー
情報信号Ｂを発生するバーストエラー検出手段４と、シ
フトレジスタ３の記憶集合内容Ｓ０…，Ｓ１７からラン
ダムエラーを表す第２のエラー情報信号Ｅを発生するラ
ンダムエラー検出手段５とを有し、第１、第２エラー情
報信号を評価する制御手段８が設けられ、シフトレジス
タの記憶内容と記憶ユニットの記憶内容との結合手段Ｅ
１が設けられている。
訂正を簡単な訂正手段で行える伝送装置。 【構成】 情報信号を該情報信号と巡回符号を用いて発
生される冗長信号とによって構成されるデジタル信号に
符号化するエンコーダを含んでいる送信機を備え、記憶
ユニット２とフィードバックシフトレジスタ３を有する
エラー訂正手段とを有するデコーダを含んでいる受信機
を備え、エラー訂正手段は、シフトレジスタの所定記憶
内容Ｓ０…Ｓ１１からバーストエラーを表す第１エラー
情報信号Ｂを発生するバーストエラー検出手段４と、シ
フトレジスタ３の記憶集合内容Ｓ０…，Ｓ１７からラン
ダムエラーを表す第２のエラー情報信号Ｅを発生するラ
ンダムエラー検出手段５とを有し、第１、第２エラー情
報信号を評価する制御手段８が設けられ、シフトレジス
タの記憶内容と記憶ユニットの記憶内容との結合手段Ｅ
１が設けられている。
Description
【０００１】
【産業上の利用分野】本発明は、伝送すべき情報信号を
情報信号と冗長信号によって構成されるデジタル信号に
符号化するためのエンコーダを含んでいる送信機を備
え、前記冗長信号は伝送すべき情報信号から巡回符号を
用いて発生され、かつ受信された情報信号を記憶するた
めの記憶ユニットと受信されたデジタル信号を処理する
ためのフィードバックシフトレジスタを有しているエラ
ー訂正手段とを有するデコーダを含んでいる受信機を備
えた、伝送装置に関する。
情報信号と冗長信号によって構成されるデジタル信号に
符号化するためのエンコーダを含んでいる送信機を備
え、前記冗長信号は伝送すべき情報信号から巡回符号を
用いて発生され、かつ受信された情報信号を記憶するた
めの記憶ユニットと受信されたデジタル信号を処理する
ためのフィードバックシフトレジスタを有しているエラ
ー訂正手段とを有するデコーダを含んでいる受信機を備
えた、伝送装置に関する。
【０００２】本発明はまた、受信機、デコーダおよびこ
の種のデコーダを有するビデオホーンに関する。
の種のデコーダを有するビデオホーンに関する。
【０００３】
【従来の技術】この形式の伝送装置は例えば、ビデオホ
ーンに対するビデオ通信において使用される。そのとき
受信機において例えば、通例ＢＣＨ符号（Bose-Chandhu
ri-Hocquenghem）に関連して符号化されているデジタル
信号を復号化するためのデコーダが必要である。符号化
期間に、伝送すべき情報信号は、符号化回路を用いて、
情報信号並びに冗長信号を有しているデジタル信号に変
換される。その場合冗長信号は、伝送すべき情報信号か
ら巡回符号を用いて発生される。
ーンに対するビデオ通信において使用される。そのとき
受信機において例えば、通例ＢＣＨ符号（Bose-Chandhu
ri-Hocquenghem）に関連して符号化されているデジタル
信号を復号化するためのデコーダが必要である。符号化
期間に、伝送すべき情報信号は、符号化回路を用いて、
情報信号並びに冗長信号を有しているデジタル信号に変
換される。その場合冗長信号は、伝送すべき情報信号か
ら巡回符号を用いて発生される。
【０００４】米国特許第４５９２０５４号明細書には、
情報信号および冗長信号によって構成されている巡回符
号化されたデジタル信号が、並列および独立して動作す
るランダムエラー並びにバーストエラー検出手段に供給
される、デコーダが記載されている。決定手段を用い
て、ランダムエラー検出手段の出力信号かまたはバース
トエラー検出手段の出力信号が、デコーダの出力側に接
続される。
情報信号および冗長信号によって構成されている巡回符
号化されたデジタル信号が、並列および独立して動作す
るランダムエラー並びにバーストエラー検出手段に供給
される、デコーダが記載されている。決定手段を用い
て、ランダムエラー検出手段の出力信号かまたはバース
トエラー検出手段の出力信号が、デコーダの出力側に接
続される。
【０００５】
【発明の課題】本発明の課題は、バーストエラーの訂正
もランダムエラーの訂正も簡単な方法で可能にした、冒
頭に述べた形式の伝送装置を提供することである。
もランダムエラーの訂正も簡単な方法で可能にした、冒
頭に述べた形式の伝送装置を提供することである。
【０００６】
【課題を解決するための手段】この課題は、冒頭に述べ
た形式の伝送装置において、デコーダのエラー訂正手段
は、シフトレジスタの前以て決めることができる記憶内
容からバーストエラーを表す第１のエラー情報信号を発
生するためのバーストエラー検出手段と、前記シフトレ
ジスタの記憶集合内容からランダムエラーを表す第２の
エラー情報信号を発生するためのランダムエラー検出手
段とを有しており、かつ前記第１および第２のエラー情
報信号を評価するための制御手段が設けられており、か
つ前記シフトレジスタの記憶内容を前記記憶ユニットの
記憶内容に結合するための手段が設けられていることに
よって解決される。
た形式の伝送装置において、デコーダのエラー訂正手段
は、シフトレジスタの前以て決めることができる記憶内
容からバーストエラーを表す第１のエラー情報信号を発
生するためのバーストエラー検出手段と、前記シフトレ
ジスタの記憶集合内容からランダムエラーを表す第２の
エラー情報信号を発生するためのランダムエラー検出手
段とを有しており、かつ前記第１および第２のエラー情
報信号を評価するための制御手段が設けられており、か
つ前記シフトレジスタの記憶内容を前記記憶ユニットの
記憶内容に結合するための手段が設けられていることに
よって解決される。
【０００７】この種の伝送装置は、ＢＣＨ符号化された
デジタル信号を伝送するのに適している。送信機におい
て、伝送すべき情報信号はエンコーダを用いて、情報信
号から発生される冗長信号と情報信号それ自体とから構
成されているデジタル信号に変換される。このデジタル
信号は伝送チャネル、例えばケーブル伝送リンクまたは
無線伝送チャネルを介して受信機に伝送される。受信機
はデコーダを有しておりかつデジタル信号がデコーダ、
即ち記憶ユニット並びにシフトレジスタに読込まれる
と、シフトレジスタの記憶内容に基づいて特定の長さの
バーストエラー並びに特定の数のバーストエラーに対し
て同時のチェックが行われる。このようにして検出され
た、それぞれバーストエラーまたはランダムエラーを表
す第１または第２の情報信号は、制御手段に供給され
て、エラー訂正のためにどんな措置をとるべきか、エラ
ー訂正を行うべきかまたは訂正不能なエラーのケースで
あるかが決定される。それからこの種の伝送装置は、突
発的なエラー（ランダムエラー）および単純なエラー訂
正手段において可能なエラーバーストの訂正を結合して
行う。その場合エラー訂正手段は、エラーを簡単に実施
できると決定するためのシフトレジスタを有している必
要があるだけである。
デジタル信号を伝送するのに適している。送信機におい
て、伝送すべき情報信号はエンコーダを用いて、情報信
号から発生される冗長信号と情報信号それ自体とから構
成されているデジタル信号に変換される。このデジタル
信号は伝送チャネル、例えばケーブル伝送リンクまたは
無線伝送チャネルを介して受信機に伝送される。受信機
はデコーダを有しておりかつデジタル信号がデコーダ、
即ち記憶ユニット並びにシフトレジスタに読込まれる
と、シフトレジスタの記憶内容に基づいて特定の長さの
バーストエラー並びに特定の数のバーストエラーに対し
て同時のチェックが行われる。このようにして検出され
た、それぞれバーストエラーまたはランダムエラーを表
す第１または第２の情報信号は、制御手段に供給され
て、エラー訂正のためにどんな措置をとるべきか、エラ
ー訂正を行うべきかまたは訂正不能なエラーのケースで
あるかが決定される。それからこの種の伝送装置は、突
発的なエラー（ランダムエラー）および単純なエラー訂
正手段において可能なエラーバーストの訂正を結合して
行う。その場合エラー訂正手段は、エラーを簡単に実施
できると決定するためのシフトレジスタを有している必
要があるだけである。
【０００８】エラー訂正を回避するために、シフトレジ
スタの記憶内容によって決められるエラーパターンと行
うべき比較のためにデコーダの制御手段に少なくとも１
つのチェックエラーパターンが記憶されており、シフト
レジスタの記憶内容と記憶ユニットの記憶内容との結合
操作はチェックエラーパターンがエラーパターンと一致
したときに阻止される。従って、訂正動作の前に、例え
ば、基本的に２進チェックパターンエラーが記憶されて
いるテーブルを用いたチェックがある。これらのチェッ
クエラーパターンは、シフトレジスタにおいて使用可能
なエラーケースのエラーパターンと比較され、かつこの
ようにして例えば、訂正可能な距離から大幅に離れてい
るエラーの場合に、膨大な訂正が回避される。この場合
デコーダにおける過度の負荷が検出される。
スタの記憶内容によって決められるエラーパターンと行
うべき比較のためにデコーダの制御手段に少なくとも１
つのチェックエラーパターンが記憶されており、シフト
レジスタの記憶内容と記憶ユニットの記憶内容との結合
操作はチェックエラーパターンがエラーパターンと一致
したときに阻止される。従って、訂正動作の前に、例え
ば、基本的に２進チェックパターンエラーが記憶されて
いるテーブルを用いたチェックがある。これらのチェッ
クエラーパターンは、シフトレジスタにおいて使用可能
なエラーケースのエラーパターンと比較され、かつこの
ようにして例えば、訂正可能な距離から大幅に離れてい
るエラーの場合に、膨大な訂正が回避される。この場合
デコーダにおける過度の負荷が検出される。
【０００９】第１のエラー情報を導出するために、シフ
トレジスタの記憶内容はデコーダにおいて、デジタル信
号が読込まれかつシフトレジスタのそれぞれのシフトの
後に確認される。その場合デコーダは、例えば、“Erro
r Control Coding Fundamentals and Applications”
（Shu Lin および Daniel J. Costello 著、第１２５な
いし１３１頁および第２５９ないし２８２頁）に記載さ
れている、所謂エラートラッピング方法に従って動作す
る。この方法によれば、シフトレジスタの特定数のメモ
リロケーションが“０”に対してチェックされる。
トレジスタの記憶内容はデコーダにおいて、デジタル信
号が読込まれかつシフトレジスタのそれぞれのシフトの
後に確認される。その場合デコーダは、例えば、“Erro
r Control Coding Fundamentals and Applications”
（Shu Lin および Daniel J. Costello 著、第１２５な
いし１３１頁および第２５９ないし２８２頁）に記載さ
れている、所謂エラートラッピング方法に従って動作す
る。この方法によれば、シフトレジスタの特定数のメモ
リロケーションが“０”に対してチェックされる。
【００１０】異なったケースを区別するために、シフト
レジスタのシフトの数をカウントするためのカウンタを
有している。このカウンタによって、例えば、バースト
エラーがデジタル信号のチェックビットのロケーション
においてのみ生じたのか、またはどのロケーションにバ
ーストエラーが位置したのかによってケースを区別する
ことができる。
レジスタのシフトの数をカウントするためのカウンタを
有している。このカウンタによって、例えば、バースト
エラーがデジタル信号のチェックビットのロケーション
においてのみ生じたのか、またはどのロケーションにバ
ーストエラーが位置したのかによってケースを区別する
ことができる。
【００１１】情報信号とシフトレジスタの出力信号とを
結合するための第１の排他的ＯＲゲートが設けられてい
る場合、記憶ユニットに記憶された情報信号の簡単な訂
正を実施することができる。
結合するための第１の排他的ＯＲゲートが設けられてい
る場合、記憶ユニットに記憶された情報信号の簡単な訂
正を実施することができる。
【００１２】デコーダが、デジタル信号の読込みを阻止
するための第１ゲートと、記憶ユニットからの情報信号
を読込みを阻止するための第２ゲートと、シフトレジス
タのフィードバックを阻止するための第３のゲートと、
シフトレジスタの記憶内容の信号分配を阻止するための
第４のゲートと、シフトレジスタの記憶内容と記憶ユニ
ットの記憶内容とを結合するための手段とを有している
場合、デジタル信号のデコーディングは簡単な方法で制
御される。
するための第１ゲートと、記憶ユニットからの情報信号
を読込みを阻止するための第２ゲートと、シフトレジス
タのフィードバックを阻止するための第３のゲートと、
シフトレジスタの記憶内容の信号分配を阻止するための
第４のゲートと、シフトレジスタの記憶内容と記憶ユニ
ットの記憶内容とを結合するための手段とを有している
場合、デジタル信号のデコーディングは簡単な方法で制
御される。
【００１３】デコーダにおいて、第２のゲートおよび第
４のゲートが阻止されているとき、デジタル信号を記憶
ユニットおよびフィードバックシフトレジスタに並列に
読込むことができ、かつデジタル信号がシフトレジスタ
に読込まれかつシフトレジスタのそれぞれのシフトの後
にシフトレジスタの前以て決めることができる記憶内容
がバーストエラーに対してチェックされかつ記憶集合内
容がランダムエラーに対してチェックされ、かつバース
トエラー検出手段およびランダムエラー検出手段がシフ
トレジスタがシフトした位置の数に応答して制御手段を
駆動して、第２のゲートおよび／または第３のゲートお
よび／または第４のゲートが阻止および／または開放さ
れるようになっている場合、デコーダの機能は簡単に実
施される。
４のゲートが阻止されているとき、デジタル信号を記憶
ユニットおよびフィードバックシフトレジスタに並列に
読込むことができ、かつデジタル信号がシフトレジスタ
に読込まれかつシフトレジスタのそれぞれのシフトの後
にシフトレジスタの前以て決めることができる記憶内容
がバーストエラーに対してチェックされかつ記憶集合内
容がランダムエラーに対してチェックされ、かつバース
トエラー検出手段およびランダムエラー検出手段がシフ
トレジスタがシフトした位置の数に応答して制御手段を
駆動して、第２のゲートおよび／または第３のゲートお
よび／または第４のゲートが阻止および／または開放さ
れるようになっている場合、デコーダの機能は簡単に実
施される。
【００１４】
【実施例】次に本発明を図示の実施例につき図面を用い
て詳細に説明する。
て詳細に説明する。
【００１５】図１に示された伝送装置は、伝送ないし送
信されるべき情報信号１０４が供給される送信機１００
を有している。送信機１００の出力側に、伝送すべき符
号化されたデジタル信号１０４，１０５が現れ、それは
伝送チャネル１０３を介して受信機１０１に供給され
る。受信機の入力側に、復号すべき受信デジタル信号１
１，１２が供給され、一方復号化されたデジタル信号１
が受信機の出力側に現れる。
信されるべき情報信号１０４が供給される送信機１００
を有している。送信機１００の出力側に、伝送すべき符
号化されたデジタル信号１０４，１０５が現れ、それは
伝送チャネル１０３を介して受信機１０１に供給され
る。受信機の入力側に、復号すべき受信デジタル信号１
１，１２が供給され、一方復号化されたデジタル信号１
が受信機の出力側に現れる。
【００１６】図１に示された伝送装置は、例えば、ビデ
オホーンに対してＢＣＨ符号化されたビデオ信号１０５
を伝送するのに使用するのに適している。以下、図１に
図示の伝送装置の機能を簡単に説明する。送信機１００
は、以下代わってエンコーダと称する符号化手段（図１
には図示されていない）を有している。エンコーダは伝
送すべき情報信号、例えばデジタル化されたビデオ信号
を伝送すべきデジタル信号１０４，１０５に変換する。
伝送すべきデジタル信号１０４，１０５は、伝送すべき
情報信号１０４および該情報信号１０４から発生される
冗長信号１０５から成る。この冗長信号１０５は受信機
側においてエラー訂正のために使用される。それから受
信機によって受信されるデジタル信号１１，１２は、情
報信号１１と冗長信号１２とを含んでいるが、伝送すべ
きデジタル信号１０４，１０５と受信されるデジタル信
号１１，１２との間に、伝送チャネル１０３によって惹
き起こされる障害の結果として差異が生じる可能性があ
る。受信機１０１に設けられたデコーダの目的は、最も
尤もらしい原情報を再構築するかまたはおそらく訂正不
能な多くのエラーがデジタル信号１１，１２に生じたこ
とを検出することである。デコーダの機能を、図２を用
いて説明する。
オホーンに対してＢＣＨ符号化されたビデオ信号１０５
を伝送するのに使用するのに適している。以下、図１に
図示の伝送装置の機能を簡単に説明する。送信機１００
は、以下代わってエンコーダと称する符号化手段（図１
には図示されていない）を有している。エンコーダは伝
送すべき情報信号、例えばデジタル化されたビデオ信号
を伝送すべきデジタル信号１０４，１０５に変換する。
伝送すべきデジタル信号１０４，１０５は、伝送すべき
情報信号１０４および該情報信号１０４から発生される
冗長信号１０５から成る。この冗長信号１０５は受信機
側においてエラー訂正のために使用される。それから受
信機によって受信されるデジタル信号１１，１２は、情
報信号１１と冗長信号１２とを含んでいるが、伝送すべ
きデジタル信号１０４，１０５と受信されるデジタル信
号１１，１２との間に、伝送チャネル１０３によって惹
き起こされる障害の結果として差異が生じる可能性があ
る。受信機１０１に設けられたデコーダの目的は、最も
尤もらしい原情報を再構築するかまたはおそらく訂正不
能な多くのエラーがデジタル信号１１，１２に生じたこ
とを検出することである。デコーダの機能を、図２を用
いて説明する。
【００１７】図２には、巡回符号化されたデジタル信号
用のデコーダが示されている。図２に図示のデコーダは
実質的に、記憶ユニット２，シフトレジスタ３，ランダ
ムエラー検出手段５，バーストエラー検出手段４並びに
制御手段８から成っている。デコーダには、情報信号１
１および冗長信号１２によって構成されたデジタル信号
１１，１２が第１ゲートＧ１を介して供給される。記憶
ユニット２の出力信号の送出は第２ゲートＧ２を用いて
阻止することができる。シフトレジスタはレジスタＳ０
…Ｓ１７によって形成されている。シフトレジスタのフ
ィードバックは第３ゲートＧ３を用いて阻止することが
できる。更に、シフトレジスタの出力信号１３は第４ゲ
ートＧ４を介して第１の排他的ＯＲゲートＥ１に供給さ
れる。この排他的ＯＲゲートは第２ゲートＧ２の出力信
号との結合を可能にする。この第１の排他的ＯＲゲート
Ｅ１の出力側には、復号化されたデジタル信号１が現れ
る。第３ゲートＧ３の出力信号は、シフトレジスタ３の
出力側における第２排他的ＯＲゲートＥ２と、第２レジ
スタＳ２と第３レジスタＳ３との間に挿入されている第
３の排他的ＯＲゲートＥ３と、第５レジスタＳ５と第６
レジスタＳ６との間に挿入されている第４の排他的ＯＲ
ゲートＥ４と、第６レジスタＳ６と第７レジスタＳ７と
の間に挿入されている第５の排他的ＯＲゲートＥ５と、
第７レジスタＳ７と第８レジスタＳ８との間に挿入され
ている第６のシフトレジスタＥ６と、第９レジスタＳ９
と第１０レジスタＳ１０との間に挿入されている第７の
排他的ＯＲゲートＥ７と、第１１レジスタＳ１１と第１
２レジスタＳ１２との間に挿入されている第８の排他的
ＯＲゲートＥ８と、レジスタＳ１４とレジスタＳ１５と
の間に挿入されている第９の排他的ＯＲレジスタＥ９と
に供給される。レジスタＳ０，…，Ｓ１１の記憶内容
は、接続線９を介してバーストエラー検出手段４に供給
することができる。すべてのレジスタの記憶内容は、別
の接続線１０を介してランダムエラー検出手段５に供給
することができる。バーストエラー検出手段４の出力側
にはバーストエラーを表す第１のエラー情報信号Ｂが現
れ、一方ランダムエラー検出手段５の出力側にはランダ
ムエラーを表す第２のエラー情報信号Ｅが現れる。第１
および第２のエラー情報信号ＢおよびＥはそれぞれ、制
御手段８に供給される。制御手段にはその他、接続線１
４を介してレジスタＳ１２，…，Ｓ１７の記憶内容も供
給される。制御手段８の出力側には、第４ゲートＧ４を
作動制御する制御信号Ｓが現れる。
用のデコーダが示されている。図２に図示のデコーダは
実質的に、記憶ユニット２，シフトレジスタ３，ランダ
ムエラー検出手段５，バーストエラー検出手段４並びに
制御手段８から成っている。デコーダには、情報信号１
１および冗長信号１２によって構成されたデジタル信号
１１，１２が第１ゲートＧ１を介して供給される。記憶
ユニット２の出力信号の送出は第２ゲートＧ２を用いて
阻止することができる。シフトレジスタはレジスタＳ０
…Ｓ１７によって形成されている。シフトレジスタのフ
ィードバックは第３ゲートＧ３を用いて阻止することが
できる。更に、シフトレジスタの出力信号１３は第４ゲ
ートＧ４を介して第１の排他的ＯＲゲートＥ１に供給さ
れる。この排他的ＯＲゲートは第２ゲートＧ２の出力信
号との結合を可能にする。この第１の排他的ＯＲゲート
Ｅ１の出力側には、復号化されたデジタル信号１が現れ
る。第３ゲートＧ３の出力信号は、シフトレジスタ３の
出力側における第２排他的ＯＲゲートＥ２と、第２レジ
スタＳ２と第３レジスタＳ３との間に挿入されている第
３の排他的ＯＲゲートＥ３と、第５レジスタＳ５と第６
レジスタＳ６との間に挿入されている第４の排他的ＯＲ
ゲートＥ４と、第６レジスタＳ６と第７レジスタＳ７と
の間に挿入されている第５の排他的ＯＲゲートＥ５と、
第７レジスタＳ７と第８レジスタＳ８との間に挿入され
ている第６のシフトレジスタＥ６と、第９レジスタＳ９
と第１０レジスタＳ１０との間に挿入されている第７の
排他的ＯＲゲートＥ７と、第１１レジスタＳ１１と第１
２レジスタＳ１２との間に挿入されている第８の排他的
ＯＲゲートＥ８と、レジスタＳ１４とレジスタＳ１５と
の間に挿入されている第９の排他的ＯＲレジスタＥ９と
に供給される。レジスタＳ０，…，Ｓ１１の記憶内容
は、接続線９を介してバーストエラー検出手段４に供給
することができる。すべてのレジスタの記憶内容は、別
の接続線１０を介してランダムエラー検出手段５に供給
することができる。バーストエラー検出手段４の出力側
にはバーストエラーを表す第１のエラー情報信号Ｂが現
れ、一方ランダムエラー検出手段５の出力側にはランダ
ムエラーを表す第２のエラー情報信号Ｅが現れる。第１
および第２のエラー情報信号ＢおよびＥはそれぞれ、制
御手段８に供給される。制御手段にはその他、接続線１
４を介してレジスタＳ１２，…，Ｓ１７の記憶内容も供
給される。制御手段８の出力側には、第４ゲートＧ４を
作動制御する制御信号Ｓが現れる。
【００１８】図２に示されたデコーダは、（５１１，４
９３）ＢＣＨ符号に基づいているデジタル信号１１，１
２に適している。明確にするために、符号化／復号化経
路の基本構成を簡単に説明する。（５１１−４９３）Ｂ
ＣＨ符号の場合に４９３の情報ビットを有している情報
ベクトルは、エンコーダによって５１１ビット長の符号
ベクトルに変換される。そこでこのような符号ベクトル
は、４９３の情報ビットと冗長信号に対する１８のチェ
ックビットとから成っている。それからこの符号ベクト
ルは、伝送期間のチャネル障害の結果として歪みを受け
た受信機ベクトルとなる。この受信機ベクトルは図示の
ように、情報信号１１および冗長信号１２によって構成
されているデジタル信号１１，１２に相応し、その際デ
ジタル信号は重畳されたチャネル障害を受けている可能
性がある。デコーダの目的は、最も尤もらしい原情報信
号を再構築するかまたはおそらくデジタル信号１１，１
２中に訂正不能な多くのエラーが生じたことを検出する
ことである。巡回符号化は、図示されている、復号化の
ためのシフトレジスタ回路３に相応する構成を有してい
るシフトレジスタ回路によって実現される。符号化動作
の第１ステップにおいて、情報ビットはフィードバック
シフトレジスタであるシフトレジスタに読込まれる。第
２ステップにおいてフィードバック経路は中断され、そ
の後にチェックビットが読出されかつ情報ビットと一緒
に完全な符号化されたデジタル信号を形成する。それか
ら冗長信号が、巡回符号を用いて情報信号から発生され
る。
９３）ＢＣＨ符号に基づいているデジタル信号１１，１
２に適している。明確にするために、符号化／復号化経
路の基本構成を簡単に説明する。（５１１−４９３）Ｂ
ＣＨ符号の場合に４９３の情報ビットを有している情報
ベクトルは、エンコーダによって５１１ビット長の符号
ベクトルに変換される。そこでこのような符号ベクトル
は、４９３の情報ビットと冗長信号に対する１８のチェ
ックビットとから成っている。それからこの符号ベクト
ルは、伝送期間のチャネル障害の結果として歪みを受け
た受信機ベクトルとなる。この受信機ベクトルは図示の
ように、情報信号１１および冗長信号１２によって構成
されているデジタル信号１１，１２に相応し、その際デ
ジタル信号は重畳されたチャネル障害を受けている可能
性がある。デコーダの目的は、最も尤もらしい原情報信
号を再構築するかまたはおそらくデジタル信号１１，１
２中に訂正不能な多くのエラーが生じたことを検出する
ことである。巡回符号化は、図示されている、復号化の
ためのシフトレジスタ回路３に相応する構成を有してい
るシフトレジスタ回路によって実現される。符号化動作
の第１ステップにおいて、情報ビットはフィードバック
シフトレジスタであるシフトレジスタに読込まれる。第
２ステップにおいてフィードバック経路は中断され、そ
の後にチェックビットが読出されかつ情報ビットと一緒
に完全な符号化されたデジタル信号を形成する。それか
ら冗長信号が、巡回符号を用いて情報信号から発生され
る。
【００１９】次に、図示のデコーダの動作モードをステ
ップＡないしＣについて説明する。
ップＡないしＣについて説明する。
【００２０】ステップＡにおいて、デジタル信号１１，
１２が受信されると、情報信号１１は記憶ユニット２お
よびシフトレジスタ３に並列にロードされる。フィード
バックシフトレジスタにおいて第３ゲートＧ３は開放さ
れており、シフトレジスタ３の内容はそれぞれのクロッ
ク信号によって右方向にシフトされる。この動作期間
中、第１ゲートＧ１および第３ゲートＧ３は開放してお
り、一方第２ゲートＧ２および第４ゲートＧ４は遮断さ
れている。そのとき記憶ユニット２には、受信されたデ
ジタル信号１１，１２、即ち情報信号の最初の４９３の
ビットのみがロードされている。受信されたデジタル信
号１１，１２がシフトレジスタに完全にロードされる
と、最初の１２のレジスタＳ０，…，Ｓ１１の内容が、
ランダムエラー検出手段によって検査される。この検査
は、シフトレジスタのシフト後にもその都度行われる。
１２のレジスタＳ０，…，Ｓ１１すべてが内容“０”有
しているならば、バーストエラー検出検査は成功してい
る。これは、エラートラッピングを用いた復号化の原理
の結果である。図示のデコーダは、７ビットより小さい
長さまでのバーストエラーが発見されるように構成され
ている。バーストエラーがバーストエラー検出手段４を
用いて発見されたならば、これらの場合は、シフトの
数、即ちシフトレジスタ３が何回シフトしたかに応じて
区別することができる。シフト数が０と１２との間にあ
れば、バーストエラーがデジタル信号１１，１２、即ち
冗長信号１２中のチェックビットのロケーションにおい
て生じたことがわかり、その場合には訂正は必要ない。
結果として、制御手段８はゲートＧ２を開放しかつ復号
化されたデジタル信号は記憶ユニット２から変化されず
に読出される。シフト数が１３と１７との間にあれば、
１８マイナスシフト数の右手のメモリがチェックビット
のロケーションにおけるエラーパターンを含んでおり、
一方シフトレジスタ３の次の残りのメモリが情報信号に
おけるエラー部分を含んでいる。それから第３のゲート
Ｇ３がフィードバックを阻止しかつシフトレジスタ３
は、シフト数が１８になるまでシフトされる。その時点
で、チェックビットにおけるエラー部分を含んでいる
“右手”のビットがシフトレジスタ３からシフトアウト
されかつ訂正目的のためにもはや使用されない。シフト
レジスタにおける更に右側のビットは、情報信号１１に
おけるエラー部分に相応している。第２ゲートＧ２並び
に第４ゲートＧ４は、制御手段８によって作動制御され
かつ開放されかつ生じたエラーは、排他的ＯＲゲートＥ
１を用いたビット毎のｍｏｄｕｌｏ２加算によって訂正
される。シフトの数が１７を上回ったとき、第２ゲート
Ｇ２はシフトレジスタの１８回目のシフトの後に開放さ
れ、即ち情報信号１１の情報ビットがクロック信号のタ
イミングで送出される。同時に、ゲートＧ３が開放され
ているとき、フィードバックシフトレジスタはシフトさ
れる。最初の１２のレジスタ内容Ｓ０，…，Ｓ１１がす
べて“０”を呈するとき、残り６つのレジスタＳ１２，
…，Ｓ１７はバーストエラーパターンを含んでいる。そ
れから第３のゲートＧ３は阻止されかつ第４のゲートＧ
４は開放されるので、情報は、第１の排他的ＯＲゲート
Ｅ１を用いて訂正することができる。シフト数が５１１
でありかつ１２の最初のレジスタＳ０，…，Ｓ１１の内
容は同時に決して“０”でなければ、この方法によって
訂正することができないエラーパターンが生じた。その
場合、送出された情報信号１１がエラーを含んでいるこ
とが最も尤もらしい。その場合エラーは検出されるが、
訂正は実施されない。
１２が受信されると、情報信号１１は記憶ユニット２お
よびシフトレジスタ３に並列にロードされる。フィード
バックシフトレジスタにおいて第３ゲートＧ３は開放さ
れており、シフトレジスタ３の内容はそれぞれのクロッ
ク信号によって右方向にシフトされる。この動作期間
中、第１ゲートＧ１および第３ゲートＧ３は開放してお
り、一方第２ゲートＧ２および第４ゲートＧ４は遮断さ
れている。そのとき記憶ユニット２には、受信されたデ
ジタル信号１１，１２、即ち情報信号の最初の４９３の
ビットのみがロードされている。受信されたデジタル信
号１１，１２がシフトレジスタに完全にロードされる
と、最初の１２のレジスタＳ０，…，Ｓ１１の内容が、
ランダムエラー検出手段によって検査される。この検査
は、シフトレジスタのシフト後にもその都度行われる。
１２のレジスタＳ０，…，Ｓ１１すべてが内容“０”有
しているならば、バーストエラー検出検査は成功してい
る。これは、エラートラッピングを用いた復号化の原理
の結果である。図示のデコーダは、７ビットより小さい
長さまでのバーストエラーが発見されるように構成され
ている。バーストエラーがバーストエラー検出手段４を
用いて発見されたならば、これらの場合は、シフトの
数、即ちシフトレジスタ３が何回シフトしたかに応じて
区別することができる。シフト数が０と１２との間にあ
れば、バーストエラーがデジタル信号１１，１２、即ち
冗長信号１２中のチェックビットのロケーションにおい
て生じたことがわかり、その場合には訂正は必要ない。
結果として、制御手段８はゲートＧ２を開放しかつ復号
化されたデジタル信号は記憶ユニット２から変化されず
に読出される。シフト数が１３と１７との間にあれば、
１８マイナスシフト数の右手のメモリがチェックビット
のロケーションにおけるエラーパターンを含んでおり、
一方シフトレジスタ３の次の残りのメモリが情報信号に
おけるエラー部分を含んでいる。それから第３のゲート
Ｇ３がフィードバックを阻止しかつシフトレジスタ３
は、シフト数が１８になるまでシフトされる。その時点
で、チェックビットにおけるエラー部分を含んでいる
“右手”のビットがシフトレジスタ３からシフトアウト
されかつ訂正目的のためにもはや使用されない。シフト
レジスタにおける更に右側のビットは、情報信号１１に
おけるエラー部分に相応している。第２ゲートＧ２並び
に第４ゲートＧ４は、制御手段８によって作動制御され
かつ開放されかつ生じたエラーは、排他的ＯＲゲートＥ
１を用いたビット毎のｍｏｄｕｌｏ２加算によって訂正
される。シフトの数が１７を上回ったとき、第２ゲート
Ｇ２はシフトレジスタの１８回目のシフトの後に開放さ
れ、即ち情報信号１１の情報ビットがクロック信号のタ
イミングで送出される。同時に、ゲートＧ３が開放され
ているとき、フィードバックシフトレジスタはシフトさ
れる。最初の１２のレジスタ内容Ｓ０，…，Ｓ１１がす
べて“０”を呈するとき、残り６つのレジスタＳ１２，
…，Ｓ１７はバーストエラーパターンを含んでいる。そ
れから第３のゲートＧ３は阻止されかつ第４のゲートＧ
４は開放されるので、情報は、第１の排他的ＯＲゲート
Ｅ１を用いて訂正することができる。シフト数が５１１
でありかつ１２の最初のレジスタＳ０，…，Ｓ１１の内
容は同時に決して“０”でなければ、この方法によって
訂正することができないエラーパターンが生じた。その
場合、送出された情報信号１１がエラーを含んでいるこ
とが最も尤もらしい。その場合エラーは検出されるが、
訂正は実施されない。
【００２１】図２に示されたデコーダはバーストエラー
訂正には適していないが、バーストエラー検出手段４に
加えて、同じくエラートラッピング方法に基づいている
ランダムエラーの訂正を実施するランダムエラー検出手
段５も設けられている。図示のデコーダは、１８の連続
するロケーションにおいて生じる２より小さなウェイト
を有しているすべてのエラーパターンの訂正を可能にす
る。ランダムエラー訂正は、バーストエラー訂正と並行
して実施され、以下それについて説明する。まず、バー
ストエラー訂正の説明と同様に、受信されたデジタル信
号１１，１２は完全にシフトレジスタ３に読込まれ、ラ
ンダムエラー検出手段５は所謂、シンドロンレジスタ内
容のウェイトをチェックし、即ち内容“０”を有してい
ない、レジスタＳ０，…，Ｓ１７の数が検出される。ウ
ェイト、即ち０とは異なるレジスタ内容の数が２を上回
ると、決定は不可能になり、その場合フィードバックレ
ジスタはシフトされ、即ち第３のゲートＧ３は開放され
る。ランダムエラー検出手段５が、デジタル信号１１，
１２が読込まれた後すぐに２より小さいかまた２に等し
いウェイトを検出するならば、エラーはデジタル信号の
チェックビットにおいてのみ生じたのであって、それか
ら情報の訂正は必要ない。この場合ゲートＧ２は閉成さ
れかつ情報は変化されずに情報信号として読出される。
エラー検出手段５を用いたエラー検出検査が成功したと
き、所謂エラーパターンがシフトレジスタ３に記憶され
る。カウンタを用いて検出されるシフトの数に応じて、
２つの場合をランダムエラー訂正から区別することがで
きる。シフト数が０と１８との間にあれば、フィードバ
ック経路はゲートＧ３を用いて阻止されかつシフトレジ
スタ内容は、シフトの数が１８になるまで、クロック信
号のタイミングでシフトされる。次いで、第２ゲートＧ
２および第４ゲートＧ４が閉成されている間、第１の排
他的ＯＲゲートＥ１を用いてエラー訂正が実施される。
シフト数が１８を上回れば、第２ゲートＧ２が閉成さ
れ、即ち情報ビットはクロック信号のタイミングで送出
され、一方同時にシフトレジスタ３の内容が阻止された
フィードバック経路によってシフトされる。ウェイト、
即ち０とは異なる内容を有しているシフトレジスタのロ
ケーションＳ０，…，Ｓ１７の数が２より小さいかまた
は２に等しくなると、第３のゲートＧ３はフィードバッ
ク経路を阻止し、ゲートＧ４は閉成されかつ情報はクロ
ック信号のタイミングで訂正される。シフト数が５１１
でありかつウェイト、即ち０とは異なる内容を有してい
るシフトレジスタのロケーション数が２より小さいかま
たは２に等しい条件が５１１のクロック周期で決して満
足できないとき、このデコーダによってはエラー訂正は
実施することができない。その場合、受信された信号１
はエラーを含んでいることが最も尤もらしい。
訂正には適していないが、バーストエラー検出手段４に
加えて、同じくエラートラッピング方法に基づいている
ランダムエラーの訂正を実施するランダムエラー検出手
段５も設けられている。図示のデコーダは、１８の連続
するロケーションにおいて生じる２より小さなウェイト
を有しているすべてのエラーパターンの訂正を可能にす
る。ランダムエラー訂正は、バーストエラー訂正と並行
して実施され、以下それについて説明する。まず、バー
ストエラー訂正の説明と同様に、受信されたデジタル信
号１１，１２は完全にシフトレジスタ３に読込まれ、ラ
ンダムエラー検出手段５は所謂、シンドロンレジスタ内
容のウェイトをチェックし、即ち内容“０”を有してい
ない、レジスタＳ０，…，Ｓ１７の数が検出される。ウ
ェイト、即ち０とは異なるレジスタ内容の数が２を上回
ると、決定は不可能になり、その場合フィードバックレ
ジスタはシフトされ、即ち第３のゲートＧ３は開放され
る。ランダムエラー検出手段５が、デジタル信号１１，
１２が読込まれた後すぐに２より小さいかまた２に等し
いウェイトを検出するならば、エラーはデジタル信号の
チェックビットにおいてのみ生じたのであって、それか
ら情報の訂正は必要ない。この場合ゲートＧ２は閉成さ
れかつ情報は変化されずに情報信号として読出される。
エラー検出手段５を用いたエラー検出検査が成功したと
き、所謂エラーパターンがシフトレジスタ３に記憶され
る。カウンタを用いて検出されるシフトの数に応じて、
２つの場合をランダムエラー訂正から区別することがで
きる。シフト数が０と１８との間にあれば、フィードバ
ック経路はゲートＧ３を用いて阻止されかつシフトレジ
スタ内容は、シフトの数が１８になるまで、クロック信
号のタイミングでシフトされる。次いで、第２ゲートＧ
２および第４ゲートＧ４が閉成されている間、第１の排
他的ＯＲゲートＥ１を用いてエラー訂正が実施される。
シフト数が１８を上回れば、第２ゲートＧ２が閉成さ
れ、即ち情報ビットはクロック信号のタイミングで送出
され、一方同時にシフトレジスタ３の内容が阻止された
フィードバック経路によってシフトされる。ウェイト、
即ち０とは異なる内容を有しているシフトレジスタのロ
ケーションＳ０，…，Ｓ１７の数が２より小さいかまた
は２に等しくなると、第３のゲートＧ３はフィードバッ
ク経路を阻止し、ゲートＧ４は閉成されかつ情報はクロ
ック信号のタイミングで訂正される。シフト数が５１１
でありかつウェイト、即ち０とは異なる内容を有してい
るシフトレジスタのロケーション数が２より小さいかま
たは２に等しい条件が５１１のクロック周期で決して満
足できないとき、このデコーダによってはエラー訂正は
実施することができない。その場合、受信された信号１
はエラーを含んでいることが最も尤もらしい。
【００２２】図示のデコーダにおいて少なくとも１つの
チェックパターンが制御手段８に記憶されており、その
パターンを、シフトレジスタ３の記憶内容Ｓ１２，…，
Ｓ１７によって決められるエラーパターンと比較するこ
とができる。この目的のためにエラーパターンは、接続
線１４を介して制御手段８に供給される。目的は、膨大
な訂正を回避するためにデコーダの過負荷を検出するこ
とである。その場合訂正の前に、２進エラーパターンが
検出されるチェックが行われ、そうすれば膨大な訂正の
確率は低減される。
チェックパターンが制御手段８に記憶されており、その
パターンを、シフトレジスタ３の記憶内容Ｓ１２，…，
Ｓ１７によって決められるエラーパターンと比較するこ
とができる。この目的のためにエラーパターンは、接続
線１４を介して制御手段８に供給される。目的は、膨大
な訂正を回避するためにデコーダの過負荷を検出するこ
とである。その場合訂正の前に、２進エラーパターンが
検出されるチェックが行われ、そうすれば膨大な訂正の
確率は低減される。
【００２３】実施例においてＢＣＨ符号化されたデジタ
ル信号に対するデコーダについて説明したが、本発明は
その他の巡回符号化されたデジタル信号に対して使用す
ることもできる。
ル信号に対するデコーダについて説明したが、本発明は
その他の巡回符号化されたデジタル信号に対して使用す
ることもできる。
【図１】伝送装置の概略図である。
【図２】デコーダの回路略図である。
１００ 送信機、 １０１ 受信機、 １０４ 情報信
号、 １０５ 冗長信号、 ２ 記憶ユニット、 ３
シフトレジスタ、 ４ バーストエラー検出手段、 ５
ランダムエラー検出手段、 ８ 制御手段、 １１
受信情報信号
号、 １０５ 冗長信号、 ２ 記憶ユニット、 ３
シフトレジスタ、 ４ バーストエラー検出手段、 ５
ランダムエラー検出手段、 ８ 制御手段、 １１
受信情報信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヴォルフガング コッホ ドイツ連邦共和国 ヘロルツベルク ジン メルスベルガー ヴェーク 29アー
Claims (10)
- 【請求項１】 伝送すべき情報信号（１０４）を情報信
号（１０４）と冗長信号（１０５）によって構成される
デジタル信号（１０４，１０５）に符号化するためのエ
ンコーダを含んでいる送信機（１００）を備え、前記冗
長信号（１０５）は伝送すべき情報信号（１０４）から
巡回符号を用いて発生され、かつ受信された情報信号
（１１）を記憶するための記憶ユニット（２）と受信さ
れたデジタル信号（１１，１２）を処理するためのフィ
ードバックシフトレジスタ（３）を有しているエラー訂
正手段とを有するデコーダを含んでいる受信機（１０
１）を備えた、伝送装置において、 前記デコーダの前記エラー訂正手段は、前記シフトレジ
スタ（３）の前以て決めることができる記憶内容（Ｓ
０，…，Ｓ１１）からバーストエラーを表す第１のエラ
ー情報信号（Ｂ）を発生するためのバーストエラー検出
手段（４）と、前記シフトレジスタ（３）の記憶集合内
容（Ｓ０，…，Ｓ１７）からランダムエラーを表す第２
のエラー情報信号（Ｅ）を発生するためのランダムエラ
ー検出手段（５）とを有しており、かつ前記第１および
第２のエラー情報信号（Ｂ，Ｅそれぞれ）を評価するた
めの制御手段（８）が設けられており、かつ前記シフト
レジスタ（３）の記憶内容（Ｓ０，…，Ｓ１７）を前記
記憶ユニット（２）の記憶内容に結合するための手段
（Ｅ１）が設けられていることを特徴とする伝送装置。 - 【請求項２】 少なくとも１つのチェックエラーパター
ンが、シフトレジスタ（３）の記憶内容（Ｓ１２，…，
Ｓ１７）によって決められるエラーパターンと行われる
べき比較のためにデコーダの制御手段（８）に記憶され
ており、前記シフトレジスタ（３）の記憶内容（Ｓ０，
…，Ｓ１７）の、記憶ユニット（２）の記憶内容との結
合操作（Ｅ１）は、前記チェックエラーパターンがエラ
ーパターンと一致したときに中断される請求項１記載の
伝送装置。 - 【請求項３】 第１のエラー情報信号（Ｂ）を導出する
ために、シフトレジスタの記憶内容（Ｓ０，…，Ｓ１
１）は、デジタル信号（１１，１２）が読込まれかつシ
フトレジスタ（３）のそれぞれのシフトの後にデコーダ
において確認される請求項１または２記載の伝送装置。 - 【請求項４】 デコーダは、シフトレジスタ（３）のシ
フト数をカウントするためのカウンタを有している請求
項１から３までのいずれか１項記載の伝送装置。 - 【請求項５】 情報信号（１１）をシフトレジスタ
（３）の出力信号（１３）と結合するための第１の排他
的ＯＲゲート（Ｅ１）が設けられている請求項１から４
までのいずれか１項記載の伝送装置。 - 【請求項６】 デコーダは、デジタル信号（１１，１
２）の読込みを阻止するための第１のゲート（Ｇ１）
と、情報信号（１１）の記憶ユニット（２）からの読込
みを阻止するための第２のゲート（Ｇ２）と、シフトレ
ジスタ（３）のフィードバックを阻止するための第３の
ゲート（Ｇ３）と、前記シフトレジスタ（３）の記憶内
容（Ｓ０，…，Ｓ１７）の信号の供給を阻止するための
第４のゲート（Ｇ４）と、前記シフトレジスタ（３）の
記憶内容（Ｓ０，…，Ｓ１７）を前記記憶ユニット
（２）の記憶内容と結合する（Ｅ１）ための手段とを有
している請求項１から５までのいずれか１項記載の伝送
装置。 - 【請求項７】 デコーダにおいてデジタル信号（１１，
１２）は、第２のゲート（Ｇ２）および第４のゲート
（Ｇ４）が阻止されているとき記憶ユニット（２）およ
びフィードバックシフトレジスタ（３）に並列に読込む
ことができ、かつデジタル信号（１１，１２）がシフト
レジスタ（３）に読込まれかつ該シフトレジスタ（３）
のそれぞれのシフトの後に、該シフトレジスタの前以て
決めることができる記憶内容（Ｓ０，…，Ｓ１７）がバ
ーストエラーに対してチェックされかつ記憶集合内容
（Ｓ０…Ｓ１７）がランダムエラーに対してチェックさ
れ、かつバーストエラー検出手段（４）およびランダム
エラー検出手段（５）が、前記シフトレジスタ（３）が
シフトした位置の数に応答して制御手段（８）を作動制
御して、第２のゲート（Ｇ２）および／または第３のゲ
ート（Ｇ３）および／または第４のゲート（Ｇ４）が阻
止および／または開放される請求項１から６までのいず
れか１項記載の伝送装置。 - 【請求項８】 情報信号（１０４）および冗長信号（１
０５）によって構成されるデジタル信号（１０４，１０
５）に対するデコーダを備え、前記冗長信号（１０５）
は前記情報信号（１０４）から巡回符号を用いて発生さ
れ、前記情報信号（１０４）を記憶するための記憶ユニ
ット（２）を有しており、かつ前記デジタル信号（１０
４，１０５）を処理するための任意のフィードバックシ
フトレジスタ（３）を有するエラー訂正手段を備えた、
受信機において、 前記エラー訂正手段は、前記シフトレジスタ（３）の前
以て決めることができる記憶内容（Ｓ０，…，Ｓ１７）
からバーストエラーを表す第１のエラー情報信号（Ｂ）
を発生するためのバーストエラー検出手段（４）を有し
ておりかつ前記シフトレジスタ（３）の記憶集合内容
（Ｓ０，…，Ｓ１７）からランダムエラーを表す第２の
エラー情報信号（Ｅ）を発生するためのランダムエラー
検出手段（５）を含んでおり、かつ第１および第２のエ
ラー情報信号（Ｂ，Ｅそれぞれ）を評価するための制御
手段（８）および前記シフトレジスタ（３）の記憶内容
（Ｓ０，…，Ｓ１７）を前記記憶ユニット（２）の記憶
内容に結合する（Ｅ１）ための手段が設けられているこ
とを特徴とする受信機。 - 【請求項９】 情報信号（１０４）および冗長信号（１
０５）によって構成されているデジタル信号（１０４，
１０５）に対して設けられており、前記冗長信号（１０
５）は前記情報信号（１０４）から巡回符号を用いて発
生され、かつ前記情報信号（１０４）を記憶するための
記憶ユニット（２）を有しておりかつ前記デジタル信号
（１０４，１０５）を処理するための任意のフィードバ
ックシフトレジスタ（３）を備えたエラー訂正手段を含
んでいる、デコーダにおいて、 前記エラー訂正手段は、前記シフトレジスタ（３）の前
以て決めることができる記憶内容（Ｓ０，…，Ｓ１１）
からバーストエラーを表す第１のエラー情報信号（Ｂ）
を発生するためのバーストエラー検出手段（４）を有し
ておりかつ前記シフトレジスタ（３）の記憶集合内容
（Ｓ０，…，Ｓ１７）からランダムエラーを表す第２の
エラー情報信号（Ｅ）を発生するためのランダムエラー
検出手段（５）を含んでおり、かつ前記第１および第２
のエラー情報（Ｂ，Ｅそれぞれ）を評価するための制御
手段（８）および前記シフトレジスタ（３）の記憶内容
（Ｓ０，…，Ｓ１７）を前記記憶ユニット（２）の記憶
内容に結合する（Ｅ１）ための手段が設けられているこ
とを特徴とするデコーダ。 - 【請求項１０】 情報信号（１１）および冗長信号（１
２）によって構成されているデジタル信号（１１，１
２）に対するデコーダを備え、前記冗長信号（１２）は
前記情報信号（１１）から巡回符号を用いて発生され、
前記情報信号（１１）を記憶するための記憶ユニット
（２）を有しておりかつ前記デジタル信号（１１，１
２）を処理するための任意のフィードバックシフトレジ
スタ（３）を備えたエラー訂正手段を含んでいる、ビデ
オホーンにおいて、 前記エラー訂正手段は、前記シフトレジスタ（３）の前
以て決めることができる記憶内容（Ｓ０，…，Ｓ１１）
からバーストエラーを表す第１のエラー情報信号（Ｂ）
を発生するためのバーストエラー検出手段（４）を有し
ており、かつ前記シフトレジスタ（３）の記憶集合内容
（Ｓ０…，Ｓ１７）からランダムエラーを表す第２のエ
ラー情報信号（Ｅ）を発生するためのランダムエラー検
出手段（５）を含んでおり、かつ前記第１および第２の
エラー情報信号（Ｂ，Ｅそれぞれ）を評価するための制
御手段（８）および前記シフトレジスタ（３）の記憶内
容（Ｓ０，…，Ｓ１７）を前記記憶ユニット（２）の記
憶内容と結合する（Ｅ１）ための手段が設けられている
ことを特徴とするビデオホーン。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4136118.0 | 1991-11-02 | ||
| DE4136118 | 1991-11-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05284044A true JPH05284044A (ja) | 1993-10-29 |
Family
ID=6443945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4292377A Pending JPH05284044A (ja) | 1991-11-02 | 1992-10-30 | ランダムエラーおよびバーストエラー訂正が行われる伝送装置、受信機、デコーダおよびビデオホーン |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5377208A (ja) |
| EP (1) | EP0541161A3 (ja) |
| JP (1) | JPH05284044A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100548223B1 (ko) * | 1998-07-03 | 2006-03-23 | 삼성전자주식회사 | 자기기록재생기기의 버스트 에러 검출장치 및 검출방법 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08293815A (ja) * | 1994-11-01 | 1996-11-05 | Motorola Inc | 集積回路上で複数の通信タスクを行なうコプロセッサ |
| US5721744A (en) * | 1996-02-20 | 1998-02-24 | Sharp Microelectronics Technology, Inc. | System and method for correcting burst errors in digital information |
| US6754871B1 (en) * | 2001-07-31 | 2004-06-22 | Cisco Technology, Inc. | Method and apparatus for using fire decoder to correct burst errors in a real-time communications system |
| AU2002365332B2 (en) * | 2001-11-30 | 2006-05-18 | Samsung Electronics Co., Ltd. | Control information between base and mobile stations |
| US7007220B2 (en) * | 2002-03-01 | 2006-02-28 | Broadlogic Network Technologies, Inc. | Error correction coding across multiple channels in content distribution systems |
| US7131052B2 (en) * | 2002-08-12 | 2006-10-31 | International Business Machines Corporation | Algebraic decoder and method for correcting an arbitrary mixture of burst and random errors |
| US7127660B2 (en) * | 2004-01-14 | 2006-10-24 | Hitachi Global Storage Technologies Netherlands B.V. | Method, apparatus and program storage device for correcting a burst of errors together with a random error using shortened cyclic codes |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3831143A (en) * | 1971-11-26 | 1974-08-20 | Computer Science Corp | Concatenated burst-trapping codes |
| US3775746A (en) * | 1972-05-19 | 1973-11-27 | Ibm | Method and apparatus for detecting odd numbers of errors and burst errors of less than a predetermined length in scrambled digital sequences |
| US4592054A (en) * | 1982-10-22 | 1986-05-27 | Mitsubishi Denki Kabushiki Kaisha | Decoder with code error correcting function |
| US4951284A (en) * | 1988-12-14 | 1990-08-21 | International Business Machines Corporation | Method and means for correcting random and burst errors |
| JPH02301226A (ja) * | 1989-05-15 | 1990-12-13 | Mitsubishi Electric Corp | 複合誤り訂正ｂｃｈ復号回路 |
| US5179560A (en) * | 1989-05-15 | 1993-01-12 | Mitsubishi Denki Kabushiki Kaisha | Apparatus for decoding bch code for correcting complex error |
-
1992
- 1992-10-27 US US07/966,790 patent/US5377208A/en not_active Expired - Fee Related
- 1992-10-29 EP EP19920203326 patent/EP0541161A3/de not_active Withdrawn
- 1992-10-30 JP JP4292377A patent/JPH05284044A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100548223B1 (ko) * | 1998-07-03 | 2006-03-23 | 삼성전자주식회사 | 자기기록재생기기의 버스트 에러 검출장치 및 검출방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0541161A2 (de) | 1993-05-12 |
| US5377208A (en) | 1994-12-27 |
| EP0541161A3 (en) | 1993-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960003094B1 (ko) | 프로덕트 코드를 디코딩하는 디코더 및 방법 | |
| US6958678B2 (en) | Electronic identification system with forward error correction system | |
| KR101433620B1 (ko) | 처리량을 높이기 위하여 더블 버퍼링 구조와 파이프라이닝기법을 이용하는 디코더 및 그 디코딩 방법 | |
| US4276646A (en) | Method and apparatus for detecting errors in a data set | |
| JPH04501044A (ja) | 延長形バーストトラッピング | |
| US5206864A (en) | Concatenated coding method and apparatus with errors and erasures decoding | |
| WO1998016016A3 (en) | Error correction with two block codes and error correction with transmission repetition | |
| US5420873A (en) | Apparatus for decoding BCH code for correcting complex error | |
| US5748652A (en) | Apparatus for detecting and correcting cyclic redundancy check errors | |
| JPH05284044A (ja) | ランダムエラーおよびバーストエラー訂正が行われる伝送装置、受信機、デコーダおよびビデオホーン | |
| JPS632370B2 (ja) | ||
| JP2999110B2 (ja) | 無線通信方法及び無線通信装置 | |
| US5541939A (en) | Error correction code decoder and a method thereof | |
| EP0571019B1 (en) | Extended error protected communication system | |
| KR0149298B1 (ko) | 리드-솔로몬 디코더 | |
| JPS61154331A (ja) | デ−タ変換器 | |
| JPS61270935A (ja) | ワイヤレス伝送システム | |
| JPH0371739A (ja) | 適応誤り制御装置 | |
| US7162677B1 (en) | Device and method for coding data with a fire code | |
| JPH04297164A (ja) | パケット受信機の誤り訂正回路 | |
| EP1204232A1 (en) | Detection of uncorrectable data blocks in coded communications systems | |
| JPS6342343B2 (ja) | ||
| JPS59131237A (ja) | 復号回路 | |
| JPS62217742A (ja) | デ−タ通信制御装置 | |
| JPS61232726A (ja) | 誤り訂正装置 |