JPH05284043A - 直線補間方法及びその回路 - Google Patents
直線補間方法及びその回路Info
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- JPH05284043A JPH05284043A JP8179992A JP8179992A JPH05284043A JP H05284043 A JPH05284043 A JP H05284043A JP 8179992 A JP8179992 A JP 8179992A JP 8179992 A JP8179992 A JP 8179992A JP H05284043 A JPH05284043 A JP H05284043A
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Abstract
り求められた補間演算後のデータを用い、次の誤りのデ
ータの補間演算を行うことによって、補間演算に用いる
係数の数を減らし、この係数を内蔵するROMの容量を
小さくする。 【構成】 直線補間回路において補間演算を行うとき、
データ用シフトレジスタ5に一次保持されたデータと、
フラグデコーダ3からの制御信号のよりセレクタ4がデ
ータ用シフトレジスタ1から選んだデータと、フラグデ
コーダ3からの制御信号のより決められたROM7内蔵
の係数を用いて演算を行い、この演算結果を補間データ
とし、次のクロック周期においてデータ用シフトレジス
タ5にこの補間データを一次保持し、次の補間演算を行
う。
Description
タルオーディオ機器に適したディジタル信号処理の直線
補間方法及びその回路に関するものである。
は、データの誤りが連続n個以内であれば、常に、前記
の連続n個の誤りデータの前後の正しいデータを用いて
演算を行い、演算の際の乗算係数を変えることにより、
1個目の誤りデータからn個目の誤りデータまでを求め
ることを特徴としたものである。
ば直線補間が可能な直線補間回路の演算方法を示したも
のである。以下図3を用いて従来の補間回路の演算方法
について説明する。
ータ数)が1のときの演算方法は、
8のときの演算方法は、
の数が9のときの演算方法は、前の正しいデータで置き
換えて、この置き換えたデータ(前値ホールドデータ)
を使用し、図3(b)のときの演算方法を用いて補間演算
を行う。
一構成例を示したものである。以下図4を用いて従来の
直線補間回路の構成について説明する。
ータ21を順次シフトさせるデータ用シフトレジスタであ
る。2は前記入力データの誤りを示すエラーフラグを順
次シフトさせるエラーフラグ用シフトレジスタである。
3はエラーフラグ用シフトレジスタ2からの出力信号を
読み取り、個々の回路を制御するフラグデコーダであ
る。4はフラグデコーダ3からの制御信号によりデータ
用シフトレジスタ1の個々の段の出力データの中から1
つを選ぶセレクタである。5は第1のスイッチ6より選
択されたデータを一時保持するレジスタである。6はフ
ラグデコーダ3からの制御信号によりデータ用シフトレ
ジスタ1の最終段の出力データを選択しレジスタ5にシ
フトするか、レジスタ5より一時保持され出力されたデ
ータを選択し帰還させてレジスタ5に入力させるかを切
り換える第1のスイッチである。7は補間演算に用いる
係数を内蔵するROMである。8はレジスタ5により一
時保持され出力されたデータとフラグデコーダ3からの
制御信号により決められるROM7に内蔵された係数A
との乗算を行う第1の乗算器である。9はセレクタ4か
らの出力データとフラグデコーダ3からの制御信号によ
り決められるROM7に内蔵された係数Bとの乗算を行
う第2の乗算器である。10は第1の乗算器8の出力デー
タと第2の乗算器9の出力データを加算する加算器であ
る。11は第1のスイッチ6からの出力データと加算器10
からの出力データを切り換える第2のスイッチである。
そして、第2のスイッチ11からの出力データを直線補間
回路全体の出力とする。
いて、以下図3を用いてその動作について説明する。
入力データD0がデータ用シフトレジスタ1の最終段に
あるとき、このデータD0が正しいデータであるという
出力信号をエラーフラグ用シフトレジスタ2がフラグデ
コーダ3に出力する事により、フラグデコーダ3が第1
のスイッチ6と第2のスイッチ11に制御信号を出力す
る。この信号により、第1のスイッチ6はデータ用シフ
トレジスタ1の最終段の出力データを選択し、第2のス
イッチ11は第1のスイッチ6の出力データを選択する。
また、レジスタ5は次のクロック周期において、データ
用シフトレジスタの最終段の出力データを一時保持す
る。また、このときの直線補間回路全体の出力は、デー
タ用シフトレジスタの最終段の出力データ(この場合
データD0)を出力する。
タD1がシフトされ、データ用シフトレジスタ1の最終
段にあるとき、このデータD1が誤りのデータであると
いう出力信号をエラーフラグ用シフトレジスタ2がフラ
グデコーダ3に出力する事により、フラグデコーダ3が
第1のスイッチ6と第2のスイッチ11に制御信号を出力
する。この信号により、第1のスイッチ6はレジスタ5
により一時保持され出力されたデータ(この場合 デー
タD0)を選択し、第2のスイッチは加算器10からの出
力データを選択する。よって、このときの直線補間回路
全体の出力は次のようになる。まず、フラグデコーダ3
からの制御信号により、ROM7に内蔵された係数の中
から、第1の乗算器8に使用する係数A(この場合 係
数A=8/9)と第2の乗算器9に使用する係数B(この
場合 係数=1/9)を決定する。そして、第1の乗算器8
はレジスタ5に一時保持され出力されたデータと係数A
との乗算を行い、第2の乗算器9はセレクタ4によって
選ばれたデータ用シフトレジスタ1の出力データ(この
場合 データD9)と係数Bとの乗算を行う。そして、
加算器10は第1の乗算器8の出力データと第2の乗算器
9の出力データを加算する。よって、この加算器10の出
力データを直線補間回路全体の出力とする。また、この
時、レジスタ5は、次のクロック周期において、第1の
スイッチにより選択されたデータ(この場合 データD
0)を一時保持することになる。
レジスタ1のデータがすべて誤りであるとき、エラーフ
ラグ用シフトレジスタ2の出力信号によってフラグデコ
ーダ3は第1のスイッチ6と第2のスイッチ11に制御信
号を出力する。この信号により、第1のスイッチ6はレ
ジスタ5により一時保持され出力されたデータ(この場
合 データD0)を選択し、第2のスイッチ11は第一の
スイッチ6の出力データを選択する。よって、このとき
の直線補間回路全体の出力は、レジスタ5により一時保
持され出力されたデータを出力する。これは、すなわ
ち、誤りのデータの前の正しいデータを前値ホールドす
るという動作になる。
来の構成では、補間演算に用いる係数の数が多いので、
前記の係数を内蔵するROMの容量が大きいという問題
があった。
で、補間演算に用いる係数の数を減らすことにより、前
記の係数を内蔵するROMの容量を大幅に小さくできる
直線補間回路を提供することを目的とする。
に本発明の直線補間回路は、データの誤りが連続n個以
内であれば、最初に前記の連続n個の誤りデータの1個
目のデータを補間演算するときは、前記の連続n個の誤
りデータの前後の正しいデータを用いて演算を行い、次
に2個目のデータを補間演算するときは、すでに前記の
補間演算で求められた1個目のデータと、前記の連続n
個の誤りデータの後の正しいデータを用いて演算を行
う。同様にm個目(m≦n)のデータを補間演算すると
きには、すでに前記の補間演算で求められたm−1個目
のデータと、前記の連続n個の誤りデータの後の正しい
データを用いて演算を行うように構成されている。
間演算は、補間演算に用いる係数の数を少なくできるの
で、補間演算に用いる係数を内蔵するROMの容量を小
さくすることができる。
いて、図1を用いてその構成を説明する。
補間回路の構成図である。図1において、データ用シフ
トレジスタ1、エラーフラグ用シフトレジスタ2、フラ
グデコーダ3、セレクタ4、レジスタ5、ROM7に関
しては従来の構成と同様である。12はフラグデコーダ3
からの制御信号によりデータ用シフトレジスタ1の最終
段の出力データを選択しレジスタ5に入力させるか、レ
ジスタ5に一時保持され出力されたデータを選択し帰還
させてレジスタ5に入力させるか、また、演算部13の出
力データを選択しレジスタ5に入力させるかを切り換え
る第1のスイッチである。13はレジスタ5により一時保
持され出力されたデータとセレクタ4からの出力データ
を用い、あらかじめ決められた演算で処理を行う演算部
である。14は第1のスイッチ12からの出力データと演算
部13の出力データを切り換える第2のスイッチである。
第2のスイッチ14により選択されたデータを直線補間回
路全体の出力とする。演算部13において、15はレジスタ
5によって一時保持され出力されたデータとフラグデコ
ーダ3からの制御信号により決められるROM7に内蔵
された係数Aとの乗算を行う第1の乗算器である。16は
セレクタ4からの出力データとフラグデコーダ3からの
制御信号により決められるROM7に内蔵された係数B
との乗算を行う第2の乗算器である。17は第1の乗算器
15からの出力データと第2の乗算器16からの出力データ
を加算する加算器である。加算器17からの出力データを
演算部13の出力とする。
て、図3を用いてその演算の方法と動作について説明す
る。
ば直線補間可能な直線補間回路の演算の方法を示したも
のである。第1の実施例の直線補間回路の演算方法は、
図3(a)に示す誤りデータの数(エラーデータ数)が
1のときは、従来例と同様に(数1)に示す演算方法と
なり、図3(b)に示す誤りデータの数が8のときは、
の数が9のときは、前の正しいデータで置き換えて、こ
の置き換えたデータ(前値ホールドデータ)を使用し、
図3(c)のときの演算方法を用いて補間演算を行う。
入力データD0がデータ用シフトレジスタ1の最終段に
あるとき、このデータD0が正しいデータであるという
出力信号をエラーフラグ用シフトレジスタ2がフラグデ
コーダ3に出力する事により、フラグデコーダ3が第1
のスイッチ12と第2のスイッチ14に制御信号を出力す
る。この信号により、第1のスイッチ12はデータ用シフ
トレジスタ1の最終段の出力データ(この場合データD
0)を選択し、第2のスイッチ14は第1のスイッチ12か
らの出力データを選択する。これにより、レジスタ5は
次のクロック周期において、データ用シフトレジスタ1
の最終段の出力データを一時保持する。また、このとき
の直線補間回路の出力は、データ用シフトレジスタ1の
最終段の出力データを出力する。
タD1がシフトされ、データ用シフトレジスタ1の最終
段にあるとき、このデータD1が誤りデータであるとい
う出力信号をエラーフラグ用シフトレジスタ2がフラグ
デコーダ3に出力する事により、フラグデコーダ3が第
1のスイッチ12と第2のスイッチ14に制御信号を出力す
る。この信号により、第1のスイッチ12は演算部13の出
力データを選択し、第2のスイッチ14は演算部13からの
出力データを選択する。よって、このときの直線補間回
路全体の出力は次のようになる。まず、フラグデコーダ
3からの制御信号により、ROM7に内蔵された係数の
中から、第1の乗算器15に使用する係数A(この場合
係数A=8/9)と第2の乗算器16に使用する係数B(こ
の場合 係数=1/9)を決定する。そして、第1の乗算器
15はレジスタ5に一時保持され出力されたデータ(この
場合 データD0)と係数Aとの乗算を行い、第2の乗
算器16はセレクタ4によって選ばれたデータ用シフトレ
ジスタ1の出力データ(この場合 データD9)と係数
Bとの乗算を行う。このセレクタ4によって選ばれるデ
ータ用シフトレジスタ1の出力データは、常に連続n個
の誤りデータの後の正しいデータである。そして、加算
器17は第1の乗算器15の出力データと第2の乗算器16の
出力データを加算する。よって、この加算器17の出力デ
ータを直線補間回路全体の出力とする。また、この時、
レジスタ5は、次のクロック周期において、第1のスイ
ッチにより選択されたデータ、すなわち、演算部13の出
力データ(この場合 補間データD1)を一時保持する
ことになる。
D2がシフトされ、データ用シフトレジスタ1の最終段
にあるとき、入力データD1がデータ用シフトレジスタ
1の最終段にあるときと同様に、このデータD2が誤り
データであるという出力信号をエラーフラグ用シフトレ
ジスタ2がフラグデコーダ3に出力する事により、フラ
グデコーダ3が第1のスイッチ12と第2のスイッチ14に
制御信号を出力する。この信号により、第1のスイッチ
12は演算部13の出力データを選択し、第2のスイッチ14
は演算部13からの出力データを選択する。よって、この
ときの直線補間回路全体の出力は次のようになる。ま
ず、フラグデコーダ3からの制御信号により、ROM7
に内蔵された係数の中から、第1の乗算器15に使用する
係数A(この場合 係数A=7/8)と第2の乗算器16に使
用する係数B(この場合 係数=1/8)を決定する。そし
て、第1の乗算器15はレジスタ5に一時保持され出力さ
れたデータ(この場合 補間データD1)と係数Aとの
乗算を行い、第2の乗算器16はセレクタ4によって選ば
れたデータ用シフトレジスタ1の出力データ(この場合
データD9)と係数Bとの乗算を行う。そして、加算
器17は第1の乗算器15の出力データと第2の乗算器16の
出力データを加算する。よって、この加算器17の出力デ
ータを直線補間回路全体の出力とする。また、この時、
レジスタ5は、次のクロック周期において、第1のスイ
ッチにより選択されたデータ、すなわち、演算部13の出
力データ(この場合 補間データD2)を一時保持する
ことになる。
的に連続8個の誤りデータ全て補間を行う。
レジスタ1のデータがすべて誤りであるとき、エラーフ
ラグ用シフトレジスタ2の出力信号によってフラグデコ
ーダ3は第1のスイッチ12と第2のスイッチ14に制御信
号を出力する。この信号により、第1のスイッチ12はレ
ジスタ5により一時保持され出力されたデータ(この場
合 データD0)を選択し、第2のスイッチ14は第1の
スイッチ12からの出力データを選択する。よって、この
ときの直線補間回路全体の出力は、レジスタ5により一
時保持され出力されたデータを出力する。これは、すな
わち、誤りの前の正しいデータを前値ホールドするとい
う動作になる。そして、この前値ホールドデータを使用
し、図3(b)の場合と同様の演算方法を用いて補間を行
う。
の直線補間回路の補間演算に用いる係数の数を比較した
ものである。
の実施例の場合の直線補間回路は、補間演算に用いる係
数の数を従来の場合より同等もしくは少なくできるの
で、前記の係数を内蔵するROMの容量を小さくできる
点で優れた効果が得られる。
ついて、図2を用いてその構成を説明する。
補間回路の構成図である。図2において、データ用シフ
トレジスタ1、エラーフラグ用シフトレジスタ2、フラ
グデコーダ3、セレクタ4、レジスタ5、ROM7、第
1のスイッチ12、第2のスイッチ14に関しては図1の構
成と同様である。図1の構成と異なるのは演算部13であ
り、演算部13において、18はセレクタ4からの出力デー
タからレジスタ5により一時保持され出力されたデータ
を減算する減算器である。19は減算器18からの出力デー
タとフラグデコーダ3からの制御信号により決められる
ROM7に内蔵された係数Aとの乗算を行う乗算器であ
る。20は乗算器19からの出力データとレジスタ5により
一時保持され出力された出力データを加算する加算器で
ある。加算器20からの出力データを演算部13の出力とす
る。
て、図3を用いてその演算の方法と動作について説明す
る。
ば直線補間が可能な直線補間回路の演算の方法を示した
ものである。第2の実施例の場合の補間データの演算の
方法は、図3(a)に示す誤りデータの数(エラーデータ
数)が1のときは、
8のときは、
の数が9のときは、前の正しいデータで置き換えて、こ
の置き換えたデータ(前値ホールドデータ)を使用し、
図3(b)のときの演算方法を用いて補間演算を行う。
入力データD0がデータ用シフトレジスタ1の最終段に
あるとき、このデータD0が正しいデータであるという
出力信号をエラーフラグ用シフトレジスタ2がフラグデ
コーダ3に出力する事により、フラグデコーダ3が第1
のスイッチ12と第2のスイッチ14に制御を出力する。こ
の信号により、第1のスイッチ12はデータ用シフトレジ
スタ1の最終段の出力データ(この場合 データD0)
を選択し、第2のスイッチ14は第1のスイッチ12の出力
データを選択する。これにより、レジスタ5は次のクロ
ックにおいて、データ用シフトレジスタ1の最終段の出
力データを一時保持する。また、このときの直線補間回
路全体の出力は、データ用シフトレジスタ1の最終段の
出力データを出力する。
タD1がシフトされ、データ用シフトレジスタ1の最終
段にあるとき、このデータD1が誤りデータであるとい
う出力信号をエラーフラグ用シフトレジスタ2がフラグ
デコーダ3に出力する事により、フラグデコーダ3が第
1のスイッチ12と第2のスイッチ14に制御信号を出力す
る。この信号により、第1のスイッチ12は演算部13の出
力データを選択し、第2のスイッチ14は演算部13からの
出力データを選択する。よって、このときの直線補間回
路全体の出力は次のようになる。まず、フラグデコーダ
3からの制御信号により、ROM7に内蔵された係数の
中から乗算器19に使用する係数A(この場合 係数A=1
/9)を決定する。そして、減算器18は、セレクタ4によ
って選ばれたデータ用シフトレジスタ1の出力データ
(この場合 データD9)からレジスタ5により一時保
持され出力されたデータ(この場合 データD0)を減
算する。このセレクタ4によって選ばれるデータ用シフ
トレジスタ1の出力データは、常に連続n個の誤りデー
タの後の正しいデータである。そして、乗算器15は減算
器18の出力データと係数Aとの乗算を行う。そして、加
算器20は乗算器15の出力データとレジスタ5により一時
保持され出力されたデータを加算する。よって、この加
算器20の出力データを直線補間回路全体の出力とする。
また、レジスタ5は、次のクロック周期において、第1
のスイッチにより選択されたデータ、すなわち、演算部
13の出力データ(この場合 補間データD2)を一時保
持することになる。
D2がシフトされ、データ用シフトレジスタ1の最終段
にあるとき、入力データD1がデータ用シフトレジスタ
1の最終段にあるときと同様に、このデータD2が誤り
データであるという出力信号をエラーフラグ用シフトレ
ジスタ2がフラグデコーダ3に出力する事により、フラ
グデコーダ3が第1のスイッチ12と第2のスイッチ14に
制御信号を出力する。この信号により、第1のスイッチ
12は演算部13の出力データを選択し、第2のスイッチ14
は演算部13からの出力データを選択する。よって、この
ときの直線補間回路全体の出力は次のようになる。ま
ず、フラグデコーダ3からの制御信号により、ROM7
に内蔵された係数の中から乗算器19に使用する係数A
(この場合係数A=1/8)を決定する。そして、減算器18
は、セレクタ4によって選ばれたデータ用シフトレジス
タ1の出力データ(この場合 データD9)からレジス
タ5により一時保持され出力されたデータ(この場合
補間データD1)を減算する。そして、乗算器15は減算
器18の出力データと係数Aとの乗算を行う。そして、加
算器20は乗算器15の出力データとレジスタ5により一時
保持され出力されたデータを加算する。よって、この加
算器20の出力データを直線補間回路全体の出力とする。
また、レジスタ5は、次のクロック周期において、第1
のスイッチにより選択されたデータ、すなわち、演算部
13の出力データ(この場合 補間データD1)を一時保
持することになる。
的に連続8個の誤りデータ全て補間を行う。
レジスタ1のデータがすべて誤りであるとき、エラーフ
ラグ用シフトレジスタ2の出力信号によってフラグデコ
ーダ3は第1のスイッチ12と第2のスイッチ14に制御信
号を出力する。この信号により、第1のスイッチ12はレ
ジスタ5により一時保持され出力されたデータを選択
し、第2のスイッチ14は第一のスイッチ12の出力データ
を選択する。よって、このときの直線補間回路全体の出
力は、レジスタ5により一時保持され出力されたデータ
を出力する。これは、すなわち、誤りの前の正しいデー
タを前値ホールドするという動作になる。そして、この
前値ホールドデータを使用し、図3(b)の場合と同様の
演算方法を用いて補間を行う。
ことにより、前記(表1)の本実施例の場合と従来の場
合との直線補間回路の補間演算に用いる係数の数の比較
から明らかにように、本第2の実施例の場合の直線補間
回路は、従来の場合より補間演算に用いる係数の数を同
等もしくは少なくできるので、前記の係数を内蔵するR
OMの容量を大幅に小さくできる点で優れた効果が得ら
れる。また、第2の実施例の方が第1の実施例より優れ
た効果を得ることができる。
は、データの誤りが連続n個以内であれば、最初に前記
の連続n個の誤りデータの1個目のデータを補間演算す
るときは、前記の連続n個の誤りデータの前後の正しい
データを用いて演算を行い、次に2個目のデータを補間
演算するときは、すでに前記の補間演算で求められた1
個目のデータと、前記の連続n個の誤りデータの後の正
しいデータを用いて演算を行う。同様にm個目(m≦
n)のデータを補間演算するときには、すでに前記の補
間演算で求められたm−1個目のデータと、前記の連続
n個の誤りデータの後の正しいデータを用いて演算を行
うように構成されている。
は、補間演算に用いる係数の数が減らすことができるの
で、補間演算に用いる係数を内蔵するROMの容量を小
さくすることができる優れた直線補間回路を実現できる
ものである。
構成図
構成図
る直線補間回路の動作説明のための直線補間の演算の方
法を示した図
Claims (5)
- 【請求項1】 直線補間回路において、連続n個以上の
誤りデータの補間演算を行う場合、まず最初に、前記n
個の誤りデータの前後の正しい2個のデータを用いて、
正しいデータに隣接した誤りデータの補間演算のみを行
い、次に前記の補間演算によって求められたデータを正
しいデータとして取り扱い、残った連続n−1個の誤り
データの補間演算を行う際に、再度前記n−1個の誤り
データの前後の正しい2個のデータを用いて、正しいデ
ータに隣接した誤りデータの補間演算のみを行い、以下
順次同様の演算を繰り返しながら最終的に連続n個の誤
りデータ全ての補間演算を行う事を特徴とした直線補間
方法。 - 【請求項2】 直線補間回路において、データの誤りが
連続n個以内であれば、最初に前記の連続n個の誤りデ
ータの1個目のデータを補間演算するときは、前記の連
続n個の誤りデータの前後の正しいデータを用いて演算
を行い、次に2個目のデータを補間演算するときは、す
でに前記の補間演算で求められた1個目のデータと、前
記の連続n個の誤りデータの後の正しいデータを用いて
演算を行い、同様にm個目(m≦n)のデータを補間演
算するときには、すでに前記の補間演算で求められたm
−1個目のデータと、前記の連続n個の誤りデータの後
の正しいデータを用いて演算を行うことを特徴とする請
求項1記載の直線補間方法。 - 【請求項3】 前記の直線補間回路を構成する際に、直
線補間回路の入力データを順次シフトさせるデータ用シ
フトレジスタと、前記入力データの誤りを示すエラーフ
ラグを順次シフトさせるエラーフラグ用シフトレジスタ
と、前記エラーフラグ用シフトレジスタからの出力信号
を読み取り、個々の回路を制御するフラグデコーダと、
前記フラグデコーダからの制御信号により前記データ用
シフトレジスタの個々の段の出力データの中から1つを
選ぶセレクタと、第1のスイッチにより選択されたデー
タを一時保持するレジスタと、前記フラグデコーダから
の制御信号により前記データ用シフトレジスタの最終段
の出力データを選択し前記レジスタに入力させるか、前
記レジスタにより一時保持され出力されたデータを選択
し帰還させて前記レジスタに入力させるか、また、演算
部出力データを選択し前記レジスタに入力させるかを切
り換える第1のスイッチと、前記第1のスイッチからの
出力データと前記セレクタからの出力データを用い、あ
らかじめ決められた演算で処理を行う演算部と、前記フ
ラグデコーダからの制御信号により前記第1のスイッチ
からの出力データを選択するか、また、前記演算部出力
データを選択するかを切り換える第2のスイッチとを備
え、前記第2のスイッチから出力されるデータを直線補
間回路全体の出力データとすることを特徴とする請求項
2記載の直線補間方法に基づいた直線補間回路。 - 【請求項4】 前記演算部を構成する際に、前記レジス
タによって一時保持され出力されたデータと前記フラグ
デコーダからの制御信号により決められる係数との乗算
を行う第1の乗算器と、前記セレクタからの出力データ
と前記フラグデコーダからの制御信号により決められる
係数との乗算を行う第2の乗算器と、前記第1の乗算器
からの出力データと前記第2の乗算器からの出力データ
を加算する加算器とを備え、前記加算器から出力される
データを演算部の出力データとすることを特徴とする請
求項3記載の演算部。 - 【請求項5】 前記演算部を構成する際に、前記セレク
タからの出力データから前記レジスタによって一時保持
され出力されたデータを減算する減算器と、前記減算器
からの出力データと前記フラグデコーダからの制御信号
により決められる係数との乗算を行う乗算器と、前記レ
ジスタによって一時保持され出力されたデータと前記乗
算器からの出力データを加算する加算器とを備え、前記
加算器から出力されるデータを演算部の出力データとす
ることを特徴とする請求項3記載の演算部。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08179992A JP3261729B2 (ja) | 1992-04-03 | 1992-04-03 | 直線補間方法及びその回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08179992A JP3261729B2 (ja) | 1992-04-03 | 1992-04-03 | 直線補間方法及びその回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05284043A true JPH05284043A (ja) | 1993-10-29 |
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JP (1) | JP3261729B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100498515B1 (ko) * | 1995-11-30 | 2005-09-12 | 소니 가부시끼 가이샤 | 에러샘플을보간하기위한디지털오디오데이터처리장치및방법 |
-
1992
- 1992-04-03 JP JP08179992A patent/JP3261729B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100498515B1 (ko) * | 1995-11-30 | 2005-09-12 | 소니 가부시끼 가이샤 | 에러샘플을보간하기위한디지털오디오데이터처리장치및방법 |
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