JPH0527760A - 効果付加装置 - Google Patents
効果付加装置Info
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- JPH0527760A JPH0527760A JP3204871A JP20487191A JPH0527760A JP H0527760 A JPH0527760 A JP H0527760A JP 3204871 A JP3204871 A JP 3204871A JP 20487191 A JP20487191 A JP 20487191A JP H0527760 A JPH0527760 A JP H0527760A
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Abstract
(57)【要約】
【目的】 アナログ効果付加処理とディジタル効果付加
処理の処理順序を、物理的接続の切り換えを行なうこと
なく、容易に切り換えることができるようにすることを
目的とする。 【構成】 初期設定(ステップS1)が完了すると、ア
ナログ効果付加を行なうディストーション回路の処理設
定値を調整し(ステップS3)、モード切換スイッチの
設定状況をチェックする(ステップS4)。モード切換
スイッチの設定状態に対応したプログラムリスト可変ル
ーチン処理を行ない(ステップS5、S6)、その後デ
ィジタル効果付加処理を行なうDSPにプログラムや係
数を転送する(ステップS7)。このプログラムリスト
可変ルーチン処理においてDSPのワークメモリへの信
号の書込アドレスや読出アドレスを指定し、DSP内で
の効果付加の順序を指定したり、出力信号をディストー
ション回路の処理信号とするか最終出力信号とするかを
決定する。
処理の処理順序を、物理的接続の切り換えを行なうこと
なく、容易に切り換えることができるようにすることを
目的とする。 【構成】 初期設定(ステップS1)が完了すると、ア
ナログ効果付加を行なうディストーション回路の処理設
定値を調整し(ステップS3)、モード切換スイッチの
設定状況をチェックする(ステップS4)。モード切換
スイッチの設定状態に対応したプログラムリスト可変ル
ーチン処理を行ない(ステップS5、S6)、その後デ
ィジタル効果付加処理を行なうDSPにプログラムや係
数を転送する(ステップS7)。このプログラムリスト
可変ルーチン処理においてDSPのワークメモリへの信
号の書込アドレスや読出アドレスを指定し、DSP内で
の効果付加の順序を指定したり、出力信号をディストー
ション回路の処理信号とするか最終出力信号とするかを
決定する。
Description
【0001】
【産業上の利用分野】本願発明は効果付加装置に関し、
詳細には、アナログ効果付加回路とディジタル効果付加
回路とを備えた効果付加装置に関する。
詳細には、アナログ効果付加回路とディジタル効果付加
回路とを備えた効果付加装置に関する。
【0002】
【従来の技術】電子弦楽器(例えば、ギター等)や電子
オルガン及びシンセサイザー等の電子楽器、さらには他
の音源で発生された音を加工して出力する楽音出力装置
等の音を取り扱う装置においては、いかに豊かな音色の
楽音を出すかが重要な課題となる。この豊かな音を出す
ための手段として、従来から音源等で発生された音の電
気信号に多くの倍音成分を含ませる効果付加処理を施す
ことが行なわれている。このような効果付加装置として
は、従来、アナログ式のものが一般に使用されていた
が、近時、電子技術の発達に伴って、ディジタル式のも
のが普及してきている。このディジタル式の効果付加装
置では、一般に、DSP(ディジタル信号処理プロセッ
サ:Digital Signal Processor)を使用しており、DS
P内のマイクロプログラムを書き換えることにより、種
々のエフェクト(例えば、リバーブ、ディレイ、コーラ
ス等)を付与することができる。このように一つのDS
Pで様々な効果を付与することができることから、ディ
ジタルの効果付加装置が、近時急速に利用されるように
なっている。
オルガン及びシンセサイザー等の電子楽器、さらには他
の音源で発生された音を加工して出力する楽音出力装置
等の音を取り扱う装置においては、いかに豊かな音色の
楽音を出すかが重要な課題となる。この豊かな音を出す
ための手段として、従来から音源等で発生された音の電
気信号に多くの倍音成分を含ませる効果付加処理を施す
ことが行なわれている。このような効果付加装置として
は、従来、アナログ式のものが一般に使用されていた
が、近時、電子技術の発達に伴って、ディジタル式のも
のが普及してきている。このディジタル式の効果付加装
置では、一般に、DSP(ディジタル信号処理プロセッ
サ:Digital Signal Processor)を使用しており、DS
P内のマイクロプログラムを書き換えることにより、種
々のエフェクト(例えば、リバーブ、ディレイ、コーラ
ス等)を付与することができる。このように一つのDS
Pで様々な効果を付与することができることから、ディ
ジタルの効果付加装置が、近時急速に利用されるように
なっている。
【0003】一方、アナログ式のものは、例えば、ディ
ストーション回路として利用されている。ディストーシ
ョン回路では、ダイオードを双方向に接続し、この双方
向に接続したダイオードにスレッショルド電圧より高い
レベルの過大電圧入力を供給することにより、ダイオー
ドの非線形特性を利用して入力信号を歪ませている。こ
のアナログ式の効果付加装置では、使用しているダイオ
ード等のアナログ素子の非線形特性を利用して入力信号
を歪ませているので、使用するアナログ素子の種類や材
質によって出力波形が微妙に変化し、出力音が各々個性
のある音色となる。このようにアナログ式の効果付加装
置は、その出力音が、使用するアナログ素子の非線形特
性に大きく依存するが、これをディジタル式でシュミレ
ートしようとしてもこの微妙な非線形特性のカーブを正
確に表現することには限界があり、ディジタル式が普及
している現在においても、アナログ式の効果付加回路が
根強く好まれている。また、効果付加装置においては、
単独の効果のみを付加することは希で、例えば、ディレ
イ、ディストーション、コーラス等複数の効果を同時に
かける場合が多い。このような場合、ディジタル式の効
果付加装置、特にDSPを用いたものでは、DSPの処
理プログラムとして付加する各効果のプログラムリスト
をシリアルに実行することにより複数の効果を簡単に付
加することができ、利用性が優れている。
ストーション回路として利用されている。ディストーシ
ョン回路では、ダイオードを双方向に接続し、この双方
向に接続したダイオードにスレッショルド電圧より高い
レベルの過大電圧入力を供給することにより、ダイオー
ドの非線形特性を利用して入力信号を歪ませている。こ
のアナログ式の効果付加装置では、使用しているダイオ
ード等のアナログ素子の非線形特性を利用して入力信号
を歪ませているので、使用するアナログ素子の種類や材
質によって出力波形が微妙に変化し、出力音が各々個性
のある音色となる。このようにアナログ式の効果付加装
置は、その出力音が、使用するアナログ素子の非線形特
性に大きく依存するが、これをディジタル式でシュミレ
ートしようとしてもこの微妙な非線形特性のカーブを正
確に表現することには限界があり、ディジタル式が普及
している現在においても、アナログ式の効果付加回路が
根強く好まれている。また、効果付加装置においては、
単独の効果のみを付加することは希で、例えば、ディレ
イ、ディストーション、コーラス等複数の効果を同時に
かける場合が多い。このような場合、ディジタル式の効
果付加装置、特にDSPを用いたものでは、DSPの処
理プログラムとして付加する各効果のプログラムリスト
をシリアルに実行することにより複数の効果を簡単に付
加することができ、利用性が優れている。
【0004】ところが、近時、より高質な音を発生する
ために、複数の効果を付加する場合に、特定の効果をア
ナログ式のもので実現し、他の効果をディジタル式で実
現することが行なわれている。このような従来の効果付
加装置としては、ディジタル効果付加を行なうDSPと
アナログ効果付加を行なうアナログ効果付加回路とを物
理的にシリアルに接続した、いわゆるマルチ効果付加装
置がある。
ために、複数の効果を付加する場合に、特定の効果をア
ナログ式のもので実現し、他の効果をディジタル式で実
現することが行なわれている。このような従来の効果付
加装置としては、ディジタル効果付加を行なうDSPと
アナログ効果付加を行なうアナログ効果付加回路とを物
理的にシリアルに接続した、いわゆるマルチ効果付加装
置がある。
【0005】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の効果付加装置、特に、アナログ式とディジタ
ル式の双方の効果付加を行なうことのできるものにあっ
ては、アナログ式効果付加回路とディジタル式効果付加
回路とが物理的にシリアルに接続されていたため、複数
の効果を順次付加して出力を得ようとする場合、アナロ
グ式効果付加回路とディジタル式効果付加回路との物理
的な接続順序に規制され、アナログ式効果付加とディジ
タル式効果付加との関係においては、その効果付加の順
序を容易に変更することができないという問題があっ
た。例えば、アナログ効果付加回路によりディストーシ
ョン処理を行ない、他の効果付加をDSPにより行なっ
て、リバーブ→コーラス→エコー→ディストーションの
順に付与していた効果付加の順序を、コーラス→エコー
→ディストーション→リバーブの順に変更しようとする
と、DSPを2個用意して、DSP→アナログ効果付加
回路→DSPの順にシリアルに接続し、最初のDSPで
コーラスとエコーの効果付加処理を、その後アナログ効
果付加回路でディストーション処理を、最後にDSPで
リバーブの効果付加処理を行なう必要がある。このよう
に従来の効果付加装置においては、複数の効果付加をア
ナログ式とディジタル式とを使用して行なう場合、アナ
ログ式効果付加回路とディジタル式効果付加回路とが物
理的にシリアルに接続されていたため、複数の効果付加
を行なう場合に、その効果付加の順序を変えようとする
と、該物理的接続の順序を変える必要があり、効果付加
の順序を容易に変更することができず、効果付加装置の
利用性が悪いという問題があった。そこで、本願発明
は、ディジタル効果付加回路とアナログ効果付加回路と
の物理的な接続を変えることなく、複数の効果付加を行
なう場合の効果付加の順序を簡単に変更できるように
し、意図する効果付加を容易に行なえるようにすること
を目的としている。
うな従来の効果付加装置、特に、アナログ式とディジタ
ル式の双方の効果付加を行なうことのできるものにあっ
ては、アナログ式効果付加回路とディジタル式効果付加
回路とが物理的にシリアルに接続されていたため、複数
の効果を順次付加して出力を得ようとする場合、アナロ
グ式効果付加回路とディジタル式効果付加回路との物理
的な接続順序に規制され、アナログ式効果付加とディジ
タル式効果付加との関係においては、その効果付加の順
序を容易に変更することができないという問題があっ
た。例えば、アナログ効果付加回路によりディストーシ
ョン処理を行ない、他の効果付加をDSPにより行なっ
て、リバーブ→コーラス→エコー→ディストーションの
順に付与していた効果付加の順序を、コーラス→エコー
→ディストーション→リバーブの順に変更しようとする
と、DSPを2個用意して、DSP→アナログ効果付加
回路→DSPの順にシリアルに接続し、最初のDSPで
コーラスとエコーの効果付加処理を、その後アナログ効
果付加回路でディストーション処理を、最後にDSPで
リバーブの効果付加処理を行なう必要がある。このよう
に従来の効果付加装置においては、複数の効果付加をア
ナログ式とディジタル式とを使用して行なう場合、アナ
ログ式効果付加回路とディジタル式効果付加回路とが物
理的にシリアルに接続されていたため、複数の効果付加
を行なう場合に、その効果付加の順序を変えようとする
と、該物理的接続の順序を変える必要があり、効果付加
の順序を容易に変更することができず、効果付加装置の
利用性が悪いという問題があった。そこで、本願発明
は、ディジタル効果付加回路とアナログ効果付加回路と
の物理的な接続を変えることなく、複数の効果付加を行
なう場合の効果付加の順序を簡単に変更できるように
し、意図する効果付加を容易に行なえるようにすること
を目的としている。
【0006】
【課題を解決するための手段】請求項1記載の発明は、
上記目的を達成するため、アナログ素子を利用して入力
音響信号に歪を加え効果付加処理を施すアナログ効果付
加手段と、複数の記憶エリアを有し入力音響信号や前記
アナログ効果付加手段の出力信号を所定エリアに記憶す
る入力メモリ手段と、前記入力メモリ手段に記憶された
信号に少なくとも一種類の効果付加処理をディジタル処
理により施すことの可能なディジタル効果付加手段と、
複数の記憶エリアを有し前記ディジタル効果付加手段の
出力信号を所定エリアに記憶する出力メモリ手段と、前
記入力メモリ手段の読出エリアを指定してディジタル効
果付加手段の処理対象の信号を選択するとともに、ディ
ジタル効果付加手段の出力信号の前記出力メモリ手段へ
の書込エリアを指定して、ディジタル効果付加手段の出
力信号を前記アナログ効果付加手段の処理対象の信号と
するか最終出力信号とするかを決定する信号選択手段
と、を備えている。前記アナログ効果付加手段は、例え
ば、請求項2に記載されているように、ディストーショ
ン回路である。
上記目的を達成するため、アナログ素子を利用して入力
音響信号に歪を加え効果付加処理を施すアナログ効果付
加手段と、複数の記憶エリアを有し入力音響信号や前記
アナログ効果付加手段の出力信号を所定エリアに記憶す
る入力メモリ手段と、前記入力メモリ手段に記憶された
信号に少なくとも一種類の効果付加処理をディジタル処
理により施すことの可能なディジタル効果付加手段と、
複数の記憶エリアを有し前記ディジタル効果付加手段の
出力信号を所定エリアに記憶する出力メモリ手段と、前
記入力メモリ手段の読出エリアを指定してディジタル効
果付加手段の処理対象の信号を選択するとともに、ディ
ジタル効果付加手段の出力信号の前記出力メモリ手段へ
の書込エリアを指定して、ディジタル効果付加手段の出
力信号を前記アナログ効果付加手段の処理対象の信号と
するか最終出力信号とするかを決定する信号選択手段
と、を備えている。前記アナログ効果付加手段は、例え
ば、請求項2に記載されているように、ディストーショ
ン回路である。
【0007】
【作用】請求項1及び請求項2記載の発明においては、
電子弦楽器の効果付加回路において、入力音響信号は、
入力メモリ手段の所定エリアに記憶され、入力メモリ手
段に記憶された入力音響信号は、信号選択手段により選
択されて、ディジタル効果付加手段の処理対象信号とな
り、あるいはそのまま出力メモリ手段の所定エリアに書
き込まれる。ディジタル効果付加手段の処理対象とされ
た入力音響信号は、ディジタル効果付加手段により少な
くとも一種類の効果付加処理がディジタル処理により施
され、信号選択手段により指定された出力メモリ手段の
所定エリアに書き込まれる。出力メモリ手段の所定エリ
アに書き込まれた信号は、その書き込まれた出力メモリ
手段のエリアに応じて、アナログ効果付加手段の処理対
象信号となり、あるいは最終出力信号となる。アナログ
効果付加手段の処理対象信号となった信号は、アナログ
効果付加手段によりアナログ素子を利用した効果付加処
理が施され、前記入力メモリ手段の所定エリアに書き込
まれる。この入力メモリ手段の所定エリアに書き込まれ
た信号は、上記同様に、信号選択手段の選択結果によ
り、ディジタル効果付加手段の処理対象信号となった
り、あるいはそのまま出力メモリ手段の所定エリアに書
き込まれる。出力メモリ手段の最終出力信号エリアに書
き込まれた信号は、最終出力信号として出力される。し
たがって、信号選択手段により入力メモリ手段への書き
込みエリア及び出力メモリ手段への書き込みエリアを適
宜選択することにより、ディジタル効果付加手段とアナ
ログ効果付加手段の接続順序を、物理的な接続関係を変
えることなく、適宜変更することができ、ディジタル効
果付加手段とアナログ効果付加手段の処理順序を適宜変
更することができる。その結果、複数の効果付加を行な
う場合の効果付加の順序を簡単に変更でき、意図する効
果付加を容易に行なうことができる。
電子弦楽器の効果付加回路において、入力音響信号は、
入力メモリ手段の所定エリアに記憶され、入力メモリ手
段に記憶された入力音響信号は、信号選択手段により選
択されて、ディジタル効果付加手段の処理対象信号とな
り、あるいはそのまま出力メモリ手段の所定エリアに書
き込まれる。ディジタル効果付加手段の処理対象とされ
た入力音響信号は、ディジタル効果付加手段により少な
くとも一種類の効果付加処理がディジタル処理により施
され、信号選択手段により指定された出力メモリ手段の
所定エリアに書き込まれる。出力メモリ手段の所定エリ
アに書き込まれた信号は、その書き込まれた出力メモリ
手段のエリアに応じて、アナログ効果付加手段の処理対
象信号となり、あるいは最終出力信号となる。アナログ
効果付加手段の処理対象信号となった信号は、アナログ
効果付加手段によりアナログ素子を利用した効果付加処
理が施され、前記入力メモリ手段の所定エリアに書き込
まれる。この入力メモリ手段の所定エリアに書き込まれ
た信号は、上記同様に、信号選択手段の選択結果によ
り、ディジタル効果付加手段の処理対象信号となった
り、あるいはそのまま出力メモリ手段の所定エリアに書
き込まれる。出力メモリ手段の最終出力信号エリアに書
き込まれた信号は、最終出力信号として出力される。し
たがって、信号選択手段により入力メモリ手段への書き
込みエリア及び出力メモリ手段への書き込みエリアを適
宜選択することにより、ディジタル効果付加手段とアナ
ログ効果付加手段の接続順序を、物理的な接続関係を変
えることなく、適宜変更することができ、ディジタル効
果付加手段とアナログ効果付加手段の処理順序を適宜変
更することができる。その結果、複数の効果付加を行な
う場合の効果付加の順序を簡単に変更でき、意図する効
果付加を容易に行なうことができる。
【0008】
【実施例】以下、本願発明を実施例に基づいて具体的に
説明する。図1から図24は、本願発明の効果付加装置
の一実施例を示す図である。図1は、本願発明の効果付
加装置を適用した電子弦楽器1の概略構成図であり、電
子弦楽器1は、ピックアップ2、オペアンプ3、電子回
路部4、トーンコントロール部5、ボリュウム6及びア
ウトプット端子7等を備えている。
説明する。図1から図24は、本願発明の効果付加装置
の一実施例を示す図である。図1は、本願発明の効果付
加装置を適用した電子弦楽器1の概略構成図であり、電
子弦楽器1は、ピックアップ2、オペアンプ3、電子回
路部4、トーンコントロール部5、ボリュウム6及びア
ウトプット端子7等を備えている。
【0009】電子弦楽器1は、ピックアップ2で弦振動
を検出し、ピックアップ2の検出した弦振動は、オペア
ンプ3で増幅されてアナログの入力音響信号として電子
回路部4に入力される。電子回路部4は、入力される弦
振動の音響信号に、後述するように、効果付加処理を行
なって出力信号としてトーンコントロール部5に出力す
る。この出力信号は、トーンコントロール部5でトーン
制御され、ボリュウム6でレベル調整された後、アウト
プット端子7を介して出力される。
を検出し、ピックアップ2の検出した弦振動は、オペア
ンプ3で増幅されてアナログの入力音響信号として電子
回路部4に入力される。電子回路部4は、入力される弦
振動の音響信号に、後述するように、効果付加処理を行
なって出力信号としてトーンコントロール部5に出力す
る。この出力信号は、トーンコントロール部5でトーン
制御され、ボリュウム6でレベル調整された後、アウト
プット端子7を介して出力される。
【0010】トーンコントロール部5は、コンデンサ8
と可変抵抗9により構成されており、可変抵抗9を調整
することによりトーン制御を行なう。
と可変抵抗9により構成されており、可変抵抗9を調整
することによりトーン制御を行なう。
【0011】電子回路部4は、図2に示すように、A/
D変換器11、12、DSP(ディジタル信号処理プロ
セッサ:Digital Signal Processor)13、D/A変換
器14、15、マイクロコンピュータ16、ディストー
ション回路17及びコンソール18等を備えている。
D変換器11、12、DSP(ディジタル信号処理プロ
セッサ:Digital Signal Processor)13、D/A変換
器14、15、マイクロコンピュータ16、ディストー
ション回路17及びコンソール18等を備えている。
【0012】DSP13は、2つの入力端子Ei、Ai
と2つの出力端子Wo、Aoを備えており、後述するよ
うに、ディジタル処理により入力信号に効果付加処理を
施し、あるいはそのまま最終出力信号とする。DSP1
3は、その入力端子Eiに、A/D変換器11からの入
力音響信号WINが入力され、その入力端子Aiに、A/
D変換器12からの信号が入力される。DSP13は、
出力信号を最終出力信号として出力端子Eoを介してD
/A変換器14に、あるいはアナログ効果付加処理用信
号として出力端子Aoを介してD/A変換器15に出力
する。
と2つの出力端子Wo、Aoを備えており、後述するよ
うに、ディジタル処理により入力信号に効果付加処理を
施し、あるいはそのまま最終出力信号とする。DSP1
3は、その入力端子Eiに、A/D変換器11からの入
力音響信号WINが入力され、その入力端子Aiに、A/
D変換器12からの信号が入力される。DSP13は、
出力信号を最終出力信号として出力端子Eoを介してD
/A変換器14に、あるいはアナログ効果付加処理用信
号として出力端子Aoを介してD/A変換器15に出力
する。
【0013】D/A変換器15は、DSP13からのデ
ィジタル信号をアナログ変換し、アナログ信号としてデ
ィストーション回路17に出力する。
ィジタル信号をアナログ変換し、アナログ信号としてデ
ィストーション回路17に出力する。
【0014】ディストーション回路(アナログ効果付加
手段)17は、図3に示すように、バッファ21、増幅
回路22、クリップ回路23及び増幅回路24で構成さ
れている。
手段)17は、図3に示すように、バッファ21、増幅
回路22、クリップ回路23及び増幅回路24で構成さ
れている。
【0015】D/A変換器15から入力された入力信号
は、バッファ21を介して増幅回路22に入力され、バ
ッファ21の増幅率は、マイクロコンピュータ16から
入力される信号(電圧V)により制御される。このバッ
ファ21の増幅率により後述するクリップ回路23での
クリップ位置を調整している。
は、バッファ21を介して増幅回路22に入力され、バ
ッファ21の増幅率は、マイクロコンピュータ16から
入力される信号(電圧V)により制御される。このバッ
ファ21の増幅率により後述するクリップ回路23での
クリップ位置を調整している。
【0016】増幅回路22は、オペアンプOP1及び抵
抗R1で構成され、バッファ21からの入力信号を増幅
してクリップ回路23に出力する。
抗R1で構成され、バッファ21からの入力信号を増幅
してクリップ回路23に出力する。
【0017】クリップ回路23は、双方向に並列に接続
された2つのダイオードD1、D2により構成され、増
幅回路22から入力される信号のプラス側及びマイナス
側のレベルをクリップして増幅回路24に出力する。す
なわち、増幅回路22からの信号のプラス側のレベルを
ダイオードD2のスレッショルドレベルでクリップし、
マイナス側のレベルをダイオードD1のスレッショルド
レベルでクリップする。クリップ回路23は、増幅回路
22からの信号をこのようにダイオードD1、D2でク
リップして入力信号の波形を歪ませ、歪波形の信号を増
幅回路24に出力する。
された2つのダイオードD1、D2により構成され、増
幅回路22から入力される信号のプラス側及びマイナス
側のレベルをクリップして増幅回路24に出力する。す
なわち、増幅回路22からの信号のプラス側のレベルを
ダイオードD2のスレッショルドレベルでクリップし、
マイナス側のレベルをダイオードD1のスレッショルド
レベルでクリップする。クリップ回路23は、増幅回路
22からの信号をこのようにダイオードD1、D2でク
リップして入力信号の波形を歪ませ、歪波形の信号を増
幅回路24に出力する。
【0018】増幅回路24は、抵抗R2、R3及びオペ
アンプOP2で構成されており、増幅回路24は、クリ
ップ回路23からの歪波形信号を増幅して、図2のA/
D変換器12に出力する。
アンプOP2で構成されており、増幅回路24は、クリ
ップ回路23からの歪波形信号を増幅して、図2のA/
D変換器12に出力する。
【0019】再び図2において、A/D変換器12は、
ディストーション回路17から入力されるアナログ信号
をディジタル変換し、ディジタル信号としてDSP13
の入力端子Aiに出力する。
ディストーション回路17から入力されるアナログ信号
をディジタル変換し、ディジタル信号としてDSP13
の入力端子Aiに出力する。
【0020】一方、A/D変換器11には、上記ピック
アップ2で検出された弦振動信号(アナログ入力音響信
号)がオペアンプ3を介して入力され、A/D変換器1
1は、アナログの入力音響信号をディジタル変換してデ
ィジタルの入力音響信号WINとしてDSP13に出力す
る。
アップ2で検出された弦振動信号(アナログ入力音響信
号)がオペアンプ3を介して入力され、A/D変換器1
1は、アナログの入力音響信号をディジタル変換してデ
ィジタルの入力音響信号WINとしてDSP13に出力す
る。
【0021】また、D/A変換器14は、DSP12か
らの最終出力信号をアナログ変換し、アナログ最終出力
信号として図1のトーンコントロール部5に出力する。
らの最終出力信号をアナログ変換し、アナログ最終出力
信号として図1のトーンコントロール部5に出力する。
【0022】マイクロコンピュータ16は、CPU(Ce
ntral Processing Unit)、ROM(Read Only Memory)
及びRAM(Random Access Memory)等を備え、電子回
路部4の各部を制御して効果付加装置としての処理を実
行する。すなわち、マイクロコンピュータ15は、その
ROMに、エフェクト回路としてのプログラム、その他
必要なデータや係数等が格納しており、RAMを、ワー
クエリアとして利用する。マイクロコンピュータ16
は、ROM内のプログラムをDSP13に転送して、D
SP13に効果付加処理を行なわせたり、ディストーシ
ョン回路17に上記クリップ位置調整用信号(クリップ
電圧:V)を出力して、ディストーション回路17によ
るディストーション処理を制御する。
ntral Processing Unit)、ROM(Read Only Memory)
及びRAM(Random Access Memory)等を備え、電子回
路部4の各部を制御して効果付加装置としての処理を実
行する。すなわち、マイクロコンピュータ15は、その
ROMに、エフェクト回路としてのプログラム、その他
必要なデータや係数等が格納しており、RAMを、ワー
クエリアとして利用する。マイクロコンピュータ16
は、ROM内のプログラムをDSP13に転送して、D
SP13に効果付加処理を行なわせたり、ディストーシ
ョン回路17に上記クリップ位置調整用信号(クリップ
電圧:V)を出力して、ディストーション回路17によ
るディストーション処理を制御する。
【0023】コンソール18は、電子弦楽器1を演奏操
作する際に使用する各種スイッチやボリュウム等を備
え、特に、ディストーション回路17の歪レベルを調整
するボリュウムや後述するモード選択スイッチを備えて
いる。
作する際に使用する各種スイッチやボリュウム等を備
え、特に、ディストーション回路17の歪レベルを調整
するボリュウムや後述するモード選択スイッチを備えて
いる。
【0024】DSP13は、複数の種類の効果付加処理
を行ない、例えば、リバーブ、コーラス及びディレイ等
を行なう。これらの各効果付加処理のいずれの処理を行
なうか、またこれらの各効果付加処理をいずれの順序で
行なうかは、マイクロコンピュータ16から転送されて
くるマイクロプログラムやデータ及び係数により設定さ
れる。
を行ない、例えば、リバーブ、コーラス及びディレイ等
を行なう。これらの各効果付加処理のいずれの処理を行
なうか、またこれらの各効果付加処理をいずれの順序で
行なうかは、マイクロコンピュータ16から転送されて
くるマイクロプログラムやデータ及び係数により設定さ
れる。
【0025】例えば、DSP13は、コーラス及びディ
レイの処理を順番に行なう場合、図4にその疑似的な処
理ブロックとして示すように、コーラス処理部30とデ
ィレイ処理部40を形成する。
レイの処理を順番に行なう場合、図4にその疑似的な処
理ブロックとして示すように、コーラス処理部30とデ
ィレイ処理部40を形成する。
【0026】コーラス処理部30は、乗算器31、加算
器32、符号検出部33、ALU(Arithmetic and Log
ic Unit)34、加算器35、遅延部36及び加算器3
7で構成され、ディレイ処理部40は、遅延部41及び
加算器42で構成されている。
器32、符号検出部33、ALU(Arithmetic and Log
ic Unit)34、加算器35、遅延部36及び加算器3
7で構成され、ディレイ処理部40は、遅延部41及び
加算器42で構成されている。
【0027】コーラス処理部30は、その乗算器31、
加算器32、符号検出部33、ALU34及び加算器3
5により三角波を形成し、形成した三角波に基づいて遅
延部36で順次入力信号WINPを遅延させて、遅延させ
た入力信号WINPと遅延させない入力信号WINPとを加算
してコーラス出力としてディレイ処理部40に出力す
る。すなわち、コーラス処理部30の乗算器31には、
鋸波レートWLF1及び鋸波レートPRATが入力されてお
り、乗算器31は、鋸波レートWLF1と鋸波レートPRAT
とを乗算処理して加算器32に出力する。加算器32に
は、鋸波レートWCC0が入力されており、加算器32は
鋸波レートWCC0から乗算器31の乗算結果を減算して
符号検出部33に出力する。符号検出部33は、加算器
32の減算結果の符号検出を行ない、その検出結果によ
りALU34での演算方法を指示する。ALU34は、
符号検出部33での検出結果が正であると、前回の演算
結果にゼロ(0)である定数WZROを加算して出力し、
符号検出部33での検出結果が負であると、定数WZRO
から前回の演算結果を減算して出力する。このALU3
4の演算結果は、上記加算器32に鋸波レートWCC0と
して出力されるとともに、加算器35に出力され、加算
器35で「00」が加算されて遅延部36に三角波とし
て出力される。
加算器32、符号検出部33、ALU34及び加算器3
5により三角波を形成し、形成した三角波に基づいて遅
延部36で順次入力信号WINPを遅延させて、遅延させ
た入力信号WINPと遅延させない入力信号WINPとを加算
してコーラス出力としてディレイ処理部40に出力す
る。すなわち、コーラス処理部30の乗算器31には、
鋸波レートWLF1及び鋸波レートPRATが入力されてお
り、乗算器31は、鋸波レートWLF1と鋸波レートPRAT
とを乗算処理して加算器32に出力する。加算器32に
は、鋸波レートWCC0が入力されており、加算器32は
鋸波レートWCC0から乗算器31の乗算結果を減算して
符号検出部33に出力する。符号検出部33は、加算器
32の減算結果の符号検出を行ない、その検出結果によ
りALU34での演算方法を指示する。ALU34は、
符号検出部33での検出結果が正であると、前回の演算
結果にゼロ(0)である定数WZROを加算して出力し、
符号検出部33での検出結果が負であると、定数WZRO
から前回の演算結果を減算して出力する。このALU3
4の演算結果は、上記加算器32に鋸波レートWCC0と
して出力されるとともに、加算器35に出力され、加算
器35で「00」が加算されて遅延部36に三角波とし
て出力される。
【0028】一方、遅延部36には、入力信号WINPが
入力されており、遅延部36は、入力信号WINPを所定
の遅延時間T00だけ入力信号WINPを遅延させるととも
に、三角波に基づいた時間だけ遅延させてコーラス遅延
出力WCC2として加算器37に出力する。加算器37に
は、入力信号WINPが入力されており、加算器37は、
遅延部36で遅延された入力信号WINPと遅延されてい
ない入力信号WINPとを加算してコーラス出力WCC3とし
てディレイ処理部40に出力する。
入力されており、遅延部36は、入力信号WINPを所定
の遅延時間T00だけ入力信号WINPを遅延させるととも
に、三角波に基づいた時間だけ遅延させてコーラス遅延
出力WCC2として加算器37に出力する。加算器37に
は、入力信号WINPが入力されており、加算器37は、
遅延部36で遅延された入力信号WINPと遅延されてい
ない入力信号WINPとを加算してコーラス出力WCC3とし
てディレイ処理部40に出力する。
【0029】ディレイ処理部40は、コーラス処理部3
0のコーラス出力WCC3を所定時間だけ遅延させて出力
する。すなわち、コーラス処理部30のコーラス出力W
CC3は、遅延部41及び加算器42に入力され、遅延部
41は、コーラス出力WCC3を所定時間だけ遅延させて
ディレイ遅延出力WDD0として加算器42に出力する。
加算器42は、コーラス出力WCC3とディレイ遅延出力
WDD0とを加算し、加算結果をディレイ出力WDD1として
出力する。
0のコーラス出力WCC3を所定時間だけ遅延させて出力
する。すなわち、コーラス処理部30のコーラス出力W
CC3は、遅延部41及び加算器42に入力され、遅延部
41は、コーラス出力WCC3を所定時間だけ遅延させて
ディレイ遅延出力WDD0として加算器42に出力する。
加算器42は、コーラス出力WCC3とディレイ遅延出力
WDD0とを加算し、加算結果をディレイ出力WDD1として
出力する。
【0030】また、DSP13は、効果付加処理として
リバーブを行なう場合、図5にその疑似的回路を示すよ
うに、オールパスフィルタ50、コムフィルタα60、
コムフィルタβ70、コムフィルタγ80及び混合処理
部90を形成する。
リバーブを行なう場合、図5にその疑似的回路を示すよ
うに、オールパスフィルタ50、コムフィルタα60、
コムフィルタβ70、コムフィルタγ80及び混合処理
部90を形成する。
【0031】オールパスフィルタ50は、加算器51、
52、乗算器53、54及び遅延部55で構成され、加
算器51には、入力信号WINR及び乗算器53の出力が
入力されている。加算器51は、入力信号WINRと乗算
器53の乗算結果を加算し、遅延部55及び乗算器54
に出力する。遅延部55は、加算器51の加算結果を所
定時間遅延させて加算器52及び乗算器53に出力し、
乗算器53には、またオールパスフィルタ係数PALKが
入力されている。乗算器53は、遅延部55の出力にオ
ールパスフィルタ係数PALKを乗算し、乗算結果を加算
器51に出力する。乗算器54には、オールパスフィル
タ係数PALLが入力されており、乗算器54は、加算器
51の出力にオールパスフィルタ係数PALLを乗算して
加算器52に出力する。加算器52は、遅延部55の出
力と乗算器54の出力を加算処理し、加算結果をオール
パスフィルタ出力WALMとして各コムフィルタ60、7
0、80に出力する。
52、乗算器53、54及び遅延部55で構成され、加
算器51には、入力信号WINR及び乗算器53の出力が
入力されている。加算器51は、入力信号WINRと乗算
器53の乗算結果を加算し、遅延部55及び乗算器54
に出力する。遅延部55は、加算器51の加算結果を所
定時間遅延させて加算器52及び乗算器53に出力し、
乗算器53には、またオールパスフィルタ係数PALKが
入力されている。乗算器53は、遅延部55の出力にオ
ールパスフィルタ係数PALKを乗算し、乗算結果を加算
器51に出力する。乗算器54には、オールパスフィル
タ係数PALLが入力されており、乗算器54は、加算器
51の出力にオールパスフィルタ係数PALLを乗算して
加算器52に出力する。加算器52は、遅延部55の出
力と乗算器54の出力を加算処理し、加算結果をオール
パスフィルタ出力WALMとして各コムフィルタ60、7
0、80に出力する。
【0032】コムフィルタα60は、乗算器61、加算
器62、63及び遅延部64で構成されており、上記オ
ールパスフィルタ出力WALMは、加算器62に入力され
ている。加算器62には、さらに乗算器61の出力が入
力されており、加算器62は、オールパスフィルタ出力
WALMと乗算器61の出力とを乗算処理して遅延部64
及び加算器63に出力する。遅延部64は、加算器62
の加算結果を所定時間遅延させて乗算器61に出力する
とともに、加算器62の加算結果を所定時間遅延させて
加算器63に出力する。乗算器61には、また櫛形フィ
ルタリング係数PCOMが入力されており、乗算器61
は、遅延部64からの信号に櫛形フィルタリング係数P
COMを乗算処理して加算器62に出力する。加算器63
は、加算器62の加算結果に遅延部64の出力を加算処
理し、加算結果をコムフィルタα出力WRV0として混合
処理部90に出力する。
器62、63及び遅延部64で構成されており、上記オ
ールパスフィルタ出力WALMは、加算器62に入力され
ている。加算器62には、さらに乗算器61の出力が入
力されており、加算器62は、オールパスフィルタ出力
WALMと乗算器61の出力とを乗算処理して遅延部64
及び加算器63に出力する。遅延部64は、加算器62
の加算結果を所定時間遅延させて乗算器61に出力する
とともに、加算器62の加算結果を所定時間遅延させて
加算器63に出力する。乗算器61には、また櫛形フィ
ルタリング係数PCOMが入力されており、乗算器61
は、遅延部64からの信号に櫛形フィルタリング係数P
COMを乗算処理して加算器62に出力する。加算器63
は、加算器62の加算結果に遅延部64の出力を加算処
理し、加算結果をコムフィルタα出力WRV0として混合
処理部90に出力する。
【0033】コムフィルタβ70は、乗算器71、加算
器72、73及び遅延部74で構成されており、上記コ
ムフィルタα60同様に処理を行なって処理結果をコム
フィルタβ出力WRV1として混合処理部90に出力す
る。
器72、73及び遅延部74で構成されており、上記コ
ムフィルタα60同様に処理を行なって処理結果をコム
フィルタβ出力WRV1として混合処理部90に出力す
る。
【0034】また、コムフィルタγ80は、乗算器8
1、加算器82、83及び遅延部84で構成され、上記
コムフィルタα60と同様の処理を行なって処理結果を
コムフィルタγ出力WRV2として混合処理部90に出力
する。
1、加算器82、83及び遅延部84で構成され、上記
コムフィルタα60と同様の処理を行なって処理結果を
コムフィルタγ出力WRV2として混合処理部90に出力
する。
【0035】混合処理部90は、2つの加算器91、9
2で構成されている。加算器91には、コムフィルタα
60からのコムフィルタα出力WRV0及びコムフィルタ
β70からのコムフィルタβ出力WRV1が入力されてお
り、加算器91は、これらコムフィルタα出力WRV0と
コムフィルタβ出力WRV1とを加算して加算結果を加算
器92に出力する。加算器92には、さらにコムフィル
タγ80からのコムフィルタγ出力WRV2が入力されて
おり、加算器92は、加算器91の加算結果にコムフィ
ルタγ出力WRV2を加算処理して、加算結果をリバーブ
出力WRV3として出力する。
2で構成されている。加算器91には、コムフィルタα
60からのコムフィルタα出力WRV0及びコムフィルタ
β70からのコムフィルタβ出力WRV1が入力されてお
り、加算器91は、これらコムフィルタα出力WRV0と
コムフィルタβ出力WRV1とを加算して加算結果を加算
器92に出力する。加算器92には、さらにコムフィル
タγ80からのコムフィルタγ出力WRV2が入力されて
おり、加算器92は、加算器91の加算結果にコムフィ
ルタγ出力WRV2を加算処理して、加算結果をリバーブ
出力WRV3として出力する。
【0036】図6は、DSP13の具体的な回路構成図
である。DSP13は、プログラムメモリ101、制御
回路102、入力レジスタ(PI1)103、入力レジ
スタ(PI2)104、係数メモリ(P)105、ワー
クメモリ(W)106、出力レジスタ(OR0)10
7、出力レジスタ(OR1)108、遅延処理部20
0、乗算部300及び加減算部400等を有している。
上記DSP13の各部は、内部バス109により接続さ
れている。
である。DSP13は、プログラムメモリ101、制御
回路102、入力レジスタ(PI1)103、入力レジ
スタ(PI2)104、係数メモリ(P)105、ワー
クメモリ(W)106、出力レジスタ(OR0)10
7、出力レジスタ(OR1)108、遅延処理部20
0、乗算部300及び加減算部400等を有している。
上記DSP13の各部は、内部バス109により接続さ
れている。
【0037】プログラムメモリ101には、効果付加装
置としてのプログラムが格納され、このプログラムは、
図2に示すマイクロコンピュータ16から書き込まれ
る。プログラムメモリ101には、図示しないアドレス
カウンタが接続されており、プログラムメモリ101
は、このアドレスカウンタのアドレス指定により順次プ
ログラム内容を制御回路102に供給する。
置としてのプログラムが格納され、このプログラムは、
図2に示すマイクロコンピュータ16から書き込まれ
る。プログラムメモリ101には、図示しないアドレス
カウンタが接続されており、プログラムメモリ101
は、このアドレスカウンタのアドレス指定により順次プ
ログラム内容を制御回路102に供給する。
【0038】制御回路102は、プログラムメモリ10
1内のプログラムに従ってDSP13の各部を制御し
て、効果付加処理を実行し、その詳細な処理内容につい
ては後述する。また、制御回路102には、後述する加
減算部400から符号フラグF(AR)が入力され、制
御回路102は、この符号フラグF(AR)に基づいて
加減算部400や乗算部300の処理を制御する。
1内のプログラムに従ってDSP13の各部を制御し
て、効果付加処理を実行し、その詳細な処理内容につい
ては後述する。また、制御回路102には、後述する加
減算部400から符号フラグF(AR)が入力され、制
御回路102は、この符号フラグF(AR)に基づいて
加減算部400や乗算部300の処理を制御する。
【0039】入力レジスタ(PI0)103には、入力
端子Eiを介してA/D変換器11からの入力音響信号
WINが入力され、入力レジスタ(PI0)103は、こ
の入力音響信号WINを一旦格納した後、内部バス109
を介してワークメモリ(W)106に転送する。
端子Eiを介してA/D変換器11からの入力音響信号
WINが入力され、入力レジスタ(PI0)103は、こ
の入力音響信号WINを一旦格納した後、内部バス109
を介してワークメモリ(W)106に転送する。
【0040】入力レジスタ(PI1)104には、入力
端子Aiを介してA/D変換器12からの信号が入力さ
れ、入力レジスタ(PI1)104は、この入力信号を
一旦格納した後、内部バス109を介してワークメモリ
(W)106に転送する。
端子Aiを介してA/D変換器12からの信号が入力さ
れ、入力レジスタ(PI1)104は、この入力信号を
一旦格納した後、内部バス109を介してワークメモリ
(W)106に転送する。
【0041】係数メモリ(P)105は、DSP13に
より効果付加処理を行なうために必要な各種係数を格納
するためのレジスタである。これら各種係数は、図2の
マイクロコンピュータ16のROMに記憶されており、
マイクロコンピュータ16が、ROMから係数を読み出
して係数メモリ(P)105に書き込む。係数メモリ
(P)105にセットされる係数としては、図7に係数
メモリ(P)105のメモリマップとして示すように、
そのアドレス0に鋸波レートPRATが、そのアドレス1
にオールパスフィルタ係数PALKが、そのアドレス2に
オールパスフィルタ係数PALLが、そのアドレス3に櫛
形フィルタリング係数PCOMが、設定される。
より効果付加処理を行なうために必要な各種係数を格納
するためのレジスタである。これら各種係数は、図2の
マイクロコンピュータ16のROMに記憶されており、
マイクロコンピュータ16が、ROMから係数を読み出
して係数メモリ(P)105に書き込む。係数メモリ
(P)105にセットされる係数としては、図7に係数
メモリ(P)105のメモリマップとして示すように、
そのアドレス0に鋸波レートPRATが、そのアドレス1
にオールパスフィルタ係数PALKが、そのアドレス2に
オールパスフィルタ係数PALLが、そのアドレス3に櫛
形フィルタリング係数PCOMが、設定される。
【0042】ワークメモリ(W)106は、入力レジス
タ(PI0)103及び入力レジスタ(PI1)104
を介して入力された入力音響信号WINや入力信号及び後
述する乗算部300及び加減算部400での演算結果の
データ等を一時的に格納するワーク用メモリである。こ
のワークメモリ(W)106に格納されるデータとして
は、例えば、図8にワークメモリ(W)106のメモリ
マップとして示すように、そのアドレス0に入力信号W
INPが、そのアドレス1に入力信号WINRが、そのアドレ
ス2に鋸波レートWLF1が、そのアドレス3に鋸波レー
トWCC0が、そのアドレス4に定数WZROが、そのアドレ
ス5にコーラス遅延出力WCC2が、そのアドレス6にコ
ーラス出力WCC3が、そのアドレス7にディレイ遅延出
力WDD0が、そのアドレス8にディレイ出力WDD1が、そ
のアドレス9にオールパスフィルタ出力WALMが、その
アドレス10にコムフィルタα出力WRV0が、そのアド
レス11にコムフィルタβ出力WRV1が、そのアドレス
12にコムフィルタ出力γWRV2が、そのアドレス13
にリバーブ出力WRV3が、格納される。
タ(PI0)103及び入力レジスタ(PI1)104
を介して入力された入力音響信号WINや入力信号及び後
述する乗算部300及び加減算部400での演算結果の
データ等を一時的に格納するワーク用メモリである。こ
のワークメモリ(W)106に格納されるデータとして
は、例えば、図8にワークメモリ(W)106のメモリ
マップとして示すように、そのアドレス0に入力信号W
INPが、そのアドレス1に入力信号WINRが、そのアドレ
ス2に鋸波レートWLF1が、そのアドレス3に鋸波レー
トWCC0が、そのアドレス4に定数WZROが、そのアドレ
ス5にコーラス遅延出力WCC2が、そのアドレス6にコ
ーラス出力WCC3が、そのアドレス7にディレイ遅延出
力WDD0が、そのアドレス8にディレイ出力WDD1が、そ
のアドレス9にオールパスフィルタ出力WALMが、その
アドレス10にコムフィルタα出力WRV0が、そのアド
レス11にコムフィルタβ出力WRV1が、そのアドレス
12にコムフィルタ出力γWRV2が、そのアドレス13
にリバーブ出力WRV3が、格納される。
【0043】したがって、このワークメモリ(W)10
6は、複数の記憶エリアを有し入力音響信号や前記アナ
ログ効果付加手段の出力信号を所定エリアに記憶する入
力メモリ、及び複数の記憶エリアを有し前記ディジタル
効果付加手段の出力信号を所定エリアに記憶する出力メ
モリとして機能する。
6は、複数の記憶エリアを有し入力音響信号や前記アナ
ログ効果付加手段の出力信号を所定エリアに記憶する入
力メモリ、及び複数の記憶エリアを有し前記ディジタル
効果付加手段の出力信号を所定エリアに記憶する出力メ
モリとして機能する。
【0044】遅延処理部200は、遅延オフセットメモ
リ201、レジスタ(LF)202、レジスタ(TR)
203、ゲート204、205、加算器206、レジス
タ(ER)207、レジスタ(EA)208、レジスタ
(E0)209、レジスタ(E1)210及び遅延用メ
モリ211を有しており、遅延オフセットメモリ201
には、マイクロコンピュータ16から各種オフセット
値、例えば、T00等が書き込まれる。遅延オフセットメ
モリ201に書き込まれた各種オフセット値は、レジス
タ(TR)203にセットされ、レジスタ(TR)20
3からゲート205を介して加算器206に出力され
る。ゲート205にはレジスタ(LF)202のセット
値が入力されており、ゲート205は、レジスタ(T
R)203とレジスタ(LF)202の値を選択的に加
算器206に出力する。このレジスタ(LF)202に
は、後述する加減算部400からの値がセットされる。
加算器206には、さらにゲート204からの値が入力
され、ゲート204には、制御回路102からのカウン
タのカウント値SCが入力されるとともに、加算器20
6の出力がレジスタ(ER)207を介して入力され
る。ゲート204は、この両入力を選択的に加算器20
6に出力する。
リ201、レジスタ(LF)202、レジスタ(TR)
203、ゲート204、205、加算器206、レジス
タ(ER)207、レジスタ(EA)208、レジスタ
(E0)209、レジスタ(E1)210及び遅延用メ
モリ211を有しており、遅延オフセットメモリ201
には、マイクロコンピュータ16から各種オフセット
値、例えば、T00等が書き込まれる。遅延オフセットメ
モリ201に書き込まれた各種オフセット値は、レジス
タ(TR)203にセットされ、レジスタ(TR)20
3からゲート205を介して加算器206に出力され
る。ゲート205にはレジスタ(LF)202のセット
値が入力されており、ゲート205は、レジスタ(T
R)203とレジスタ(LF)202の値を選択的に加
算器206に出力する。このレジスタ(LF)202に
は、後述する加減算部400からの値がセットされる。
加算器206には、さらにゲート204からの値が入力
され、ゲート204には、制御回路102からのカウン
タのカウント値SCが入力されるとともに、加算器20
6の出力がレジスタ(ER)207を介して入力され
る。ゲート204は、この両入力を選択的に加算器20
6に出力する。
【0045】加算器206は、ゲート204とゲート2
05からの両入力を加算処理し、加算結果をレジスタ
(ER)207及びレジスタ(EA)208に出力す
る。レジスタ(EA)208にセットされた加算結果
は、遅延用メモリ211に出力され、遅延用メモリ21
1のアドレスとして使用される。遅延用メモリ211に
は、レジスタ(E0)209を介してDSP13の各種
データが入力され、遅延用メモリ211は、レジスタ
(E0)209を介して入力された各種データを上記ア
ドレス指定に基づいて読み出すことにより該データを遅
延させてレジスタ(E1)210に出力する。レジスタ
(E1)210にセットされたデータは、バス109を
介してDSP13の各部に出力され、各種効果付加処
理、特にコーラス処理やディレイ処理に使用される。
05からの両入力を加算処理し、加算結果をレジスタ
(ER)207及びレジスタ(EA)208に出力す
る。レジスタ(EA)208にセットされた加算結果
は、遅延用メモリ211に出力され、遅延用メモリ21
1のアドレスとして使用される。遅延用メモリ211に
は、レジスタ(E0)209を介してDSP13の各種
データが入力され、遅延用メモリ211は、レジスタ
(E0)209を介して入力された各種データを上記ア
ドレス指定に基づいて読み出すことにより該データを遅
延させてレジスタ(E1)210に出力する。レジスタ
(E1)210にセットされたデータは、バス109を
介してDSP13の各部に出力され、各種効果付加処
理、特にコーラス処理やディレイ処理に使用される。
【0046】乗算部300は、ゲート301、302、
レジスタ(M0)303、(M1)304、ゲート30
5、乗算器306及びレジスタ(MR)307を有して
おり、ゲート301、302には、上記係数メモリ
(P)105やワークメモリ(W)106及び入力レジ
スタ(PI0)103や入力レジスタ(PI1)104
からの出力が入力される。
レジスタ(M0)303、(M1)304、ゲート30
5、乗算器306及びレジスタ(MR)307を有して
おり、ゲート301、302には、上記係数メモリ
(P)105やワークメモリ(W)106及び入力レジ
スタ(PI0)103や入力レジスタ(PI1)104
からの出力が入力される。
【0047】ゲート301、302は、上記制御回路1
02によりその動作が制御され、入力されるどのデータ
をレジスタ(M0)303及びレジスタ(M1)304
に出力するかを制御している。レジスタ(M0)303
は、ゲート301を介して入力されるデータを一時格納
し、乗算器306に出力するとともに、ゲート301に
フィードバックする。レジスタ(M1)304は、ゲー
ト302を介して入力されるデータを一時格納し、ゲー
ト305を介して乗算器306に出力するとともに、ゲ
ート302にフィードバックする。ゲート305には、
後述する加減算部400からのデータも入力されてお
り、ゲート305は、制御回路102の制御下で作動し
て、レジスタ(M1)304及び加減算部400からの
データを選択して乗算器306に出力する。乗算器30
6は、レジスタ(M0)303及びレジスタ(M1)3
04から入力されるデータを乗算処理し、その演算結果
をレジスタ(MR)307に出力する。レジスタ(M
R)307は、乗算器306の乗算結果を一時格納した
後、ゲート302及び加減算部400に出力する。
02によりその動作が制御され、入力されるどのデータ
をレジスタ(M0)303及びレジスタ(M1)304
に出力するかを制御している。レジスタ(M0)303
は、ゲート301を介して入力されるデータを一時格納
し、乗算器306に出力するとともに、ゲート301に
フィードバックする。レジスタ(M1)304は、ゲー
ト302を介して入力されるデータを一時格納し、ゲー
ト305を介して乗算器306に出力するとともに、ゲ
ート302にフィードバックする。ゲート305には、
後述する加減算部400からのデータも入力されてお
り、ゲート305は、制御回路102の制御下で作動し
て、レジスタ(M1)304及び加減算部400からの
データを選択して乗算器306に出力する。乗算器30
6は、レジスタ(M0)303及びレジスタ(M1)3
04から入力されるデータを乗算処理し、その演算結果
をレジスタ(MR)307に出力する。レジスタ(M
R)307は、乗算器306の乗算結果を一時格納した
後、ゲート302及び加減算部400に出力する。
【0048】加減算部400は、ゲート401、40
2、レジスタ(A0)403、レジスタ(A1)40
4、ゲート405、406、加減算器407、レジスタ
(AR)408、クリッパー409及びレジスタ(S
R)410等を有しており、ゲート401、402に
は、上記係数メモリ(P)105やワークメモリ(W)
106及び入力レジスタ(PI0)103や入力レジス
タ(PI1)104からの出力が入力される。
2、レジスタ(A0)403、レジスタ(A1)40
4、ゲート405、406、加減算器407、レジスタ
(AR)408、クリッパー409及びレジスタ(S
R)410等を有しており、ゲート401、402に
は、上記係数メモリ(P)105やワークメモリ(W)
106及び入力レジスタ(PI0)103や入力レジス
タ(PI1)104からの出力が入力される。
【0049】ゲート401、402は、上記制御回路1
02によりその動作が制御され、入力されるどのデータ
をレジスタ(A0)403及びレジスタ(A1)404
に出力するかを制御している。レジスタ(A0)403
は、ゲート401を介して入力されるデータを一時格納
し、ゲート405に出力するとともに、ゲート401に
フィードバックする。レジスタ(A1)404は、ゲー
ト402を介して入力されるデータを一時格納し、ゲー
ト406に出力するとともに、ゲート402にフィード
バックする。ゲート405には、上記乗算部300のレ
ジスタ(MR)307からのデータも入力されており、
ゲート405は、制御回路102の制御下で作動して、
レジスタ(A0)403及び乗算部300からのデータ
を選択して加減算器407に出力する。ゲート406に
は、レジスタ(A1)404からのデータの他に、加減
算器407の演算結果のデータがレジスタ(AR)40
8を介して入力されており、ゲート406は、制御回路
102の制御下で作動して、入力データを選択して加減
算器407に出力する。
02によりその動作が制御され、入力されるどのデータ
をレジスタ(A0)403及びレジスタ(A1)404
に出力するかを制御している。レジスタ(A0)403
は、ゲート401を介して入力されるデータを一時格納
し、ゲート405に出力するとともに、ゲート401に
フィードバックする。レジスタ(A1)404は、ゲー
ト402を介して入力されるデータを一時格納し、ゲー
ト406に出力するとともに、ゲート402にフィード
バックする。ゲート405には、上記乗算部300のレ
ジスタ(MR)307からのデータも入力されており、
ゲート405は、制御回路102の制御下で作動して、
レジスタ(A0)403及び乗算部300からのデータ
を選択して加減算器407に出力する。ゲート406に
は、レジスタ(A1)404からのデータの他に、加減
算器407の演算結果のデータがレジスタ(AR)40
8を介して入力されており、ゲート406は、制御回路
102の制御下で作動して、入力データを選択して加減
算器407に出力する。
【0050】加減算器407は、入力データに加算処理
あるいは減算処理を行ない、演算結果を、レジスタ(A
R)408に出力する。レジスタ(AR)408は、加
減算器407の演算結果をクリッパー409、ゲート4
06及び遅延処理部200のレジスタ(LF)202に
出力するとともに、演算結果の最大ビットを符号情報を
示す符号フラグF(AR)として制御回路102に出力
する。クリッパー409は、データのオーバーフローを
防止するためのものであり、クリッパー409を通過し
たデータは、レジスタ(SR)410に供給される。レ
ジスタ(SR)410の出力は、乗算部300のゲート
305に出力されるとともに、ある1音についての処理
の演算結果として内部バス109を介してワークメモリ
(W)106に供給される。
あるいは減算処理を行ない、演算結果を、レジスタ(A
R)408に出力する。レジスタ(AR)408は、加
減算器407の演算結果をクリッパー409、ゲート4
06及び遅延処理部200のレジスタ(LF)202に
出力するとともに、演算結果の最大ビットを符号情報を
示す符号フラグF(AR)として制御回路102に出力
する。クリッパー409は、データのオーバーフローを
防止するためのものであり、クリッパー409を通過し
たデータは、レジスタ(SR)410に供給される。レ
ジスタ(SR)410の出力は、乗算部300のゲート
305に出力されるとともに、ある1音についての処理
の演算結果として内部バス109を介してワークメモリ
(W)106に供給される。
【0051】これら乗算部300及び加減算部400で
の演算結果は、加減算部400からバス109を介して
ワークメモリ(W)106に出力され、すべての演算処
理の終了したデータは、ワークメモリ(W)106から
出力レジスタ(OR0)107あるいは出力レジスタ
(OR1)108に出力される。この出力データを出力
レジスタ(OR0)107に出力するか、出力レジスタ
(OR1)108に出力するかは、制御回路102によ
り制御される。したがって、制御回路102は、入力メ
モリ(ワークメモリ(W)106)の読出エリアを指定
してディジタル効果付加手段(DSP13)の処理対象
の信号を選択するとともに、ディジタル効果付加手段の
出力信号の出力メモリ(ワークメモリ(W)106)へ
の書込エリアを指定して、ディジタル効果付加手段の出
力信号をアナログ効果付加手段(ディストーション回路
17)の処理対象の信号とするか最終出力信号とするか
を決定する信号選択手段として機能する。
の演算結果は、加減算部400からバス109を介して
ワークメモリ(W)106に出力され、すべての演算処
理の終了したデータは、ワークメモリ(W)106から
出力レジスタ(OR0)107あるいは出力レジスタ
(OR1)108に出力される。この出力データを出力
レジスタ(OR0)107に出力するか、出力レジスタ
(OR1)108に出力するかは、制御回路102によ
り制御される。したがって、制御回路102は、入力メ
モリ(ワークメモリ(W)106)の読出エリアを指定
してディジタル効果付加手段(DSP13)の処理対象
の信号を選択するとともに、ディジタル効果付加手段の
出力信号の出力メモリ(ワークメモリ(W)106)へ
の書込エリアを指定して、ディジタル効果付加手段の出
力信号をアナログ効果付加手段(ディストーション回路
17)の処理対象の信号とするか最終出力信号とするか
を決定する信号選択手段として機能する。
【0052】出力レジスタ(OR0)107は、入力さ
れたデータを出力端子Eoを介して最終出力信号として
図2に示すD/A変換器14に出力し、出力レジスタ
(OR1)108は、入力されたデータを出力端子Ao
を介してディストーション処理用(アナログ効果付加処
理用)のデータとして図2に示すD/A変換器15に出
力する。
れたデータを出力端子Eoを介して最終出力信号として
図2に示すD/A変換器14に出力し、出力レジスタ
(OR1)108は、入力されたデータを出力端子Ao
を介してディストーション処理用(アナログ効果付加処
理用)のデータとして図2に示すD/A変換器15に出
力する。
【0053】次に作用について説明する。電子弦楽器1
は、ピックアップ2で検出した弦振動をオペアンプ3で
増幅して電子回路部4に入力し、電子回路部4で効果付
加処理(エフェクト処理)を行なう。電子弦楽器1は、
電子回路部4で効果付加処理を施して信号を、トーンコ
ントロール部5でトーン制御した後、アウトプット端子
7を介して、図外の楽音発生装置等に出力する。
は、ピックアップ2で検出した弦振動をオペアンプ3で
増幅して電子回路部4に入力し、電子回路部4で効果付
加処理(エフェクト処理)を行なう。電子弦楽器1は、
電子回路部4で効果付加処理を施して信号を、トーンコ
ントロール部5でトーン制御した後、アウトプット端子
7を介して、図外の楽音発生装置等に出力する。
【0054】この電子回路部4による効果付加処理は、
図2に示すように、そのDSP13及びディストーショ
ン回路17により行なう。このとき、DSP13は、複
数の種類の効果付加処理を設定された順序で実行するこ
とができ、また、その複数の種類の効果付加処理の途中
あるいは最初か最後にディストーション回路17による
ディストーション処理を実行する。DSP13による効
果付加の順序やディストーション処理の順序をどのよう
に設定するかは、図2に示すコンソール18のモード選
択スイッチにより設定することができる。また、ディス
トーション回路17によるディストーション処理のクリ
ップ位置をコンソール18のボリュウムにより設定する
ことができる。
図2に示すように、そのDSP13及びディストーショ
ン回路17により行なう。このとき、DSP13は、複
数の種類の効果付加処理を設定された順序で実行するこ
とができ、また、その複数の種類の効果付加処理の途中
あるいは最初か最後にディストーション回路17による
ディストーション処理を実行する。DSP13による効
果付加の順序やディストーション処理の順序をどのよう
に設定するかは、図2に示すコンソール18のモード選
択スイッチにより設定することができる。また、ディス
トーション回路17によるディストーション処理のクリ
ップ位置をコンソール18のボリュウムにより設定する
ことができる。
【0055】すなわち、電子回路部4は、図9に示すよ
うに、電子弦楽器1の電源が投入されると、まずイニシ
ャライズ処理を行ない(ステップS1)、コンソール1
8のボリュウムの調整が行なわれたかどうかチェックす
る(ステップS2)。ボリュウムの調整が行なわれたと
きには、調整されたボリュウム値に対応したクリップ電
圧をディストーション回路17に出力し(ステップS
3)、次にコンソール18のモードスイッチの設定状態
をチェックする(ステップS4)。また、ステップS2
でボリュウムの設定値が変化していないときには、その
ままステップS4に移行してモード選択スイッチの状態
をチェックする。
うに、電子弦楽器1の電源が投入されると、まずイニシ
ャライズ処理を行ない(ステップS1)、コンソール1
8のボリュウムの調整が行なわれたかどうかチェックす
る(ステップS2)。ボリュウムの調整が行なわれたと
きには、調整されたボリュウム値に対応したクリップ電
圧をディストーション回路17に出力し(ステップS
3)、次にコンソール18のモードスイッチの設定状態
をチェックする(ステップS4)。また、ステップS2
でボリュウムの設定値が変化していないときには、その
ままステップS4に移行してモード選択スイッチの状態
をチェックする。
【0056】いま、電子弦楽器1は、モード1とモード
2とを備えており、モード1は、図10に示すように、
効果付加処理を、リバーブ→ディストーション→コーラ
ス→ディレイの順に行なうモードであり、モード2は、
図11に示すように、効果付加処理を、コーラス→ディ
レイ→ディストーション→リバーブの順に行なうモード
である。
2とを備えており、モード1は、図10に示すように、
効果付加処理を、リバーブ→ディストーション→コーラ
ス→ディレイの順に行なうモードであり、モード2は、
図11に示すように、効果付加処理を、コーラス→ディ
レイ→ディストーション→リバーブの順に行なうモード
である。
【0057】ステップS4で、モード選択スイッチの設
定が変化したかどうかチェックし、変化していないとき
には、モードの選択が行なわれていないと判断して、ス
テップS2に戻り、同様の処理を行なう。ステップS4
で、モード選択スイッチがモード1に切り換えられる
と、後述するプログラムリスト可変ルーチンAの処理を
実行し(ステップS5)、対応するマイクロプログラム
及び係数をDSP13に転送して、DSP13による処
理に移行する(ステップS7)。また、ステップS4で
モード選択スイッチがモード2に切り換えられると、後
述するプログラムリスト可変ルーチンBの処理を実行し
(ステップS6)、対応するマイクロプログラム及び係
数をDSP13に転送して、DSP13による処理に移
行する(ステップS7)。以上によりDSP13による
効果付加処理及びディストーション回路17による効果
付加処理の前処理が完了したことになる。
定が変化したかどうかチェックし、変化していないとき
には、モードの選択が行なわれていないと判断して、ス
テップS2に戻り、同様の処理を行なう。ステップS4
で、モード選択スイッチがモード1に切り換えられる
と、後述するプログラムリスト可変ルーチンAの処理を
実行し(ステップS5)、対応するマイクロプログラム
及び係数をDSP13に転送して、DSP13による処
理に移行する(ステップS7)。また、ステップS4で
モード選択スイッチがモード2に切り換えられると、後
述するプログラムリスト可変ルーチンBの処理を実行し
(ステップS6)、対応するマイクロプログラム及び係
数をDSP13に転送して、DSP13による処理に移
行する(ステップS7)。以上によりDSP13による
効果付加処理及びディストーション回路17による効果
付加処理の前処理が完了したことになる。
【0058】次に、上記プログラムリスト可変ルーチン
Aについて説明する。プログラムリスト可変ルーチンA
の処理は、上記図9のステップS4でモード選択スイッ
チがモード1に設定されたときに移行し、図12に示す
ように、まず、後述するディジタル入力処理のステップ
DIを、PI0→WINR、すなわち、入力レジスタ(P
I0)103の入力データをワークメモリ(W)106
のアドレス0に入力信号WINRとして書き込むものとし
て設定する(ステップPA1)。次に、後述するディレ
イ処理におけるステップD5を、SR→WDD1及びSR
→OR0、すなわち、レジスタ(SR)410のデータ
をワークメモリ(W)106のアドレス8にディレイ出
力WDD1として書き込み、レジスタ(SR)410のデ
ータを出力レジスタ(OR0)107に転送するものと
して設定する(ステップPA2)。さらに、後述するア
ナログ入力処理のステップAIを、PI1→WINP、す
なわち、入力レジスタ(PI1)104の入力データを
ワークメモリ(W)のアドレス0に入力信号WINPとし
て書き込むものとして設定する(ステップPA3)。次
に、後述する混合処理におけるステップM7を、WRV3
→OR1、すなわち、ワークメモリ(W)106のアド
レス13のリバーブ出力WRV3を出力レジスタ(OR
1)108に転送する処理として設定する(ステップP
A4)。
Aについて説明する。プログラムリスト可変ルーチンA
の処理は、上記図9のステップS4でモード選択スイッ
チがモード1に設定されたときに移行し、図12に示す
ように、まず、後述するディジタル入力処理のステップ
DIを、PI0→WINR、すなわち、入力レジスタ(P
I0)103の入力データをワークメモリ(W)106
のアドレス0に入力信号WINRとして書き込むものとし
て設定する(ステップPA1)。次に、後述するディレ
イ処理におけるステップD5を、SR→WDD1及びSR
→OR0、すなわち、レジスタ(SR)410のデータ
をワークメモリ(W)106のアドレス8にディレイ出
力WDD1として書き込み、レジスタ(SR)410のデ
ータを出力レジスタ(OR0)107に転送するものと
して設定する(ステップPA2)。さらに、後述するア
ナログ入力処理のステップAIを、PI1→WINP、す
なわち、入力レジスタ(PI1)104の入力データを
ワークメモリ(W)のアドレス0に入力信号WINPとし
て書き込むものとして設定する(ステップPA3)。次
に、後述する混合処理におけるステップM7を、WRV3
→OR1、すなわち、ワークメモリ(W)106のアド
レス13のリバーブ出力WRV3を出力レジスタ(OR
1)108に転送する処理として設定する(ステップP
A4)。
【0059】次に、上記プログラムリスト可変ルーチン
Bの処理について説明する。プログラムリスト可変ルー
チンBの処理は、上記図9のステップS4でモード選択
スイッチがモード2に設定されたときに移行し、図13
に示すように、まず、後述するディジタル入力処理のス
テップDIを、PI0→WINP、すなわち、入力レジス
タ(PI0)103の入力データをワークメモリ(W)
106のアドレス0に入力信号WINPとして書き込むも
のとして設定する(ステップPB1)。次に、後述する
ディレイ処理におけるステップD5を、SR→WDD1及
びSR→OR1、すなわち、レジスタ(SR)410の
データをワークメモリ(W)106のアドレス8にディ
レイ出力WDD1として書き込み、レジスタ(SR)41
0のデータを出力レジスタ(OR1)107に転送する
ものとして設定する(ステップPB2)。さらに、後述
するアナログ入力処理のステップAIを、PI1→WIN
R、すなわち、入力レジスタ(PI1)104の入力デ
ータをワークメモリ(W)のアドレス0に入力信号WIN
Rとして書き込むものとして設定する(ステップPB
3)。次に、後述する混合処理におけるステップM7
を、WRV3→OR0、すなわち、ワークメモリ(W)1
06のアドレス13のリバーブ出力WRV3を出力レジス
タ(OR0)107に転送する処理として設定する(ス
テップPB4)。
Bの処理について説明する。プログラムリスト可変ルー
チンBの処理は、上記図9のステップS4でモード選択
スイッチがモード2に設定されたときに移行し、図13
に示すように、まず、後述するディジタル入力処理のス
テップDIを、PI0→WINP、すなわち、入力レジス
タ(PI0)103の入力データをワークメモリ(W)
106のアドレス0に入力信号WINPとして書き込むも
のとして設定する(ステップPB1)。次に、後述する
ディレイ処理におけるステップD5を、SR→WDD1及
びSR→OR1、すなわち、レジスタ(SR)410の
データをワークメモリ(W)106のアドレス8にディ
レイ出力WDD1として書き込み、レジスタ(SR)41
0のデータを出力レジスタ(OR1)107に転送する
ものとして設定する(ステップPB2)。さらに、後述
するアナログ入力処理のステップAIを、PI1→WIN
R、すなわち、入力レジスタ(PI1)104の入力デ
ータをワークメモリ(W)のアドレス0に入力信号WIN
Rとして書き込むものとして設定する(ステップPB
3)。次に、後述する混合処理におけるステップM7
を、WRV3→OR0、すなわち、ワークメモリ(W)1
06のアドレス13のリバーブ出力WRV3を出力レジス
タ(OR0)107に転送する処理として設定する(ス
テップPB4)。
【0060】このように、プログラムリスト可変ルーチ
ンの処理によりモード1あるいはモード2に対応してワ
ークメモリ(W)106へのデータの書込エリアを指定
するとともに、ワークメモリ(W)106のデータの出
力先を指定している。設定されたモードに対応してプロ
グラムリスト可変ルーチン処理を完了すると、図9のス
テップS7で示したように、マイクロプログラム及び係
数をDSP13に転送し、DSP13による処理に移行
する。
ンの処理によりモード1あるいはモード2に対応してワ
ークメモリ(W)106へのデータの書込エリアを指定
するとともに、ワークメモリ(W)106のデータの出
力先を指定している。設定されたモードに対応してプロ
グラムリスト可変ルーチン処理を完了すると、図9のス
テップS7で示したように、マイクロプログラム及び係
数をDSP13に転送し、DSP13による処理に移行
する。
【0061】次に、DSP13での処理を説明する。D
SP13は、図14に示す処理を順次行なうことにより
効果付加処理を行なう。すなわち、DSP13は、マイ
クロコンピュータ16から転送されてきたマイクロプロ
グラムに従って、ディジタル入力処理(ステップT1)
→コーラス処理(ステップT2)→ディレイ処理(ステ
ップT3)→アナログ入力処理(ステップT4)→リバ
ーブ処理(ステップT5)の順に処理を実行する。
SP13は、図14に示す処理を順次行なうことにより
効果付加処理を行なう。すなわち、DSP13は、マイ
クロコンピュータ16から転送されてきたマイクロプロ
グラムに従って、ディジタル入力処理(ステップT1)
→コーラス処理(ステップT2)→ディレイ処理(ステ
ップT3)→アナログ入力処理(ステップT4)→リバ
ーブ処理(ステップT5)の順に処理を実行する。
【0062】以下、各処理について順次説明する。
ディジタル入力処理
まず、ディジタル入力処理について図15に基づいて説
明する。入力音響信号WINは、図2に示すA/D変換器
11からDSP13の入力端子Eiに入力され、入力端
子Eiから図6に示す入力レジスタ(PI0)103に
セットされる。入力レジスタ(PI0)103にセット
された入力音響信号WINは、上記プログラムリスト可変
ルーチンの設定処理に対応して、図15に示すように、
モード1のときには、入力レジスタ(PI0)103に
セットされた入力音響信号をワークメモリ(W)106
のアドレス1に入力信号WINRとして書き込み、モード
2のときには、入力レジスタ(PI)103にセットさ
れた入力音響信号をワークメモリ(W)106のアドレ
ス0に入力信号WINRとして書き込む(ステップD
I)。すなわち、ワークメモリ(W)106のアドレス
1は、リバーブの効果付加処理用の入力データを格納す
るアドレスであり、アドレス0は、コーラスの効果付加
処理用の入力データを格納するアドレスである。そこ
で、設定されたモードに対応してワークメモリ(W)1
06への入力信号の書き込みアドレスを変えている。い
ま、モード2に設定されているので、入力レジスタ(P
I)103にセットされた入力音響信号をワークメモリ
(W)106のアドレス0に入力信号WINRとして書き
込む。
明する。入力音響信号WINは、図2に示すA/D変換器
11からDSP13の入力端子Eiに入力され、入力端
子Eiから図6に示す入力レジスタ(PI0)103に
セットされる。入力レジスタ(PI0)103にセット
された入力音響信号WINは、上記プログラムリスト可変
ルーチンの設定処理に対応して、図15に示すように、
モード1のときには、入力レジスタ(PI0)103に
セットされた入力音響信号をワークメモリ(W)106
のアドレス1に入力信号WINRとして書き込み、モード
2のときには、入力レジスタ(PI)103にセットさ
れた入力音響信号をワークメモリ(W)106のアドレ
ス0に入力信号WINRとして書き込む(ステップD
I)。すなわち、ワークメモリ(W)106のアドレス
1は、リバーブの効果付加処理用の入力データを格納す
るアドレスであり、アドレス0は、コーラスの効果付加
処理用の入力データを格納するアドレスである。そこ
で、設定されたモードに対応してワークメモリ(W)1
06への入力信号の書き込みアドレスを変えている。い
ま、モード2に設定されているので、入力レジスタ(P
I)103にセットされた入力音響信号をワークメモリ
(W)106のアドレス0に入力信号WINRとして書き
込む。
【0063】コーラス処理
次に、コーラス処理について図16に基づいて説明す
る。入力信号が、ワークメモリ(W)106のアドレス
0に入力信号WINRとして書き込まれると、DSP13
は、コーラス処理を実行する。
る。入力信号が、ワークメモリ(W)106のアドレス
0に入力信号WINRとして書き込まれると、DSP13
は、コーラス処理を実行する。
【0064】コーラス処理では、まず、ワークメモリ
(W)106から鋸波レートWLF1を読み出して乗算部
300のレジスタ(M1)304に転送し、係数メモリ
(P)105から鋸波レートPRATを読み出してレジス
タ(M0)303に転送する(ステップC1)。また、
ワークメモリ(W)106から入力信号WINPを読み出
し、遅延用メモリ211のアドレス(00)のエリアに
転送する(ステップC1)。次に、レジスタ(M1)3
04の鋸波レートWLF1及びレジスタ(M0)303の
鋸波レートPRATを乗算器306に転送して乗算処理
(WLF1×PRAT)し、乗算結果を加減算部400のレジ
スタ(A0)403に転送する(ステップC2)。ま
た、ワークメモリ(W)106から鋸波レートWCC0を
読み出してレジスタ(A1)404に転送する(ステッ
プC2)。レジスタ(A1)404の鋸波レートWCC0
及びレジスタ(A0)403の乗算結果を加減算器40
7に転送して、鋸波レートWCC0から該乗算結果を減算
処理{WCC0−(WLF1×PRAT)}し、減算結果をレジ
スタ(AR)408に転送する(ステップC3)。この
レジスタ(AR)408から符号フラグF(AR)を制
御回路102に符号データSF0として出力し、さらに
ワークメモリ(W)106から定数WZRO及び鋸波レー
トWCC0を読み出して、定数WZROをレジスタ(A1)4
04に、鋸波レートWCC0をレジスタ(A0)403に
転送する(ステップC3)。
(W)106から鋸波レートWLF1を読み出して乗算部
300のレジスタ(M1)304に転送し、係数メモリ
(P)105から鋸波レートPRATを読み出してレジス
タ(M0)303に転送する(ステップC1)。また、
ワークメモリ(W)106から入力信号WINPを読み出
し、遅延用メモリ211のアドレス(00)のエリアに
転送する(ステップC1)。次に、レジスタ(M1)3
04の鋸波レートWLF1及びレジスタ(M0)303の
鋸波レートPRATを乗算器306に転送して乗算処理
(WLF1×PRAT)し、乗算結果を加減算部400のレジ
スタ(A0)403に転送する(ステップC2)。ま
た、ワークメモリ(W)106から鋸波レートWCC0を
読み出してレジスタ(A1)404に転送する(ステッ
プC2)。レジスタ(A1)404の鋸波レートWCC0
及びレジスタ(A0)403の乗算結果を加減算器40
7に転送して、鋸波レートWCC0から該乗算結果を減算
処理{WCC0−(WLF1×PRAT)}し、減算結果をレジ
スタ(AR)408に転送する(ステップC3)。この
レジスタ(AR)408から符号フラグF(AR)を制
御回路102に符号データSF0として出力し、さらに
ワークメモリ(W)106から定数WZRO及び鋸波レー
トWCC0を読み出して、定数WZROをレジスタ(A1)4
04に、鋸波レートWCC0をレジスタ(A0)403に
転送する(ステップC3)。
【0065】ステップC4で、符号データSF0が1か
どうか(符号データSF0が1のとき負、符号データS
F0が0のとき正)チェックし、符号データSF0が1
でないとき、すなわち符号データSF0が正を示してい
るときには、まず、レジスタ(AR)408のデータを
レジスタ(SR)410に転送し、その後レジスタ(A
1)404の定数WZRO及びレジスタ(A0)403の
鋸波レートWCC0を加減算器407に転送して、加算処
理する(WZRO+WCC0)。この加算結果をレジスタ(A
R)408に転送する(ステップC5)。一方、ステッ
プC4で符号データSF0が1のとき、すなわち符号デ
ータSF0が負を示しているときには、同様に、まず、
レジスタ(AR)408のデータをレジスタ(SR)4
10に転送し、その後レジスタ(A1)404の定数W
ZRO及びレジスタ(A0)403の鋸波レートWCC0を加
減算器407に転送して、定数WZROから鋸波レートWC
C0を減算処理する(WZRO−WCC0)。この減算結果をレ
ジスタ(AR)408に転送する(ステップC6)。す
なわち上記ステップC1からステップC6の処理により
図4に示したコーラス処理部30の乗算器31、加算器
32、符号検出部33及びALU34による三角波の生
成処理を行なっていることになる。
どうか(符号データSF0が1のとき負、符号データS
F0が0のとき正)チェックし、符号データSF0が1
でないとき、すなわち符号データSF0が正を示してい
るときには、まず、レジスタ(AR)408のデータを
レジスタ(SR)410に転送し、その後レジスタ(A
1)404の定数WZRO及びレジスタ(A0)403の
鋸波レートWCC0を加減算器407に転送して、加算処
理する(WZRO+WCC0)。この加算結果をレジスタ(A
R)408に転送する(ステップC5)。一方、ステッ
プC4で符号データSF0が1のとき、すなわち符号デ
ータSF0が負を示しているときには、同様に、まず、
レジスタ(AR)408のデータをレジスタ(SR)4
10に転送し、その後レジスタ(A1)404の定数W
ZRO及びレジスタ(A0)403の鋸波レートWCC0を加
減算器407に転送して、定数WZROから鋸波レートWC
C0を減算処理する(WZRO−WCC0)。この減算結果をレ
ジスタ(AR)408に転送する(ステップC6)。す
なわち上記ステップC1からステップC6の処理により
図4に示したコーラス処理部30の乗算器31、加算器
32、符号検出部33及びALU34による三角波の生
成処理を行なっていることになる。
【0066】次に、ステップC7で、レジスタ(SR)
410に転送したステップC3の減算結果{WCC0−
(WLF1×PRAT)}をワークメモリ(W)106に転送
して鋸波レートWCC0として書き込み、レジスタ(A
R)408の加算結果あるいは減算結果をレジスタ(A
R)408に転送する。また、上記遅延用メモリ211
に転送した入力信号WINPを所定時間T00+ARだけ遅延さ
せて、つまりメモリ211のアドレス(00+AR)に
記憶された入力信号WINPをワークメモリ(W)106
に転送し、コーラス遅延出力WCC2としてアドレス5に
書き込む(ステップC7)。
410に転送したステップC3の減算結果{WCC0−
(WLF1×PRAT)}をワークメモリ(W)106に転送
して鋸波レートWCC0として書き込み、レジスタ(A
R)408の加算結果あるいは減算結果をレジスタ(A
R)408に転送する。また、上記遅延用メモリ211
に転送した入力信号WINPを所定時間T00+ARだけ遅延さ
せて、つまりメモリ211のアドレス(00+AR)に
記憶された入力信号WINPをワークメモリ(W)106
に転送し、コーラス遅延出力WCC2としてアドレス5に
書き込む(ステップC7)。
【0067】ワークメモリ(W)106からコーラス遅
延出力WCC2及び入力信号WINPを読み出し、コーラス遅
延出力WCC2をレジスタ(A0)403に、入力信号WI
NPをレジスタ(A1)404に転送する(ステップC
8)。このレジスタ(A0)403のコーラス遅延出力
WCC2及びレジスタ(A1)404の入力信号WINPを加
減算器407に転送して、加算処理(WCC2+WINP)
し、加算結果をワークメモリ(W)106に転送してア
ドレス6にコーラス出力WCC3として書き込む(ステッ
プC9)。上記コーラス処理により入力信号を三角波に
基づいて時間的に振らせた状態で、出力することがで
き、いわゆるコーラス効果を付加した信号とすることが
できる。
延出力WCC2及び入力信号WINPを読み出し、コーラス遅
延出力WCC2をレジスタ(A0)403に、入力信号WI
NPをレジスタ(A1)404に転送する(ステップC
8)。このレジスタ(A0)403のコーラス遅延出力
WCC2及びレジスタ(A1)404の入力信号WINPを加
減算器407に転送して、加算処理(WCC2+WINP)
し、加算結果をワークメモリ(W)106に転送してア
ドレス6にコーラス出力WCC3として書き込む(ステッ
プC9)。上記コーラス処理により入力信号を三角波に
基づいて時間的に振らせた状態で、出力することがで
き、いわゆるコーラス効果を付加した信号とすることが
できる。
【0068】ディレイ処理
次に、ディレイ処理について図17に基づいて説明す
る。本実施例では、コーラス処理した信号をディレイ処
理することとしている。そこで、ディレイ処理では、コ
ーラス処理が行なわれワークメモリ(W)106のアド
レス6に書き込まれたコーラス出力WCC3に対してディ
レイ処理を行なう。
る。本実施例では、コーラス処理した信号をディレイ処
理することとしている。そこで、ディレイ処理では、コ
ーラス処理が行なわれワークメモリ(W)106のアド
レス6に書き込まれたコーラス出力WCC3に対してディ
レイ処理を行なう。
【0069】そこで、ワークメモリ(W)106からコ
ーラス出力WCC3を読み出して遅延用メモリ211のア
ドレス(01)のエリアに転送し、この遅延用メモリ2
11で所定時間遅延されたコーラス出力WCC3を、つま
り遅延用メモリ211のアドレス(02)のエリアから
ワークメモリ(W)106に転送してアドレス7にディ
レイ遅延出力WDD0として書き込む(ステップD1)。
このディレイ遅延出力WDD0をワークメモリ(W)10
6から読み出してレジスタ(A0)403に転送し、ま
たワークメモリ(W)106からコーラス出力WCC3を
読み出してレジスタ(A1)404に転送する(ステッ
プD2)。このレジスタ(A0)403のディレイ遅延
出力WDD0及びレジスタ(A1)404のコーラス出力
WCC3を加減算器407に転送して加算処理(WDD0+W
CC3)し、加算結果をレジスタ(AR)408に転送す
る(ステップD5)。この加算結果をレジスタ(AR)
408からレジスタ(SR)410に転送してセットし
(ステップD4)、レジスタ(SR)410にセットし
た加算結果をワークメモリ(W)106に転送して、ワ
ークメモリ(W)106のアドレス8にディレイ出力W
DD1として書き込んで、上記ステップD2の処理に利用
する(ステップD5)。また、このレジスタ(SR)4
10にセットした加算結果をモード設定に応じて、すな
わち、上記プログラムリスト可変ルーチン処理の設定に
従って、出力レジスタ(OR0)107あるいは出力レ
ジスタ(OR1)108に転送する。すなわち、モード
1が設定されているときには、レジスタ(SR)410
の加算結果を出力レジスタ(OR0)107に転送し、
モード2が設定されているときには、レジスタ(SR)
410の加算結果を出力レジスタ(OR1)108に転
送する(ステップD5)。
ーラス出力WCC3を読み出して遅延用メモリ211のア
ドレス(01)のエリアに転送し、この遅延用メモリ2
11で所定時間遅延されたコーラス出力WCC3を、つま
り遅延用メモリ211のアドレス(02)のエリアから
ワークメモリ(W)106に転送してアドレス7にディ
レイ遅延出力WDD0として書き込む(ステップD1)。
このディレイ遅延出力WDD0をワークメモリ(W)10
6から読み出してレジスタ(A0)403に転送し、ま
たワークメモリ(W)106からコーラス出力WCC3を
読み出してレジスタ(A1)404に転送する(ステッ
プD2)。このレジスタ(A0)403のディレイ遅延
出力WDD0及びレジスタ(A1)404のコーラス出力
WCC3を加減算器407に転送して加算処理(WDD0+W
CC3)し、加算結果をレジスタ(AR)408に転送す
る(ステップD5)。この加算結果をレジスタ(AR)
408からレジスタ(SR)410に転送してセットし
(ステップD4)、レジスタ(SR)410にセットし
た加算結果をワークメモリ(W)106に転送して、ワ
ークメモリ(W)106のアドレス8にディレイ出力W
DD1として書き込んで、上記ステップD2の処理に利用
する(ステップD5)。また、このレジスタ(SR)4
10にセットした加算結果をモード設定に応じて、すな
わち、上記プログラムリスト可変ルーチン処理の設定に
従って、出力レジスタ(OR0)107あるいは出力レ
ジスタ(OR1)108に転送する。すなわち、モード
1が設定されているときには、レジスタ(SR)410
の加算結果を出力レジスタ(OR0)107に転送し、
モード2が設定されているときには、レジスタ(SR)
410の加算結果を出力レジスタ(OR1)108に転
送する(ステップD5)。
【0070】このようにディレイ処理では、入力信号を
所定時間遅延させて順次出力させることができる。この
ディレイ処理を行なった信号を出力レジスタ(OR0)
107に転送するか出力レジスタ(OR1)108に転
送するかで、次にどの処理を行なうかが設定される。す
なわち、出力レジスタ(OR0)107に転送される
と、その処理信号は、出力端子EOを介して最終出力信
号として図2のD/A変換器14に出力され、出力レジ
スタ(OR1)108に転送されると、出力端子Aoを
介してディストーション回路17に出力されて、ディス
トーション処理を施されることになる。
所定時間遅延させて順次出力させることができる。この
ディレイ処理を行なった信号を出力レジスタ(OR0)
107に転送するか出力レジスタ(OR1)108に転
送するかで、次にどの処理を行なうかが設定される。す
なわち、出力レジスタ(OR0)107に転送される
と、その処理信号は、出力端子EOを介して最終出力信
号として図2のD/A変換器14に出力され、出力レジ
スタ(OR1)108に転送されると、出力端子Aoを
介してディストーション回路17に出力されて、ディス
トーション処理を施されることになる。
【0071】いま、モード2に設定されているので、デ
ィレイ処理の施された処理信号は、出力レジスタ(OR
1)108に転送され、出力レジスタ(OR1)108
からD/A変換器15を介してディストーション回路1
7に出力される。
ィレイ処理の施された処理信号は、出力レジスタ(OR
1)108に転送され、出力レジスタ(OR1)108
からD/A変換器15を介してディストーション回路1
7に出力される。
【0072】ディストーション回路17でディストーシ
ョン処理を施された処理信号は、A/D変換器12でデ
ィジタル変換された後、DSP13の入力端子Aiに入
力される。この入力端子Ai入力された入力信号を設定
モードに対応させワークメモリ(W)106のどのエリ
アに書き込むかを次に説明するアナログ入力処理で行な
っている。
ョン処理を施された処理信号は、A/D変換器12でデ
ィジタル変換された後、DSP13の入力端子Aiに入
力される。この入力端子Ai入力された入力信号を設定
モードに対応させワークメモリ(W)106のどのエリ
アに書き込むかを次に説明するアナログ入力処理で行な
っている。
【0073】アナログ入力処理
次に、アナログ入力処理について図18に基づいて説明
する。アナログ入力処理は、ディストーション回路17
によりアナログ的に効果付加処理としてのディストーシ
ョン処理の行なわれた入力信号を次にDSP13でどの
効果付加処理を行なうかを設定する処理であり、具体的
には、設定モードに合わせてワークメモリ(W)106
への書込エリアを決定している。
する。アナログ入力処理は、ディストーション回路17
によりアナログ的に効果付加処理としてのディストーシ
ョン処理の行なわれた入力信号を次にDSP13でどの
効果付加処理を行なうかを設定する処理であり、具体的
には、設定モードに合わせてワークメモリ(W)106
への書込エリアを決定している。
【0074】すなわち、ディストーション回路17から
A/D変換器12を介して入力端子Ai入力された入力
信号は入力レジスタ(PI1)104にセットされ、入
力レジスタ(PI1)104にセットされた入力信号
を、上記プログラムリスト可変ルーチン処理の設定に従
ってワークメモリ(W)106への書込エリアを決定し
ている。モード1に設定されているときには、入力レジ
スタ(PI1)104にセットされた入力信号をワーク
メモリ(W)106のアドレス0に、入力信号WINPと
して書き込み、モード2に設定されているときには、入
力レジスタ(PI1)104にセットされた入力信号を
ワークメモリ(W)106のアドレス1に、入力信号W
INRとして書き込む(ステップAI)。入力信号WINPと
して設定されると、上述のように、コーラス処理用の入
力信号として取り扱われ、入力信号WINRとして設定さ
れると、上述のように、リバーブ処理用の入力信号とし
て取り扱われる。いま、モードとしてモード2が設定さ
れているものとしているので、入力レジスタ(PI1)
104にセットされた入力信号は、ワークメモリ(W)
106に入力信号WINRとして書き込まれ、リバーブ処
理の対象となる。
A/D変換器12を介して入力端子Ai入力された入力
信号は入力レジスタ(PI1)104にセットされ、入
力レジスタ(PI1)104にセットされた入力信号
を、上記プログラムリスト可変ルーチン処理の設定に従
ってワークメモリ(W)106への書込エリアを決定し
ている。モード1に設定されているときには、入力レジ
スタ(PI1)104にセットされた入力信号をワーク
メモリ(W)106のアドレス0に、入力信号WINPと
して書き込み、モード2に設定されているときには、入
力レジスタ(PI1)104にセットされた入力信号を
ワークメモリ(W)106のアドレス1に、入力信号W
INRとして書き込む(ステップAI)。入力信号WINPと
して設定されると、上述のように、コーラス処理用の入
力信号として取り扱われ、入力信号WINRとして設定さ
れると、上述のように、リバーブ処理用の入力信号とし
て取り扱われる。いま、モードとしてモード2が設定さ
れているものとしているので、入力レジスタ(PI1)
104にセットされた入力信号は、ワークメモリ(W)
106に入力信号WINRとして書き込まれ、リバーブ処
理の対象となる。
【0075】リバーブ処理
次に、リバーブ処理について図19〜図24に基づいて
説明する。リバーブ処理は、図19に示すように、オー
ルパスフィルタ処理(ステップOF)、コムフィルタα
処理(ステップαF)、コムフィルタβ処理(ステップ
βF)、コムフィルタγ処理(ステップγF)及び混合
処理(ステップM)を順次行なうことにより処理する。
以下、上記各処理を順次説明する。
説明する。リバーブ処理は、図19に示すように、オー
ルパスフィルタ処理(ステップOF)、コムフィルタα
処理(ステップαF)、コムフィルタβ処理(ステップ
βF)、コムフィルタγ処理(ステップγF)及び混合
処理(ステップM)を順次行なうことにより処理する。
以下、上記各処理を順次説明する。
【0076】まず、オールパスフィルタ処理について、
図20に基づいて説明する。このオールパスフィルタ処
理は、図5のオールパスフィルタ処理部50での処理に
該当し、まず、遅延用メモリ211から所定の遅延時間
T02だけ遅延させた処理信号を、つまり遅延用メモリ2
11のアドレス(02)のエリアに記憶された信号をレ
ジスタ(M1)304に転送するとともに、オールパス
フィルタ係数PALKを係数メモリ(P)105から読み
出して、レジスタ(M0)303に転送する(ステップ
OF1)。レジスタ(M1)304の処理信号及びレジ
スタ(M0)303オールパスフィルタ係数PALKを乗
算器306に転送して乗算処理し、乗算結果を加減算部
400のレジスタ(A0)403に転送する(ステップ
OF2)。次に、ワークメモリ(W)106から入力信
号WINRを読み出してレジスタ(A1)404に転送し
(ステップOF2)、レジスタ(A0)403の乗算結
果及びレジスタ(A1)404の入力信号WINRを加減
算器407に転送して加算処理する。この加算結果をレ
ジスタ(AR)408に転送し(ステップOF3)、レ
ジスタ(AR)408からさらにレジスタ(SR)41
0に転送するとともに、レジスタ(AR)408にセッ
トされ加算結果を乗算部のレジスタ(M1)304に転
送する(ステップOF4)。また、係数メモリ(P)1
05からオールパスフィルタ係数PALLを読み出してレ
ジスタ(M0)303に転送し(ステップOF4)、上
記レジスタ(SR)410にセットしたステップOF3
の加算結果を遅延用メモリ211のアドレス(03)の
エリアに転送するとともに、レジスタ(M1)304に
セットした加算結果及びレジスタ(M0)303のオー
ルパスフィルタ係数PALLを乗算器306に転送して乗
算処理し、乗算結果をレジスタ(MR)307に転送す
る(ステップOF5)。次に、遅延用メモリ211のア
ドレス(02)のエリアから所定時間遅延させた遅延信
号をレジスタ(A1)404に転送する(ステップOF
5)。
図20に基づいて説明する。このオールパスフィルタ処
理は、図5のオールパスフィルタ処理部50での処理に
該当し、まず、遅延用メモリ211から所定の遅延時間
T02だけ遅延させた処理信号を、つまり遅延用メモリ2
11のアドレス(02)のエリアに記憶された信号をレ
ジスタ(M1)304に転送するとともに、オールパス
フィルタ係数PALKを係数メモリ(P)105から読み
出して、レジスタ(M0)303に転送する(ステップ
OF1)。レジスタ(M1)304の処理信号及びレジ
スタ(M0)303オールパスフィルタ係数PALKを乗
算器306に転送して乗算処理し、乗算結果を加減算部
400のレジスタ(A0)403に転送する(ステップ
OF2)。次に、ワークメモリ(W)106から入力信
号WINRを読み出してレジスタ(A1)404に転送し
(ステップOF2)、レジスタ(A0)403の乗算結
果及びレジスタ(A1)404の入力信号WINRを加減
算器407に転送して加算処理する。この加算結果をレ
ジスタ(AR)408に転送し(ステップOF3)、レ
ジスタ(AR)408からさらにレジスタ(SR)41
0に転送するとともに、レジスタ(AR)408にセッ
トされ加算結果を乗算部のレジスタ(M1)304に転
送する(ステップOF4)。また、係数メモリ(P)1
05からオールパスフィルタ係数PALLを読み出してレ
ジスタ(M0)303に転送し(ステップOF4)、上
記レジスタ(SR)410にセットしたステップOF3
の加算結果を遅延用メモリ211のアドレス(03)の
エリアに転送するとともに、レジスタ(M1)304に
セットした加算結果及びレジスタ(M0)303のオー
ルパスフィルタ係数PALLを乗算器306に転送して乗
算処理し、乗算結果をレジスタ(MR)307に転送す
る(ステップOF5)。次に、遅延用メモリ211のア
ドレス(02)のエリアから所定時間遅延させた遅延信
号をレジスタ(A1)404に転送する(ステップOF
5)。
【0077】レジスタ(MR)307への乗算結果のセ
ット及びレジスタ(A1)404への遅延信号のセット
が完了すると、レジスタ(MR)307の乗算結果及び
レジスタ(A1)404の遅延信号を加減算器407に
転送して加算処理を行ない、加算結果をレジスタ(A
R)408に転送する(ステップOF6)。この加算結
果をレジスタ(SR)410に転送し(ステップOF
7)、さらにレジスタ(SR)410からワークメモリ
(W)106に転送してアドレス9にオールパスフィル
タ出力WALMとして書き込む(ステップOF8)。上記
処理によりオールパスフィルタ処理された処理信号がワ
ークメモリ(W)106にオールパスフィルタ出力WAL
Mとして書き込まれる。
ット及びレジスタ(A1)404への遅延信号のセット
が完了すると、レジスタ(MR)307の乗算結果及び
レジスタ(A1)404の遅延信号を加減算器407に
転送して加算処理を行ない、加算結果をレジスタ(A
R)408に転送する(ステップOF6)。この加算結
果をレジスタ(SR)410に転送し(ステップOF
7)、さらにレジスタ(SR)410からワークメモリ
(W)106に転送してアドレス9にオールパスフィル
タ出力WALMとして書き込む(ステップOF8)。上記
処理によりオールパスフィルタ処理された処理信号がワ
ークメモリ(W)106にオールパスフィルタ出力WAL
Mとして書き込まれる。
【0078】このオールパスフィルタ処理の行なわれた
処理信号が、図5に示したように、コムフィルタα6
0、コムフィルタβ70及びコムフィルタγ80に出力
され、各コムフィルタ処理が行なわれるが、実際には、
ワークメモリ(W)106を使用して各コムフィルタ処
理を順次行なう。
処理信号が、図5に示したように、コムフィルタα6
0、コムフィルタβ70及びコムフィルタγ80に出力
され、各コムフィルタ処理が行なわれるが、実際には、
ワークメモリ(W)106を使用して各コムフィルタ処
理を順次行なう。
【0079】まずコムフィルタα処理について図21に
基づいて説明する。コムフィルタα処理では、所定時間
遅延させた遅延処理信号T06を遅延用メモリ211の
アドレス(06)のエリアから乗算部300のレジスタ
(M1)304に転送し、係数メモリ(P)105から
櫛形フィルタリング係数PCOMを読み出してレジスタ
(M0)303に転送する(ステップαF1)。このレ
ジスタ(M1)304の遅延処理信号T06及びレジス
タ(M1)304の櫛形フィルタリング係数PCOMを乗
算器306に転送して乗算処理し、乗算結果をレジスタ
(MR)307に転送する(ステップαF2)。また、
ワークメモリ(W)106からオールパスフィルタ出力
WALMを読み出して、加減算部400のレジスタ(A
1)404に転送し(ステップαF2)、レジスタ(M
R)307の乗算結果及びレジスタ(A1)404のオ
ールパスフィルタ出力WALMを加減算器407に転送し
て加算処理を行なう(ステップαF3)。この加算結果
をレジスタ(AR)408に転送するとともに、遅延用
メモリ211のアドレス(05)のエリアから所定時間
遅延させた遅延処理信号T05をレジスタ(A0)40
3に転送する(ステップαF3)。
基づいて説明する。コムフィルタα処理では、所定時間
遅延させた遅延処理信号T06を遅延用メモリ211の
アドレス(06)のエリアから乗算部300のレジスタ
(M1)304に転送し、係数メモリ(P)105から
櫛形フィルタリング係数PCOMを読み出してレジスタ
(M0)303に転送する(ステップαF1)。このレ
ジスタ(M1)304の遅延処理信号T06及びレジス
タ(M1)304の櫛形フィルタリング係数PCOMを乗
算器306に転送して乗算処理し、乗算結果をレジスタ
(MR)307に転送する(ステップαF2)。また、
ワークメモリ(W)106からオールパスフィルタ出力
WALMを読み出して、加減算部400のレジスタ(A
1)404に転送し(ステップαF2)、レジスタ(M
R)307の乗算結果及びレジスタ(A1)404のオ
ールパスフィルタ出力WALMを加減算器407に転送し
て加算処理を行なう(ステップαF3)。この加算結果
をレジスタ(AR)408に転送するとともに、遅延用
メモリ211のアドレス(05)のエリアから所定時間
遅延させた遅延処理信号T05をレジスタ(A0)40
3に転送する(ステップαF3)。
【0080】レジスタ(AR)408の加算結果をレジ
スタ(SR)410に転送するとともに、この加算結果
とレジスタ(A0)403の遅延処理信号T05を加減
算器407に転送し、加算処理してレジスタ(AR)4
08に転送する(ステップαF4)。ステップαF4で
レジスタ(SR)410にセットしたステップαF3の
加算結果を遅延用メモリ211のアドレス(05)のエ
リアに遅延処理信号T04として転送し、レジスタ(A
R)408の加算結果をレジスタ(SR)410に転送
する(ステップαF5)。このレジスタ(SR)410
に転送したステップαF4での加算結果をワークメモリ
(W)106に転送し、ワークメモリ(W)106のア
ドレス10にコムフィルタα出力WRV0として書き込む
(ステップαF6)。
スタ(SR)410に転送するとともに、この加算結果
とレジスタ(A0)403の遅延処理信号T05を加減
算器407に転送し、加算処理してレジスタ(AR)4
08に転送する(ステップαF4)。ステップαF4で
レジスタ(SR)410にセットしたステップαF3の
加算結果を遅延用メモリ211のアドレス(05)のエ
リアに遅延処理信号T04として転送し、レジスタ(A
R)408の加算結果をレジスタ(SR)410に転送
する(ステップαF5)。このレジスタ(SR)410
に転送したステップαF4での加算結果をワークメモリ
(W)106に転送し、ワークメモリ(W)106のア
ドレス10にコムフィルタα出力WRV0として書き込む
(ステップαF6)。
【0081】上記コムフィルタα処理と同様に、コムフ
ィルタβ処理及びコムフィルタγ処理を図22及び図2
3に示すように処理し、コムフィルタβ処理の処理結果
をワークメモリ(W)106のアドレス11にコムフィ
ルタβ出力WRV1として、またコムフィルタγ処理の処
理結果をワークメモリ(W)106のアドレス12にコ
ムフィルタγ出力WRV2として書き込む。
ィルタβ処理及びコムフィルタγ処理を図22及び図2
3に示すように処理し、コムフィルタβ処理の処理結果
をワークメモリ(W)106のアドレス11にコムフィ
ルタβ出力WRV1として、またコムフィルタγ処理の処
理結果をワークメモリ(W)106のアドレス12にコ
ムフィルタγ出力WRV2として書き込む。
【0082】このようにして各コムフィルタ処理された
処理結果がワークメモリ(W)106に書き込まれる
と、各コムフィルタ処理した処理信号の混合処理を行な
う。
処理結果がワークメモリ(W)106に書き込まれる
と、各コムフィルタ処理した処理信号の混合処理を行な
う。
【0083】次に、この混合処理について図24に基づ
いて説明する。混合処理は、まず、ワークメモリ(W)
106からコムフィルタα出力WRV0及びコムフィルタ
β出力WRV1を読み出し、コムフィルタα出力WRV0を加
減算部400のレジスタ(A0)403に、コムフィル
タβ出力WRV1をレジスタ(A1)404に転送する
(ステップM1)。レジスタ(A0)403のコムフィ
ルタα出力WRV0及びレジスタ(A1)404のコムフ
ィルタβ出力WRV1を加減算器407に転送して加算処
理し、加算結果をレジスタ(AR)408に転送する
(ステップM2)。この加算結果をレジスタ(A1)4
04に転送し、ワークメモリ(W)106からコムフィ
ルタγ出力WRV2を読み出してレジスタ(A0)403
に転送する(ステップM3)。これらレジスタ(A1)
404の加算結果及びレジスタ(A0)403のコムフ
ィルタγ出力WRV2を加減算器407に転送して加算処
理し、加算結果をレジスタ(AR)408に転送する
(ステップM4)。この加算結果をレジスタ(SR)4
10を介してワークメモリ(W)106に転送し(ステ
ップM5)、ワークメモリ(W)106のアドレス13
にリバーブ出力WRV3として書き込む(ステップM
6)。このワークメモリ(W)106に書き込まれたリ
バーブ出力WRV3を上記プログラムリスト可変ルーチン
の処理に応じて出力レジスタを決定する。すなわち、モ
ード1が設定されているときには、ワークメモリ(W)
106からリバーブ出力WRV3を読み出し、出力レジス
タ(OR1)108に転送する。また、モード2が設定
されているときには、ワークメモリ(W)106からリ
バーブ出力WRV3を読み出して、出力レジスタ(OR
0)107に転送する。出力レジスタ(OR1)108
に転送されたリバーブ出力WRV3は、出力端子AOを介し
てD/A変換器15に出力され、D/A変換器15から
ディストーション回路17に出力されてディストーショ
ン処理が施される。また、出力レジスタ(OR0)10
7に転送されたリバーブ出力WRV3は、出力端子EOから
D/A変換器14に出力され、D/A変換器14でアナ
ログ信号に変換された後、最終出力信号として図1のト
ーンコントロール部5に出力される。いま、モード2に
設定されているので、ワークメモリ(W)106からリ
バーブ出力WRV3を読み出して、出力レジスタ(OR
0)107に転送し、出力レジスタ(OR0)107か
ら出力端子EOを介して、D/A変換器14に最終出力
信号として出力する。
いて説明する。混合処理は、まず、ワークメモリ(W)
106からコムフィルタα出力WRV0及びコムフィルタ
β出力WRV1を読み出し、コムフィルタα出力WRV0を加
減算部400のレジスタ(A0)403に、コムフィル
タβ出力WRV1をレジスタ(A1)404に転送する
(ステップM1)。レジスタ(A0)403のコムフィ
ルタα出力WRV0及びレジスタ(A1)404のコムフ
ィルタβ出力WRV1を加減算器407に転送して加算処
理し、加算結果をレジスタ(AR)408に転送する
(ステップM2)。この加算結果をレジスタ(A1)4
04に転送し、ワークメモリ(W)106からコムフィ
ルタγ出力WRV2を読み出してレジスタ(A0)403
に転送する(ステップM3)。これらレジスタ(A1)
404の加算結果及びレジスタ(A0)403のコムフ
ィルタγ出力WRV2を加減算器407に転送して加算処
理し、加算結果をレジスタ(AR)408に転送する
(ステップM4)。この加算結果をレジスタ(SR)4
10を介してワークメモリ(W)106に転送し(ステ
ップM5)、ワークメモリ(W)106のアドレス13
にリバーブ出力WRV3として書き込む(ステップM
6)。このワークメモリ(W)106に書き込まれたリ
バーブ出力WRV3を上記プログラムリスト可変ルーチン
の処理に応じて出力レジスタを決定する。すなわち、モ
ード1が設定されているときには、ワークメモリ(W)
106からリバーブ出力WRV3を読み出し、出力レジス
タ(OR1)108に転送する。また、モード2が設定
されているときには、ワークメモリ(W)106からリ
バーブ出力WRV3を読み出して、出力レジスタ(OR
0)107に転送する。出力レジスタ(OR1)108
に転送されたリバーブ出力WRV3は、出力端子AOを介し
てD/A変換器15に出力され、D/A変換器15から
ディストーション回路17に出力されてディストーショ
ン処理が施される。また、出力レジスタ(OR0)10
7に転送されたリバーブ出力WRV3は、出力端子EOから
D/A変換器14に出力され、D/A変換器14でアナ
ログ信号に変換された後、最終出力信号として図1のト
ーンコントロール部5に出力される。いま、モード2に
設定されているので、ワークメモリ(W)106からリ
バーブ出力WRV3を読み出して、出力レジスタ(OR
0)107に転送し、出力レジスタ(OR0)107か
ら出力端子EOを介して、D/A変換器14に最終出力
信号として出力する。
【0084】このように、ワークメモリ(W)106へ
の書き込みエリアを変えることによりDSP13内での
ディジタル処理による複数の効果付加処理の順番を変え
ることができるだけでなく、このDSP13での効果付
加処理とディストーション回路17でのアナログ処理に
よる効果付加処理の順番を適宜変更することができ、D
SP13とディストーション回路17との物理的接続を
変えることなく、簡単かつ容易にディジタル処理による
効果付加処理とアナログ処理による効果付加処理の順番
を変えることができる。その結果、より一層変化に富ん
だ楽音を発生させることができる。
の書き込みエリアを変えることによりDSP13内での
ディジタル処理による複数の効果付加処理の順番を変え
ることができるだけでなく、このDSP13での効果付
加処理とディストーション回路17でのアナログ処理に
よる効果付加処理の順番を適宜変更することができ、D
SP13とディストーション回路17との物理的接続を
変えることなく、簡単かつ容易にディジタル処理による
効果付加処理とアナログ処理による効果付加処理の順番
を変えることができる。その結果、より一層変化に富ん
だ楽音を発生させることができる。
【0085】また、上記実施例においては、DSP13
によりリバーブ処理、コーラス処理及びディレイ処理を
行ない、かつコーラス処理とディレイ処理とを連続して
処理する場合について説明したが、DSP13の処理す
る効果付加処理の内容が、これらの処理に限るものでな
いことはいうまでもない。
によりリバーブ処理、コーラス処理及びディレイ処理を
行ない、かつコーラス処理とディレイ処理とを連続して
処理する場合について説明したが、DSP13の処理す
る効果付加処理の内容が、これらの処理に限るものでな
いことはいうまでもない。
【0086】さらに、上記実施例においては、アナログ
の効果付加処理として、ディストーション処理を採用し
ているが、これに限るものでないこともいうまでもな
い。
の効果付加処理として、ディストーション処理を採用し
ているが、これに限るものでないこともいうまでもな
い。
【0087】
【発明の効果】請求項1及び請求項2記載の発明によれ
ば、信号選択手段により入力メモリ手段への書き込みエ
リア及び出力メモリ手段への書き込みエリアを適宜選択
することにより、ディジタル効果付加手段とアナログ効
果付加手段の接続順序を、物理的な接続関係を変えるこ
となく、適宜変更することができるので、ディジタル効
果付加手段とアナログ効果付加手段の処理順序を適宜変
更することができる。その結果、複数の効果付加を行な
う場合の効果付加の順序を簡単に変更でき、意図する効
果付加を容易に行なうことができる。
ば、信号選択手段により入力メモリ手段への書き込みエ
リア及び出力メモリ手段への書き込みエリアを適宜選択
することにより、ディジタル効果付加手段とアナログ効
果付加手段の接続順序を、物理的な接続関係を変えるこ
となく、適宜変更することができるので、ディジタル効
果付加手段とアナログ効果付加手段の処理順序を適宜変
更することができる。その結果、複数の効果付加を行な
う場合の効果付加の順序を簡単に変更でき、意図する効
果付加を容易に行なうことができる。
【図1】本願発明の効果付加装置の一実施例としての電
子弦楽器の概略構成図。
子弦楽器の概略構成図。
【図2】図1の電子回路部のブロック図。
【図3】図1のディストーション回路の回路図。
【図4】図1のDSPのコーラス処理及びディレイ処理
を疑似的に示す構成図。
を疑似的に示す構成図。
【図5】図1のDSPのリバーブ処理を疑似的に示す構
成図。
成図。
【図6】図2のDSPの詳細な回路構成図。
【図7】図6の係数メモリ(P)に格納されるフィルタ
係数を示す図。
係数を示す図。
【図8】図6のワークメモリ(W)に格納される各種デ
ータを示す図。
ータを示す図。
【図9】モード設定処理を示すフローチャート。
【図10】モード1での各効果付加処理の処理順序を示
す図。
す図。
【図11】モード2での各効果付加処理の処理順序を示
す図。
す図。
【図12】モード1でのプログラムリスト可変ルーチン
A処理を示すフローチャート。
A処理を示すフローチャート。
【図13】モード2でのプログラムリスト可変ルーチン
B処理を示すフローチャート。
B処理を示すフローチャート。
【図14】モード2でのDSPでの各処理の基本の手順
を示すフローチャート。
を示すフローチャート。
【図15】ディジタル入力処理の詳細な処理内容を示す
フローチャート。
フローチャート。
【図16】コーラス処理の詳細な処理内容を示すフロー
チャート。
チャート。
【図17】ディレイ処理の詳細な処理内容を示すフロー
チャート。
チャート。
【図18】アナログ入力処理の詳細な処理内容を示すフ
ローチャート。
ローチャート。
【図19】リバーブ処理の詳細な処理内容を示すフロー
チャート。
チャート。
【図20】オールパスフィルタ処理の詳細な処理内容を
示すフローチャート。
示すフローチャート。
【図21】コムフィルタα処理の詳細な処理内容を示す
フローチャート。
フローチャート。
【図22】コムフィルタβ処理の詳細な処理内容を示す
フローチャート。
フローチャート。
【図23】コムフィルタγ処理の詳細な処理内容を示す
フローチャート。
フローチャート。
【図24】混合処理の詳細な処理内容を示すフローチャ
ート。
ート。
1 電子弦楽器
2 ピックアップ
4 電子回路部
5 トーンコントロール部
6 ボリュウム
7 アウトプット端子
11、12 A/D変換器
13 DSP
14、15 D/A変換器
16 マイクロコンピュータ
17 ディストーション回路
18 コンソール
21 バッファ
22 増幅回路
23 クリップ回路
24 増幅回路
101 プログラムメモリ
102 制御回路
103 入力レジスタ(PI0)
104 入力レジスタ(PI1)
105 係数メモリ(P)
106 ワークメモリ(W)
107 出力レジスタ(OR0)
108 出力レジスタ(OR1)
200 遅延処理部
300 乗算部
400 加減算部
Claims (2)
- 【請求項1】 アナログ素子を利用して入力音響信号に
歪を加え効果付加処理を施すアナログ効果付加手段と、 複数の記憶エリアを有し入力音響信号や前記アナログ効
果付加手段の出力信号を所定エリアに記憶する入力メモ
リ手段と、 前記入力メモリ手段に記憶された信号に少なくとも一種
類の効果付加処理をディジタル処理により施すことの可
能なディジタル効果付加手段と、 複数の記憶エリアを有し前記ディジタル効果付加手段の
出力信号を所定エリアに記憶する出力メモリ手段と、 前記入力メモリ手段の読出エリアを指定してディジタル
効果付加手段の処理対象の信号を選択するとともに、デ
ィジタル効果付加手段の出力信号の前記出力メモリ手段
への書込エリアを指定して、ディジタル効果付加手段の
出力信号を前記アナログ効果付加手段の処理対象の信号
とするか最終出力信号とするかを決定する信号選択手段
と、 を備えたことを特徴とする効果付加装置。 - 【請求項2】 前記アナログ効果付加手段が、ディスト
ーション回路であることを特徴とする請求項1記載の効
果付加装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03204871A JP3136674B2 (ja) | 1991-07-19 | 1991-07-19 | 効果付加装置 |
US07/913,581 US5410603A (en) | 1991-07-19 | 1992-07-14 | Effect adding apparatus |
US08/315,066 US5546466A (en) | 1991-07-19 | 1994-09-29 | Effect adding apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03204871A JP3136674B2 (ja) | 1991-07-19 | 1991-07-19 | 効果付加装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0527760A true JPH0527760A (ja) | 1993-02-05 |
JP3136674B2 JP3136674B2 (ja) | 2001-02-19 |
Family
ID=16497783
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03204871A Expired - Fee Related JP3136674B2 (ja) | 1991-07-19 | 1991-07-19 | 効果付加装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3136674B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011076007A (ja) * | 2009-10-01 | 2011-04-14 | Yamaha Corp | 楽音信号制御装置及びプログラム |
WO2022263607A1 (fr) * | 2021-06-16 | 2022-12-22 | Monday Noise | Dispositif de traitement d'un signal audio |
-
1991
- 1991-07-19 JP JP03204871A patent/JP3136674B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011076007A (ja) * | 2009-10-01 | 2011-04-14 | Yamaha Corp | 楽音信号制御装置及びプログラム |
WO2022263607A1 (fr) * | 2021-06-16 | 2022-12-22 | Monday Noise | Dispositif de traitement d'un signal audio |
Also Published As
Publication number | Publication date |
---|---|
JP3136674B2 (ja) | 2001-02-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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