JPH05268764A - 交流電流検出器および電源回路 - Google Patents
交流電流検出器および電源回路Info
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- JPH05268764A JPH05268764A JP4232021A JP23202192A JPH05268764A JP H05268764 A JPH05268764 A JP H05268764A JP 4232021 A JP4232021 A JP 4232021A JP 23202192 A JP23202192 A JP 23202192A JP H05268764 A JPH05268764 A JP H05268764A
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- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
- H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
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- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
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Abstract
(57)【要約】
【目的】 本発明は、高速で動作する整流器の損失を低
下するためにMOSFETを使用してゼロ電圧スイッチ
を行うための交流電流検出器をえることを目的とする。 【構成】 負荷Rと直列の整流用のMOSFET Q2
と直列に接続された検出用変成器の1次巻線T21を通っ
て流れる電流のレベルが検出されて非対称導電インピー
ダンスにより負荷されている2次巻線T22に出力され、
逆方向極性の2つの非対称導電インピーダンスである双
極性トランジスタQ1 ,Q'1は2次巻線T22において並
列に分枝され、検出手段の1次巻線T21によって2つの
インピーダンスQ1 ,Q'1のどちらが導電性であるかを
感知して双極性トランジスタQ1 ,Q'1を制御してMO
SFET Q2 をオンオフすることを特徴とする。
下するためにMOSFETを使用してゼロ電圧スイッチ
を行うための交流電流検出器をえることを目的とする。 【構成】 負荷Rと直列の整流用のMOSFET Q2
と直列に接続された検出用変成器の1次巻線T21を通っ
て流れる電流のレベルが検出されて非対称導電インピー
ダンスにより負荷されている2次巻線T22に出力され、
逆方向極性の2つの非対称導電インピーダンスである双
極性トランジスタQ1 ,Q'1は2次巻線T22において並
列に分枝され、検出手段の1次巻線T21によって2つの
インピーダンスQ1 ,Q'1のどちらが導電性であるかを
感知して双極性トランジスタQ1 ,Q'1を制御してMO
SFET Q2 をオンオフすることを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は、電流レベルが非対称的
に導電するインピーダンスにより負荷された変成器の2
次巻線から検出され、電流が1次巻線を通って流れる交
流電流検出器に関する。
に導電するインピーダンスにより負荷された変成器の2
次巻線から検出され、電流が1次巻線を通って流れる交
流電流検出器に関する。
【0002】
【従来の技術】電流が測定される負荷回路と直列に接続
された1次巻線を備えた電流逓降変成器は特に2次巻線
の両端に接続される電流計および電力計のための古い測
定技術であるが、しかし電子装置用の最新の感知装置に
も使用されている。上記に限定された回路は文献(G.
Chryssis 氏による“High-Frequency Switching Power
Supplies:Theory and Design ”1989年, 203乃至221
頁)から知られている。最初に、分離された電流の感知
装置は抵抗と直列のダイオートによって分路された2次
巻線を有し、抵抗は給電制御回路の差動増幅器部分の入
力と並列に接続される。第2に、トランジスタ化された
検出器のダイオードおよび抵抗の直列組合わせ部分は、
1次巻線で電源の負荷電流を監視する電流逓降変成器の
2次巻線と並列に接続されている。
された1次巻線を備えた電流逓降変成器は特に2次巻線
の両端に接続される電流計および電力計のための古い測
定技術であるが、しかし電子装置用の最新の感知装置に
も使用されている。上記に限定された回路は文献(G.
Chryssis 氏による“High-Frequency Switching Power
Supplies:Theory and Design ”1989年, 203乃至221
頁)から知られている。最初に、分離された電流の感知
装置は抵抗と直列のダイオートによって分路された2次
巻線を有し、抵抗は給電制御回路の差動増幅器部分の入
力と並列に接続される。第2に、トランジスタ化された
検出器のダイオードおよび抵抗の直列組合わせ部分は、
1次巻線で電源の負荷電流を監視する電流逓降変成器の
2次巻線と並列に接続されている。
【0003】
【発明が解決しようとする課題】しかしながら、このよ
うな既知の技術はエネルギ消費をかなり必要とし、例え
ば集積回路において電力MOSトランジスタ(MOSF
ET)を使用する最近の高周波電子給電回路のように速
く反応する検出器が必要な場合には適さない。出力整流
器としてショッツキダイオードでなくこのようなDC/
DC変換器のスイッチに対するMOSFETの使用は近
年やはり同期整流器のようなMOSFETに依存してい
る出力整流器に押されている。事実、変換器の整流器ユ
ニットにおける導電損失はこのようにして実質的に減少
されることができる。このような損失が比較的低い割合
に過ぎなくても、それらは変換器の損失全体の重要な一
部分を表し、多数の電子装置の適用において最大効率が
非常に要求されている。代表的な図面は、第1のものに
対する0.5 ボルト降下および第2のものに対する15ミリ
オームのオン抵抗を考えた場合の出力整流器としてのシ
ョッツキダイオードとMOSFETとの間の比較を容易
に示している。したがって、変換器のための3アンペア
の平均出力電流により、導電ダイオードは1.5 ワットを
消費し、一方MOSFETの導電損失は形態係数が3.5
アンペアのRMS(二乗平均平方根)値になると想定す
ると、0.185 ワットであるに過ぎない。1.5 ワットが変
換器出力電力の2.5 %に過ぎないものであっても、出力
電圧が20ボルトである場合、それは変換器損失全体のほ
ぼ30%を占める可能性がある。したがって、出力整流器
としてのMOSFETによって行われる非常に能率的な
導電性損失の減少は多数の適応にとって魅力的な解決方
法である。
うな既知の技術はエネルギ消費をかなり必要とし、例え
ば集積回路において電力MOSトランジスタ(MOSF
ET)を使用する最近の高周波電子給電回路のように速
く反応する検出器が必要な場合には適さない。出力整流
器としてショッツキダイオードでなくこのようなDC/
DC変換器のスイッチに対するMOSFETの使用は近
年やはり同期整流器のようなMOSFETに依存してい
る出力整流器に押されている。事実、変換器の整流器ユ
ニットにおける導電損失はこのようにして実質的に減少
されることができる。このような損失が比較的低い割合
に過ぎなくても、それらは変換器の損失全体の重要な一
部分を表し、多数の電子装置の適用において最大効率が
非常に要求されている。代表的な図面は、第1のものに
対する0.5 ボルト降下および第2のものに対する15ミリ
オームのオン抵抗を考えた場合の出力整流器としてのシ
ョッツキダイオードとMOSFETとの間の比較を容易
に示している。したがって、変換器のための3アンペア
の平均出力電流により、導電ダイオードは1.5 ワットを
消費し、一方MOSFETの導電損失は形態係数が3.5
アンペアのRMS(二乗平均平方根)値になると想定す
ると、0.185 ワットであるに過ぎない。1.5 ワットが変
換器出力電力の2.5 %に過ぎないものであっても、出力
電圧が20ボルトである場合、それは変換器損失全体のほ
ぼ30%を占める可能性がある。したがって、出力整流器
としてのMOSFETによって行われる非常に能率的な
導電性損失の減少は多数の適応にとって魅力的な解決方
法である。
【0004】このようなMOSFET使用に対する代表
的な考えは文献(R.BlanchardおよびR.Severns氏
によるSiiliconix Inc. 1984年,5-69乃至5-86頁のセク
ション5.6 、Siliconix Technical Article TA 84-2 )
に示されている。。ここにおいてMOSFET出力整流
器に対する2つの主ゲート駆動回路は、適切なタイミン
グによるDC/DC変換器出力変成器2次または独立ゲ
ート駆動回路上の補助巻線の使用に基づいて論じられて
おり、後者は変換器回路のタイプに依存する。このよう
な出力MOSFET整流器ゲート駆動装置に対する付加
的な考えはまた文献(IEEE Power Electronics Special
ist Specialists Conference Record 1985年 355乃至36
1 頁)において認められている。特に、変換器出力電流
の形態係数の重要性は、ゲート駆動信号に対する異なる
タイミング方法が平均と比較されたときのRMS電流に
おける実質的な差、すなわち6.5 %増加する代わりに69
になるため認識され、これは上記のようにショッツキダ
イオード以上にMOSFET出力整流器の効率に影響を
与える。
的な考えは文献(R.BlanchardおよびR.Severns氏
によるSiiliconix Inc. 1984年,5-69乃至5-86頁のセク
ション5.6 、Siliconix Technical Article TA 84-2 )
に示されている。。ここにおいてMOSFET出力整流
器に対する2つの主ゲート駆動回路は、適切なタイミン
グによるDC/DC変換器出力変成器2次または独立ゲ
ート駆動回路上の補助巻線の使用に基づいて論じられて
おり、後者は変換器回路のタイプに依存する。このよう
な出力MOSFET整流器ゲート駆動装置に対する付加
的な考えはまた文献(IEEE Power Electronics Special
ist Specialists Conference Record 1985年 355乃至36
1 頁)において認められている。特に、変換器出力電流
の形態係数の重要性は、ゲート駆動信号に対する異なる
タイミング方法が平均と比較されたときのRMS電流に
おける実質的な差、すなわち6.5 %増加する代わりに69
になるため認識され、これは上記のようにショッツキダ
イオード以上にMOSFET出力整流器の効率に影響を
与える。
【0005】上記の1984年の文献“Mospower applicati
ons handbook”において、独立したゲート駆動装置を使
用する付加的な複雑さは、いくつかが変換器設計または
位相幾何学的配置に関連した種々の利点を考慮して観察
されることが指摘されている。文献(THE Proceedings
of the European Space Power Conference, 331乃至33
7 頁,1989年)には、出力変成器1次巻線とに直列のイ
ンダクタンスおよび容量を使用する回路の1つであるク
ラスE共振変換器のようなZVS(ゼロ電圧スイッチ)
が示されている。これはただ1つのMOSFETスイッ
チを使用するシングルエンドのDC/DC変換器である
が、直列回路はまた4つのスイッチを使用する完全なブ
リッジを通して給電されることができる。各半サイクル
中に同時にオンに切替えられる対角線的に対向したMO
SFETの各対により、それらの両端の電圧がゼロに近
付いたとき、1次巻線を含む直列回路に供給されたDC
電圧の反転したものがピーク電流値に対応した半サイク
ルで発生する。
ons handbook”において、独立したゲート駆動装置を使
用する付加的な複雑さは、いくつかが変換器設計または
位相幾何学的配置に関連した種々の利点を考慮して観察
されることが指摘されている。文献(THE Proceedings
of the European Space Power Conference, 331乃至33
7 頁,1989年)には、出力変成器1次巻線とに直列のイ
ンダクタンスおよび容量を使用する回路の1つであるク
ラスE共振変換器のようなZVS(ゼロ電圧スイッチ)
が示されている。これはただ1つのMOSFETスイッ
チを使用するシングルエンドのDC/DC変換器である
が、直列回路はまた4つのスイッチを使用する完全なブ
リッジを通して給電されることができる。各半サイクル
中に同時にオンに切替えられる対角線的に対向したMO
SFETの各対により、それらの両端の電圧がゼロに近
付いたとき、1次巻線を含む直列回路に供給されたDC
電圧の反転したものがピーク電流値に対応した半サイク
ルで発生する。
【0006】残念ながら、ゲート駆動装置用の補助変成
器巻線の使用と関連して上記の1984年の文献において既
に述べられたように、全ての回路位相幾何学が例えば、
バックまたはブースト生成変換器と反対側の直列出力コ
イルを使用する疑似方形波変換器、或は上記の完全なブ
リッジZVS変換器であって、3者全てが出力並列容量
に直ぐに先行する直列インダクタンスをもたない出力整
流器として動作するMOSFETを制御する所望の方法
に適合されるわけではない。
器巻線の使用と関連して上記の1984年の文献において既
に述べられたように、全ての回路位相幾何学が例えば、
バックまたはブースト生成変換器と反対側の直列出力コ
イルを使用する疑似方形波変換器、或は上記の完全なブ
リッジZVS変換器であって、3者全てが出力並列容量
に直ぐに先行する直列インダクタンスをもたない出力整
流器として動作するMOSFETを制御する所望の方法
に適合されるわけではない。
【0007】MOSFET出力整流器のクロック同期命
令および補助変成器巻線の使用が、例えば上記の完全な
ブリッジZVS変換器に対する場合のようにMOSFE
Tゲート駆動装置にとって適切な選択でない場合、適切
な交流電流検出器が所望される。事実、理想的には整流
MOSFETは正電流がそこに現れたときオンに切替え
られ、それが負になったときにオフが生じなければなら
ない。
令および補助変成器巻線の使用が、例えば上記の完全な
ブリッジZVS変換器に対する場合のようにMOSFE
Tゲート駆動装置にとって適切な選択でない場合、適切
な交流電流検出器が所望される。事実、理想的には整流
MOSFETは正電流がそこに現れたときオンに切替え
られ、それが負になったときにオフが生じなければなら
ない。
【0008】したがって、本発明の目的は、変成器を使
用し、高周波電子電源と適合する迅速な応答を有し、し
かも一方では電力消費の少ない交流電流検出器を提供す
ることである。
用し、高周波電子電源と適合する迅速な応答を有し、し
かも一方では電力消費の少ない交流電流検出器を提供す
ることである。
【0009】本発明の別の目的は、直列インダクタンス
が必ずしも完全なブリッジZVS(ゼロ電圧スイッチ)
DC/DC変換器のような出力並列容量に先行せずに、
MOSFETスイッチを使用する電源回路と出力並列容
量との間に内蔵されることを可能にするようにその主出
力ドレイン電流を通して制御されるMOSFET出力整
流器を提供することである。
が必ずしも完全なブリッジZVS(ゼロ電圧スイッチ)
DC/DC変換器のような出力並列容量に先行せずに、
MOSFETスイッチを使用する電源回路と出力並列容
量との間に内蔵されることを可能にするようにその主出
力ドレイン電流を通して制御されるMOSFET出力整
流器を提供することである。
【0010】
【課題を解決するための手段】本発明の特徴によると、
逆方向に極性を与えられた2つの非対称導電インピーダ
ンスが2次巻線上で並列に分枝され、また2つのインピ
ーダンスのどちらが導電性であるかを感知する検出手段
が設けられる。
逆方向に極性を与えられた2つの非対称導電インピーダ
ンスが2次巻線上で並列に分枝され、また2つのインピ
ーダンスのどちらが導電性であるかを感知する検出手段
が設けられる。
【0011】このような交流電流検出器は、1次電流が
変成器磁化電流の上または下のいずれであるかに応じて
予め定められた正および負の2次電圧レベルを供給す
る。1次電流は、変成器磁化インダクタンスが十分に大
きく、その平均レベルが2つのインピーダンスの各抵抗
値の関数で調節されることができる場合、小さい直線的
な増加および減少だけを示す。したがって、測定された
交流電流の波形に応じて2次電圧が2つの予め定められ
たレベルの一方であるこの電流の期間の一部を制御する
ことができる。2つの間の切替えはダイオードの転移時
間と同じ速さであることが可能であり、制限された量の
エネルギを消費する比較的小さい変成器が使用されるこ
とができる。
変成器磁化電流の上または下のいずれであるかに応じて
予め定められた正および負の2次電圧レベルを供給す
る。1次電流は、変成器磁化インダクタンスが十分に大
きく、その平均レベルが2つのインピーダンスの各抵抗
値の関数で調節されることができる場合、小さい直線的
な増加および減少だけを示す。したがって、測定された
交流電流の波形に応じて2次電圧が2つの予め定められ
たレベルの一方であるこの電流の期間の一部を制御する
ことができる。2つの間の切替えはダイオードの転移時
間と同じ速さであることが可能であり、制限された量の
エネルギを消費する比較的小さい変成器が使用されるこ
とができる。
【0012】本発明はまた出力ポートがMOSFETの
ゲートおよびソース端子間に結合される個々の交流電流
検出器の入力ポートとそれぞれ直列に関連された1つ以
上のMOSFET出力整流器に供給する出力変成器を備
えた電源回路に関する。
ゲートおよびソース端子間に結合される個々の交流電流
検出器の入力ポートとそれぞれ直列に関連された1つ以
上のMOSFET出力整流器に供給する出力変成器を備
えた電源回路に関する。
【0013】このような電源回路は上記のChryssis 氏
による文献の 150乃至152 頁に記載されている。この電
流駆動される出力整流器の回路はトランジスタと関連し
た3巻線可飽和コア変成器を使用した電流検出変換器に
依存している。変成器はソース電流によって駆動され、
25/1 の電流逓降率がベース電流巻線に対して 3 /1の
電流逓降率を持つ双極トランジスタのコレクタ・エミッ
タ路によって分路されたゲート電流巻線に与えられる。
による文献の 150乃至152 頁に記載されている。この電
流駆動される出力整流器の回路はトランジスタと関連し
た3巻線可飽和コア変成器を使用した電流検出変換器に
依存している。変成器はソース電流によって駆動され、
25/1 の電流逓降率がベース電流巻線に対して 3 /1の
電流逓降率を持つ双極トランジスタのコレクタ・エミッ
タ路によって分路されたゲート電流巻線に与えられる。
【0014】第3の巻線が必要とされる他に、このよう
な可飽和コア変成器は付加的なエネルギを消費するだけ
でなく、動作許容率は飽和のレベルに依存する。
な可飽和コア変成器は付加的なエネルギを消費するだけ
でなく、動作許容率は飽和のレベルに依存する。
【0015】したがって、本発明の別の目的はMOSF
ET出力整流器と関連した交流電流検出器がこのような
欠点をなくす電源回路を得ることである。
ET出力整流器と関連した交流電流検出器がこのような
欠点をなくす電源回路を得ることである。
【0016】本発明の別の特徴によると、入力ポートは
関連した整流器のドレイン電流を供給され、検出器は出
力変成器の巻線によって給電される。
関連した整流器のドレイン電流を供給され、検出器は出
力変成器の巻線によって給電される。
【0017】このようにして、特に本発明の検出器を使
用することによって上記の完全なブリッジZVCのよう
な電源回路でも出力MOSFET整流器導電損失に対し
て最大の節約を得ることができる。一方で中央タップを
有する出力変成器の各外側端部間に結合された2つのこ
のような整流器により、また他方で出力容量のライブ端
部により、検出器変成器の1次巻線は出力容量にMOS
FETのドレインを結合することができ、またこれは各
整流器のためのものである。出力変成器上の2つの2次
補助巻線は、トーテンポールがそれらの各々で分枝さ
れ、検出器変成器の2次巻線の一方の端部がPNPおよ
びNPNトランジスタの共通のエミッタに結合され、後
者がMOSFETのゲートに抵抗によって結合され、2
次巻線の他方の端部がそれらのベース抵抗に結合される
ように使用されることができる。このようにして、MO
SFETの本体ダイオードは、MOSFETソースへの
電流がいずれかの方向の設定磁化電流レベルと交差した
ときに短時間だけオンに切替えられる。それによって、
公称導電損失が同期整流器動作に依存せずに達成され、
補助巻線が整流器をオンまたはオフに切替えるようにM
OSFETゲートに予め定められたバイアス電位を供給
する。
用することによって上記の完全なブリッジZVCのよう
な電源回路でも出力MOSFET整流器導電損失に対し
て最大の節約を得ることができる。一方で中央タップを
有する出力変成器の各外側端部間に結合された2つのこ
のような整流器により、また他方で出力容量のライブ端
部により、検出器変成器の1次巻線は出力容量にMOS
FETのドレインを結合することができ、またこれは各
整流器のためのものである。出力変成器上の2つの2次
補助巻線は、トーテンポールがそれらの各々で分枝さ
れ、検出器変成器の2次巻線の一方の端部がPNPおよ
びNPNトランジスタの共通のエミッタに結合され、後
者がMOSFETのゲートに抵抗によって結合され、2
次巻線の他方の端部がそれらのベース抵抗に結合される
ように使用されることができる。このようにして、MO
SFETの本体ダイオードは、MOSFETソースへの
電流がいずれかの方向の設定磁化電流レベルと交差した
ときに短時間だけオンに切替えられる。それによって、
公称導電損失が同期整流器動作に依存せずに達成され、
補助巻線が整流器をオンまたはオフに切替えるようにM
OSFETゲートに予め定められたバイアス電位を供給
する。
【0018】2つの結合された巻線を有することが知ら
れていることに留意すると、直列路における第1のもの
は順方向変換器の出力容量に到達し、第2のものはドレ
インが容量と反対側の第1の巻線に接続されているMO
SFET整流器のゲートソース端子に抵抗的に結合され
る(例えば、上記のChryssis 氏による論文 146/7
頁)。しかしながら、順方向変換器においてこの整流器
はフライホイールダイオードであり、したがって第1の
巻線はこの並列MOSFET整流器が第2の巻線により
オンに切替えられたとき負荷(容量)にそれを伝送する
エネルギ蓄積コイルである。したがって、この順方向前
方変換器直列コイルはまた出力変成器の補助巻線に結合
されたゲートソースを有する直列MOSFET整流器か
らドレイン電流を受けるため、DC分離機能を備えた変
成器を持たず、制御されたMOSFETドレイン電流を
通すだけの巻線もない。
れていることに留意すると、直列路における第1のもの
は順方向変換器の出力容量に到達し、第2のものはドレ
インが容量と反対側の第1の巻線に接続されているMO
SFET整流器のゲートソース端子に抵抗的に結合され
る(例えば、上記のChryssis 氏による論文 146/7
頁)。しかしながら、順方向変換器においてこの整流器
はフライホイールダイオードであり、したがって第1の
巻線はこの並列MOSFET整流器が第2の巻線により
オンに切替えられたとき負荷(容量)にそれを伝送する
エネルギ蓄積コイルである。したがって、この順方向前
方変換器直列コイルはまた出力変成器の補助巻線に結合
されたゲートソースを有する直列MOSFET整流器か
らドレイン電流を受けるため、DC分離機能を備えた変
成器を持たず、制御されたMOSFETドレイン電流を
通すだけの巻線もない。
【0019】本発明の上記および別の目的および特徴は
以下の実施例の説明および添付図面を参照することによ
って明らかになるであろう。
以下の実施例の説明および添付図面を参照することによ
って明らかになるであろう。
【0020】
【実施例】図1の完全なブリッジZVS(ゼロ電圧スイ
ッチ)DC/DC変換器は電力インダクタLおよびDC
遮断キャパシタCも含んでいる直列回路を通じて分離変
成器TIの1次巻線T10に供給する入力DC電圧VBを
有し、動作周波数はLC共振周波数の十分上方である。
これは実際に同じ方向に極性を与えられた電力MOSF
ETで構成された図示の開スイッチS1 およびS2 の同
時閉鎖、または周期的動作の別の半サイクルの間に1次
巻線T10を通る逆電流方向のためのS´1 およびS´2
同時閉鎖の交互の動作によって生成される。これらはD
C出力、すなわちライブ端子が示されたダイオードDお
よびD´を通してそれぞれ変成器T1のプッシュ・プル
2次巻線T11およびT´11の外側端部に接続された出力
容量C´によって並列された負荷Rに現れる電圧からの
調整ループ(示されていないが、しかしそれらをC´に
結合する破線によって象徴的に示されたスイッチの制御
により)によって通常の方法で制御される。C´および
Rの他方の共通に接続されている端部はT11およびT´
11の共通に接続されている端部に接続され、したがって
変換器の基準出力端子を構成する。調整ループの制御法
則は1次巻線T10を通る電流の絶対的な正または負の値
がそのピーク値に到達する前にMOSFETスイッチの
現在導電性の対、例えばS1 およびS2 をオフに切替え
るように構成される。
ッチ)DC/DC変換器は電力インダクタLおよびDC
遮断キャパシタCも含んでいる直列回路を通じて分離変
成器TIの1次巻線T10に供給する入力DC電圧VBを
有し、動作周波数はLC共振周波数の十分上方である。
これは実際に同じ方向に極性を与えられた電力MOSF
ETで構成された図示の開スイッチS1 およびS2 の同
時閉鎖、または周期的動作の別の半サイクルの間に1次
巻線T10を通る逆電流方向のためのS´1 およびS´2
同時閉鎖の交互の動作によって生成される。これらはD
C出力、すなわちライブ端子が示されたダイオードDお
よびD´を通してそれぞれ変成器T1のプッシュ・プル
2次巻線T11およびT´11の外側端部に接続された出力
容量C´によって並列された負荷Rに現れる電圧からの
調整ループ(示されていないが、しかしそれらをC´に
結合する破線によって象徴的に示されたスイッチの制御
により)によって通常の方法で制御される。C´および
Rの他方の共通に接続されている端部はT11およびT´
11の共通に接続されている端部に接続され、したがって
変換器の基準出力端子を構成する。調整ループの制御法
則は1次巻線T10を通る電流の絶対的な正または負の値
がそのピーク値に到達する前にMOSFETスイッチの
現在導電性の対、例えばS1 およびS2 をオフに切替え
るように構成される。
【0021】例えば、S1 およびS2 が閉じられる半サ
イクルを検討すると、S´1 およびS´2 は示されるよ
うに開いており、ゼロと交差して正になる1次巻線T10
を通る電流によりスタートし、それはLにおいて現れる
実質的に一定の電圧VB−VTにより直線的に増加し、
ここで、VTは変成器の2次巻線から反射されるような
T10における電圧である。
イクルを検討すると、S´1 およびS´2 は示されるよ
うに開いており、ゼロと交差して正になる1次巻線T10
を通る電流によりスタートし、それはLにおいて現れる
実質的に一定の電圧VB−VTにより直線的に増加し、
ここで、VTは変成器の2次巻線から反射されるような
T10における電圧である。
【0022】調整ループ(示されていない)の制御法則
によって決定された時間において、S1 およびS2 はオ
フに切替えられ、4つのスイッチ全てが開き、したがっ
てオフに切替えるギャップ段をスタートする。その時間
中、1次巻線T10,CおよびLを含む直列回路の端部に
おける電位は交換され、Lに蓄積されたエネルギによっ
てS1 およびS´1 の寄生容量の電荷にしたがい、一方
VBにおいて前に充電されたS2 およびS´2 の容量は
放電される。この電位が交換した後、ゼロ電圧はこれら
の電力MOSFETの本質的な本体ダイオードのクラン
プ動作に続きS´1 およびS´2 にわたって認められ
る。
によって決定された時間において、S1 およびS2 はオ
フに切替えられ、4つのスイッチ全てが開き、したがっ
てオフに切替えるギャップ段をスタートする。その時間
中、1次巻線T10,CおよびLを含む直列回路の端部に
おける電位は交換され、Lに蓄積されたエネルギによっ
てS1 およびS´1 の寄生容量の電荷にしたがい、一方
VBにおいて前に充電されたS2 およびS´2 の容量は
放電される。この電位が交換した後、ゼロ電圧はこれら
の電力MOSFETの本質的な本体ダイオードのクラン
プ動作に続きS´1 およびS´2 にわたって認められ
る。
【0023】この電位交換の間、直列回路T10,Cおよ
びLを通る正電流は直線的に増加しないで、増加の傾斜
は漸次的にゼロに減少して電流ピークに到達し、その後
それは漸次的に増加する負の傾斜と共に減少する。
びLを通る正電流は直線的に増加しないで、増加の傾斜
は漸次的にゼロに減少して電流ピークに到達し、その後
それは漸次的に増加する負の傾斜と共に減少する。
【0024】次に、Lの両端の電圧はVB−VTの代わ
りに−VB−VTであるため、この正電流が直線的な増
加に対するものより急峻な比率で直線的に減少する自由
ホイール段に続く。電位の交換後、減少する電流はこれ
らのMOSFETスイッチがオンに切替えられ、その後
それが実際のスイッチを通って流れ、それによって抵抗
スイッチング損失を減少するまで、S´1 およびS´2
の本体ダイオードを通って最初に流れる。したがって、
オン切替え時にS´1 またはS´2 の両端の電圧がゼロ
に近いそれらの本体ダイオードの順方向電圧であるた
め、ゼロ電圧スイッチングが行われる。
りに−VB−VTであるため、この正電流が直線的な増
加に対するものより急峻な比率で直線的に減少する自由
ホイール段に続く。電位の交換後、減少する電流はこれ
らのMOSFETスイッチがオンに切替えられ、その後
それが実際のスイッチを通って流れ、それによって抵抗
スイッチング損失を減少するまで、S´1 およびS´2
の本体ダイオードを通って最初に流れる。したがって、
オン切替え時にS´1 またはS´2 の両端の電圧がゼロ
に近いそれらの本体ダイオードの順方向電圧であるた
め、ゼロ電圧スイッチングが行われる。
【0025】上記の正の変成器電流の直線的な減少はそ
れがゼロに達して負になるまで連続する。その後、後続
する動作の半サイクルにおいてそれは負の値で直線的に
増加し、Lの両端の電圧は−VB+VTであるため正電
流に対するのと同じ増加率で出力整流ダイオードDおよ
びD´に対する逆の導電状態が交換される。この負の電
流波形は正のものと一致する。すなわちVB+VTはL
の両端の次の状態であり、したがって完全なサイクルを
完成する。
れがゼロに達して負になるまで連続する。その後、後続
する動作の半サイクルにおいてそれは負の値で直線的に
増加し、Lの両端の電圧は−VB+VTであるため正電
流に対するのと同じ増加率で出力整流ダイオードDおよ
びD´に対する逆の導電状態が交換される。この負の電
流波形は正のものと一致する。すなわちVB+VTはL
の両端の次の状態であり、したがって完全なサイクルを
完成する。
【0026】電力MOSFETがショッツキダイオード
の代わりにダイオードDおよびD´に対して使用された
とき、図2はゲート・ソース電圧を制御するためにそれ
らのドレイン電流だけに依存してそれらを非同期的に制
御することによって電流検出器が導電損失の最大減少を
どのように保証することができるかを示す。同一のダイ
オードDおよびD´に対する回路であって、ダイオード
Dに対するものだけが図2に示されており、図1の一部
だけ、すなわちT´11からのものが同一であるためC
´,RにT11を結合する回路だけを備えた巻線T11およ
びT11´を再生する。
の代わりにダイオードDおよびD´に対して使用された
とき、図2はゲート・ソース電圧を制御するためにそれ
らのドレイン電流だけに依存してそれらを非同期的に制
御することによって電流検出器が導電損失の最大減少を
どのように保証することができるかを示す。同一のダイ
オードDおよびD´に対する回路であって、ダイオード
Dに対するものだけが図2に示されており、図1の一部
だけ、すなわちT´11からのものが同一であるためC
´,RにT11を結合する回路だけを備えた巻線T11およ
びT11´を再生する。
【0027】図1においてC´,RにT11を結合するD
の代わりに、示されているように極性を与えられ、NP
NトランジスタQ1 およびPNPトランジスタQ´1 か
ら構成されたトーテンポールと関連されて示されたよう
に極性を与えられた分離して配置された巻線T21および
T22を備えた検出用変成器T2 が主素子である迅速な電
流レベル検出器を含むT1 の付加的な補助巻線T12から
給電される回路を有する。
の代わりに、示されているように極性を与えられ、NP
NトランジスタQ1 およびPNPトランジスタQ´1 か
ら構成されたトーテンポールと関連されて示されたよう
に極性を与えられた分離して配置された巻線T21および
T22を備えた検出用変成器T2 が主素子である迅速な電
流レベル検出器を含むT1 の付加的な補助巻線T12から
給電される回路を有する。
【0028】ショッツキダイオードDの代わりをし、巻
線T11およびT12の接続部に接続されたソースを備え、
一方ドレインがT2 の1次巻線T21を通じてC´,Rに
結合される電力MOSFET Q2 が示されている。こ
れは、プライム符号によって示された対の素子を備えた
2つの半分の位相幾何学を含むトーテンポールに対称的
に結合される2次巻線に結合される。したがって、2次
巻線T22はベース抵抗R1 およびトランジスタQ1 のベ
ースエミッタダイオードによって分路され、このトラン
ジスタQ1 のコレクタは図示されたように極性を与えら
れたダイオードD1 を通って巻線T12の外側端部に結合
され、双極トランジスタのベースエミッタ接合を保護
し、一方同様に他方の分路は抵抗R´1 ,トランジスタ
Q´1 およびダイオードD´1 を含む。図示されたよう
に、ダイオードD´1 の陰極はトランジスタQ2 のソー
スに接続され、そのためD1 ,Q1 ,Q´1 およびD´
1 が全て巻線T12の両端間で同じ方向に極性を与えられ
る。トランジスタQ2 のゲートは抵抗R2 を通してトラ
ンジスタQ1 /Q´1 の共通接続されたエミッタに結合
される。トランジスタQ2 のソースとドレインとの間に
は別のダイオードD2が示されているが、実際はその本
体のダイオードによって構成されている。トランジスタ
の蓄積時間による伝播遅延を減少するために、示された
ように極性を与えられた2つの飽和阻止ダイオードD3
/D´3 はトランジスタQ1 /Q´1 の各ベースコレク
タ接合部にわたって位置される。示された全てのダイオ
ードはショッツキタイプである。
線T11およびT12の接続部に接続されたソースを備え、
一方ドレインがT2 の1次巻線T21を通じてC´,Rに
結合される電力MOSFET Q2 が示されている。こ
れは、プライム符号によって示された対の素子を備えた
2つの半分の位相幾何学を含むトーテンポールに対称的
に結合される2次巻線に結合される。したがって、2次
巻線T22はベース抵抗R1 およびトランジスタQ1 のベ
ースエミッタダイオードによって分路され、このトラン
ジスタQ1 のコレクタは図示されたように極性を与えら
れたダイオードD1 を通って巻線T12の外側端部に結合
され、双極トランジスタのベースエミッタ接合を保護
し、一方同様に他方の分路は抵抗R´1 ,トランジスタ
Q´1 およびダイオードD´1 を含む。図示されたよう
に、ダイオードD´1 の陰極はトランジスタQ2 のソー
スに接続され、そのためD1 ,Q1 ,Q´1 およびD´
1 が全て巻線T12の両端間で同じ方向に極性を与えられ
る。トランジスタQ2 のゲートは抵抗R2 を通してトラ
ンジスタQ1 /Q´1 の共通接続されたエミッタに結合
される。トランジスタQ2 のソースとドレインとの間に
は別のダイオードD2が示されているが、実際はその本
体のダイオードによって構成されている。トランジスタ
の蓄積時間による伝播遅延を減少するために、示された
ように極性を与えられた2つの飽和阻止ダイオードD3
/D´3 はトランジスタQ1 /Q´1 の各ベースコレク
タ接合部にわたって位置される。示された全てのダイオ
ードはショッツキタイプである。
【0029】例えば上記のChryssis 氏の文献の 145/
6 頁の同期整流器のような電力MOSFETを使用する
中央タップ付き全波DC/DC変換器出力セクションと
対照的に、T12のようなこのような出力変成器補助巻線
は検出用変成器巻線T21およびT22を通じてMOSFE
T Q2 を制御するQ1 /Q´1 トーテンポールのみに
給電するように機能する。
6 頁の同期整流器のような電力MOSFETを使用する
中央タップ付き全波DC/DC変換器出力セクションと
対照的に、T12のようなこのような出力変成器補助巻線
は検出用変成器巻線T21およびT22を通じてMOSFE
T Q2 を制御するQ1 /Q´1 トーテンポールのみに
給電するように機能する。
【0030】D2 を導電性にするゼロからスタートする
直線的に増加する正電流により、T21を通って増加する
電流は検出器変成器T2 の緩慢に増加する磁化電流に急
速に追付き、それによって前のようなトランジスタQ´
1 の代わりにQ1 を導電性にするように示されたように
極性を与えられた2次巻線T22を導く。したがって、電
流測定点に関係しないトランジスタQ1 /Q´1 のトー
テンポールは、D1 ,Q1 およびR2 を介して適切な電
位レベルを与えることによってQ2 の迅速なオン切替え
を保証するためにT22の信号を使用するために必要な増
幅を提供する。迅速なスイッチングはD3 によって保証
され、放出された検出器電力はQ1 /Q´1 のベースエ
ミッタダイオードを切替え、2つの導電性の一方を維持
するために必要とされるものに結合される。巻線T22と
T21との巻回比、例えば50対1で分割される巻線T22の
両端の小さい電位に等しいためにT21の両端には非常に
小さい直列電圧が現れ、これは負荷回路(T21)から検
出器(T22)への、すなわち逆方向の逓降電流比に対応
する。トランジスタQ2 がダイオードD2 の順方向の場
合より小さい電圧降下により導電性になった時、これは
最後にオフに切替わる。
直線的に増加する正電流により、T21を通って増加する
電流は検出器変成器T2 の緩慢に増加する磁化電流に急
速に追付き、それによって前のようなトランジスタQ´
1 の代わりにQ1 を導電性にするように示されたように
極性を与えられた2次巻線T22を導く。したがって、電
流測定点に関係しないトランジスタQ1 /Q´1 のトー
テンポールは、D1 ,Q1 およびR2 を介して適切な電
位レベルを与えることによってQ2 の迅速なオン切替え
を保証するためにT22の信号を使用するために必要な増
幅を提供する。迅速なスイッチングはD3 によって保証
され、放出された検出器電力はQ1 /Q´1 のベースエ
ミッタダイオードを切替え、2つの導電性の一方を維持
するために必要とされるものに結合される。巻線T22と
T21との巻回比、例えば50対1で分割される巻線T22の
両端の小さい電位に等しいためにT21の両端には非常に
小さい直列電圧が現れ、これは負荷回路(T21)から検
出器(T22)への、すなわち逆方向の逓降電流比に対応
する。トランジスタQ2 がダイオードD2 の順方向の場
合より小さい電圧降下により導電性になった時、これは
最後にオフに切替わる。
【0031】電流の後続的な直線的な減少が存在する場
合、電流がT2 に対する磁化電流より下に降下した、す
なわちトランジスタQ1 の代わりにトランジスタQ´1
が再度導電性になり、それによって抵抗R2 ,トランジ
スタQ´1 およびダイオードD´1 を通ってトランジス
タQ2 のゲートソース容量を放電した時に逆のトーテン
ポール動作が発生する。
合、電流がT2 に対する磁化電流より下に降下した、す
なわちトランジスタQ1 の代わりにトランジスタQ´1
が再度導電性になり、それによって抵抗R2 ,トランジ
スタQ´1 およびダイオードD´1 を通ってトランジス
タQ2 のゲートソース容量を放電した時に逆のトーテン
ポール動作が発生する。
【0032】T2 の磁化電流はT22の両端の正電圧の平
均が既知の電圧波形の関数として負電圧を消去するよう
なものであるため、電流が負になったときにR1 /R´
1 の値は所望に応じてQ2 をオフにするのに十分に高い
磁化電流レベルを調節するように選択されることができ
る。このようにして、Q2 がオフに切替えられたときの
D2 の第2のオン切替えは導電性損失を減少するように
制限または回避されることができる。
均が既知の電圧波形の関数として負電圧を消去するよう
なものであるため、電流が負になったときにR1 /R´
1 の値は所望に応じてQ2 をオフにするのに十分に高い
磁化電流レベルを調節するように選択されることができ
る。このようにして、Q2 がオフに切替えられたときの
D2 の第2のオン切替えは導電性損失を減少するように
制限または回避されることができる。
【0033】したがって、上記の交流電流検出器は、迅
速な動作および低電力消費に加えて、検出器からのDC
分離が検出器による影響を受けない出力整流器の電流に
対して保証されているためMOSFET出力整流器の制
御のために特に好ましい。
速な動作および低電力消費に加えて、検出器からのDC
分離が検出器による影響を受けない出力整流器の電流に
対して保証されているためMOSFET出力整流器の制
御のために特に好ましい。
【0034】本発明の原理は特定の装置と関連されて上
記に示されているが、この説明は単なる例示であり、本
発明の技術的範囲を制限するものではないことが明瞭に
理解すべきである。
記に示されているが、この説明は単なる例示であり、本
発明の技術的範囲を制限するものではないことが明瞭に
理解すべきである。
【図1】完全なブリッジゼロ電圧スイッチDC/DC変
換器の概略回路図。
換器の概略回路図。
【図2】本発明による、また図1のZVS変換器に含ま
れる迅速な電流検出器を使用する非同期出力MOSFE
T整流器ゲート駆動装置の概略回路図。
れる迅速な電流検出器を使用する非同期出力MOSFE
T整流器ゲート駆動装置の概略回路図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トマ・アンドレ・アレクサンドル・アリー ユ・カノン ベルギー国、ベ− − 1490 クール・サ ン・エチェンヌ、リュ・フランソワ 25
Claims (13)
- 【請求項1】 電流レベルが非対称導電インピーダンス
により負荷された変成器の2次巻線から検出される交流
電流検出器において、 電流は検出用変成器の1次巻線を通って流れ、逆方向の
極性の2つの非対称導電インピーダンスは検出用変成器
の2次巻線において並列に分枝され、2つのインピーダ
ンスのどちらが導電性であるかを感知する検出手段が設
けられていることを特徴とする交流電流検出器。 - 【請求項2】 各インピーダンスは双極トランジスタの
エミッタベースの接合部と直列の抵抗によって構成さ
れ、相補性の2つのトランジスタは電源によって供給さ
れるトーテンポールを形成し、共通に接続されたエミッ
タにおいて出力信号を生成することを特徴とする請求項
1記載の交流電流検出器。 - 【請求項3】 前記2次巻線の巻回数は前記変成器の1
次巻線に対して少なくとも1桁大きい、例えば50倍の大
きさであることを特徴とする請求項1記載の交流電流検
出器。 - 【請求項4】 保護ダイオードは前記トランジスタのコ
レクタを前記電源に結合していることを特徴とする請求
項2記載の交流電流検出器。 - 【請求項5】 飽和阻止ダイオードは前記トランジスタ
のベースコレクタ接合部と並列に接続されることを特徴
とする請求項2記載の交流電流検出器。 - 【請求項6】 出力ポートがMOSFET出力整流器の
ゲート電極とソース電極との間に結合された個々の交流
電流検出器の入力ポートと直列に関連された1つ以上の
MOSFET出力整流器に供給する出力変成器を備えた
電源回路において、 入力ポートは関連した整流器のドレイン電流を供給さ
れ、検出器は出力変成器の巻線によって給電されること
を特徴とする電源回路。 - 【請求項7】 MOSFET出力整流器本体ダイオード
またはソースとドレインとの間のダイオードはMOSF
ETの状態の変化の前に一時的に導電性にされることを
特徴とする請求項6記載の電源回路。 - 【請求項8】 変成器の1次巻線は検出器に含まれ、入
力ポートに接続されている請求項1に示された電流検出
器を特徴とする請求項6記載の電源回路。 - 【請求項9】 トーテンポール電源を構成する出力変成
器の巻線の両端の電位はドレイン電流が検出器変成器の
磁化電流を越えた時にMOSFET出力整流器を導電性
にするめたに出力ポートに結合されることを特徴とする
請求項2または8記載の電源回路。 - 【請求項10】 入力ポートと直列の出力整流器は出力
整流器と出力並列容量との間に直接接続されることを特
徴とする請求項8記載の電源回路。 - 【請求項11】 出力変成器の入力巻線と直列のインダ
クタンスを具備することを特徴とする請求項10記載の電
源回路。 - 【請求項12】 インダクタンスと直列のDC遮断容量
を具備することを特徴とする請求項11記載の電源回路。 - 【請求項13】 4つのMOSFETスイッチを備えた
完全なブリッジゼロ電圧切替えDC/DC変換器として
構成されていることを特徴とする請求項12記載の電源回
路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP91870135A EP0529180B1 (en) | 1991-08-30 | 1991-08-30 | AC current detector and power supply circuit |
BE91870135.0 | 1991-08-30 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05268764A true JPH05268764A (ja) | 1993-10-15 |
Family
ID=8209030
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4232021A Pending JPH05268764A (ja) | 1991-08-30 | 1992-08-31 | 交流電流検出器および電源回路 |
Country Status (7)
Country | Link |
---|---|
US (1) | US5453923A (ja) |
EP (1) | EP0529180B1 (ja) |
JP (1) | JPH05268764A (ja) |
AT (1) | ATE135856T1 (ja) |
DE (1) | DE69118179T2 (ja) |
DK (1) | DK0529180T3 (ja) |
ES (1) | ES2087989T4 (ja) |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE59402749D1 (de) * | 1994-01-31 | 1997-06-19 | Siemens Ag | Schaltungsanordnung mit einem Feldeffekttransistor |
US5774350A (en) * | 1995-04-07 | 1998-06-30 | Sgs-Thomson Microelectronics S.A. | Integrated low dissipation power controller |
US7269034B2 (en) | 1997-01-24 | 2007-09-11 | Synqor, Inc. | High efficiency power converter |
US6256214B1 (en) * | 1999-03-11 | 2001-07-03 | Ericsson Inc. | General self-driven synchronous rectification scheme for synchronous rectifiers having a floating gate |
US6061255A (en) * | 1999-06-04 | 2000-05-09 | Astec International Limited | Drive circuit for synchronous rectifiers in isolated forward converter |
CN1227804C (zh) * | 2000-01-28 | 2005-11-16 | 艾利森公司 | 一种能够防止在其中发生故障的直流-直流变换器 |
DE60122686T2 (de) * | 2000-03-21 | 2007-09-13 | Robert Barry Gardner | Verbesserung an elektrischen geräteschaltungen |
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