JPH05268764A - 交流電流検出器および電源回路 - Google Patents

交流電流検出器および電源回路

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JPH05268764A
JPH05268764A JP4232021A JP23202192A JPH05268764A JP H05268764 A JPH05268764 A JP H05268764A JP 4232021 A JP4232021 A JP 4232021A JP 23202192 A JP23202192 A JP 23202192A JP H05268764 A JPH05268764 A JP H05268764A
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power supply
output
transformer
supply circuit
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JP4232021A
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English (en)
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Thierry J E Scalais
ティエリ・ジョゼフ・アーネスト・スカレ
Thomas Andre Alexandre A Canon
トマ・アンドレ・アレクサンドル・アリーユ・カノン
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Thales Alenia Space Belgium NV
Original Assignee
Alcatel Bell SDT SA
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Publication date
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Abstract

(57)【要約】 【目的】 本発明は、高速で動作する整流器の損失を低
下するためにＭＯＳＦＥＴを使用してゼロ電圧スイッチ
を行うための交流電流検出器をえることを目的とする。 【構成】 負荷Ｒと直列の整流用のＭＯＳＦＥＴ Ｑ2
と直列に接続された検出用変成器の１次巻線Ｔ21を通っ
て流れる電流のレベルが検出されて非対称導電インピー
ダンスにより負荷されている２次巻線Ｔ22に出力され、
逆方向極性の２つの非対称導電インピーダンスである双
極性トランジスタＱ1 ，Ｑ'1は２次巻線Ｔ22において並
列に分枝され、検出手段の１次巻線Ｔ21によって２つの
インピーダンスＱ1 ，Ｑ'1のどちらが導電性であるかを
感知して双極性トランジスタＱ1 ，Ｑ'1を制御してＭＯ
ＳＦＥＴ Ｑ2 をオンオフすることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電流レベルが非対称的
に導電するインピーダンスにより負荷された変成器の２
次巻線から検出され、電流が１次巻線を通って流れる交
流電流検出器に関する。
【０００２】
【従来の技術】電流が測定される負荷回路と直列に接続
された１次巻線を備えた電流逓降変成器は特に２次巻線
の両端に接続される電流計および電力計のための古い測
定技術であるが、しかし電子装置用の最新の感知装置に
も使用されている。上記に限定された回路は文献（Ｇ．
Ｃhryssis 氏による“High-Frequency Switching Power
Supplies:Theory and Design ”1989年， 203乃至221
頁）から知られている。最初に、分離された電流の感知
装置は抵抗と直列のダイオートによって分路された２次
巻線を有し、抵抗は給電制御回路の差動増幅器部分の入
力と並列に接続される。第２に、トランジスタ化された
検出器のダイオードおよび抵抗の直列組合わせ部分は、
１次巻線で電源の負荷電流を監視する電流逓降変成器の
２次巻線と並列に接続されている。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな既知の技術はエネルギ消費をかなり必要とし、例え
ば集積回路において電力ＭＯＳトランジスタ（ＭＯＳＦ
ＥＴ）を使用する最近の高周波電子給電回路のように速
く反応する検出器が必要な場合には適さない。出力整流
器としてショッツキダイオードでなくこのようなＤＣ／
ＤＣ変換器のスイッチに対するＭＯＳＦＥＴの使用は近
年やはり同期整流器のようなＭＯＳＦＥＴに依存してい
る出力整流器に押されている。事実、変換器の整流器ユ
ニットにおける導電損失はこのようにして実質的に減少
されることができる。このような損失が比較的低い割合
に過ぎなくても、それらは変換器の損失全体の重要な一
部分を表し、多数の電子装置の適用において最大効率が
非常に要求されている。代表的な図面は、第１のものに
対する0.5 ボルト降下および第２のものに対する15ミリ
オームのオン抵抗を考えた場合の出力整流器としてのシ
ョッツキダイオードとＭＯＳＦＥＴとの間の比較を容易
に示している。したがって、変換器のための３アンペア
の平均出力電流により、導電ダイオードは1.5 ワットを
消費し、一方ＭＯＳＦＥＴの導電損失は形態係数が3.5
アンペアのＲＭＳ（二乗平均平方根）値になると想定す
ると、0.185 ワットであるに過ぎない。1.5 ワットが変
換器出力電力の2.5 ％に過ぎないものであっても、出力
電圧が20ボルトである場合、それは変換器損失全体のほ
ぼ30％を占める可能性がある。したがって、出力整流器
としてのＭＯＳＦＥＴによって行われる非常に能率的な
導電性損失の減少は多数の適応にとって魅力的な解決方
法である。
【０００４】このようなＭＯＳＦＥＴ使用に対する代表
的な考えは文献（Ｒ．ＢlanchardおよびＲ．Ｓeverns氏
によるSiiliconix Inc. 1984年，5-69乃至5-86頁のセク
ション5.6 、Siliconix Technical Article TA 84-2 ）
に示されている。。ここにおいてＭＯＳＦＥＴ出力整流
器に対する２つの主ゲート駆動回路は、適切なタイミン
グによるＤＣ／ＤＣ変換器出力変成器２次または独立ゲ
ート駆動回路上の補助巻線の使用に基づいて論じられて
おり、後者は変換器回路のタイプに依存する。このよう
な出力ＭＯＳＦＥＴ整流器ゲート駆動装置に対する付加
的な考えはまた文献（IEEE Power Electronics Special
ist Specialists Conference Record 1985年 355乃至36
1 頁）において認められている。特に、変換器出力電流
の形態係数の重要性は、ゲート駆動信号に対する異なる
タイミング方法が平均と比較されたときのＲＭＳ電流に
おける実質的な差、すなわち6.5 ％増加する代わりに69
になるため認識され、これは上記のようにショッツキダ
イオード以上にＭＯＳＦＥＴ出力整流器の効率に影響を
与える。
【０００５】上記の1984年の文献“Mospower applicati
ons handbook”において、独立したゲート駆動装置を使
用する付加的な複雑さは、いくつかが変換器設計または
位相幾何学的配置に関連した種々の利点を考慮して観察
されることが指摘されている。文献（THE Proceedings
of the European Space Power Conference， 331乃至33
7 頁，1989年）には、出力変成器１次巻線とに直列のイ
ンダクタンスおよび容量を使用する回路の１つであるク
ラスＥ共振変換器のようなＺＶＳ（ゼロ電圧スイッチ）
が示されている。これはただ１つのＭＯＳＦＥＴスイッ
チを使用するシングルエンドのＤＣ／ＤＣ変換器である
が、直列回路はまた４つのスイッチを使用する完全なブ
リッジを通して給電されることができる。各半サイクル
中に同時にオンに切替えられる対角線的に対向したＭＯ
ＳＦＥＴの各対により、それらの両端の電圧がゼロに近
付いたとき、１次巻線を含む直列回路に供給されたＤＣ
電圧の反転したものがピーク電流値に対応した半サイク
ルで発生する。
【０００６】残念ながら、ゲート駆動装置用の補助変成
器巻線の使用と関連して上記の1984年の文献において既
に述べられたように、全ての回路位相幾何学が例えば、
バックまたはブースト生成変換器と反対側の直列出力コ
イルを使用する疑似方形波変換器、或は上記の完全なブ
リッジＺＶＳ変換器であって、３者全てが出力並列容量
に直ぐに先行する直列インダクタンスをもたない出力整
流器として動作するＭＯＳＦＥＴを制御する所望の方法
に適合されるわけではない。
【０００７】ＭＯＳＦＥＴ出力整流器のクロック同期命
令および補助変成器巻線の使用が、例えば上記の完全な
ブリッジＺＶＳ変換器に対する場合のようにＭＯＳＦＥ
Ｔゲート駆動装置にとって適切な選択でない場合、適切
な交流電流検出器が所望される。事実、理想的には整流
ＭＯＳＦＥＴは正電流がそこに現れたときオンに切替え
られ、それが負になったときにオフが生じなければなら
ない。
【０００８】したがって、本発明の目的は、変成器を使
用し、高周波電子電源と適合する迅速な応答を有し、し
かも一方では電力消費の少ない交流電流検出器を提供す
ることである。
【０００９】本発明の別の目的は、直列インダクタンス
が必ずしも完全なブリッジＺＶＳ（ゼロ電圧スイッチ）
ＤＣ／ＤＣ変換器のような出力並列容量に先行せずに、
ＭＯＳＦＥＴスイッチを使用する電源回路と出力並列容
量との間に内蔵されることを可能にするようにその主出
力ドレイン電流を通して制御されるＭＯＳＦＥＴ出力整
流器を提供することである。
【００１０】
【課題を解決するための手段】本発明の特徴によると、
逆方向に極性を与えられた２つの非対称導電インピーダ
ンスが２次巻線上で並列に分枝され、また２つのインピ
ーダンスのどちらが導電性であるかを感知する検出手段
が設けられる。
【００１１】このような交流電流検出器は、１次電流が
変成器磁化電流の上または下のいずれであるかに応じて
予め定められた正および負の２次電圧レベルを供給す
る。１次電流は、変成器磁化インダクタンスが十分に大
きく、その平均レベルが２つのインピーダンスの各抵抗
値の関数で調節されることができる場合、小さい直線的
な増加および減少だけを示す。したがって、測定された
交流電流の波形に応じて２次電圧が２つの予め定められ
たレベルの一方であるこの電流の期間の一部を制御する
ことができる。２つの間の切替えはダイオードの転移時
間と同じ速さであることが可能であり、制限された量の
エネルギを消費する比較的小さい変成器が使用されるこ
とができる。
【００１２】本発明はまた出力ポートがＭＯＳＦＥＴの
ゲートおよびソース端子間に結合される個々の交流電流
検出器の入力ポートとそれぞれ直列に関連された１つ以
上のＭＯＳＦＥＴ出力整流器に供給する出力変成器を備
えた電源回路に関する。
【００１３】このような電源回路は上記のＣhryssis 氏
による文献の 150乃至152 頁に記載されている。この電
流駆動される出力整流器の回路はトランジスタと関連し
た３巻線可飽和コア変成器を使用した電流検出変換器に
依存している。変成器はソース電流によって駆動され、
25／1 の電流逓降率がベース電流巻線に対して 3 /１の
電流逓降率を持つ双極トランジスタのコレクタ・エミッ
タ路によって分路されたゲート電流巻線に与えられる。
【００１４】第３の巻線が必要とされる他に、このよう
な可飽和コア変成器は付加的なエネルギを消費するだけ
でなく、動作許容率は飽和のレベルに依存する。
【００１５】したがって、本発明の別の目的はＭＯＳＦ
ＥＴ出力整流器と関連した交流電流検出器がこのような
欠点をなくす電源回路を得ることである。
【００１６】本発明の別の特徴によると、入力ポートは
関連した整流器のドレイン電流を供給され、検出器は出
力変成器の巻線によって給電される。
【００１７】このようにして、特に本発明の検出器を使
用することによって上記の完全なブリッジＺＶＣのよう
な電源回路でも出力ＭＯＳＦＥＴ整流器導電損失に対し
て最大の節約を得ることができる。一方で中央タップを
有する出力変成器の各外側端部間に結合された２つのこ
のような整流器により、また他方で出力容量のライブ端
部により、検出器変成器の１次巻線は出力容量にＭＯＳ
ＦＥＴのドレインを結合することができ、またこれは各
整流器のためのものである。出力変成器上の２つの２次
補助巻線は、トーテンポールがそれらの各々で分枝さ
れ、検出器変成器の２次巻線の一方の端部がＰＮＰおよ
びＮＰＮトランジスタの共通のエミッタに結合され、後
者がＭＯＳＦＥＴのゲートに抵抗によって結合され、２
次巻線の他方の端部がそれらのベース抵抗に結合される
ように使用されることができる。このようにして、ＭＯ
ＳＦＥＴの本体ダイオードは、ＭＯＳＦＥＴソースへの
電流がいずれかの方向の設定磁化電流レベルと交差した
ときに短時間だけオンに切替えられる。それによって、
公称導電損失が同期整流器動作に依存せずに達成され、
補助巻線が整流器をオンまたはオフに切替えるようにＭ
ＯＳＦＥＴゲートに予め定められたバイアス電位を供給
する。
【００１８】２つの結合された巻線を有することが知ら
れていることに留意すると、直列路における第１のもの
は順方向変換器の出力容量に到達し、第２のものはドレ
インが容量と反対側の第１の巻線に接続されているＭＯ
ＳＦＥＴ整流器のゲートソース端子に抵抗的に結合され
る（例えば、上記のＣhryssis 氏による論文 146／7
頁）。しかしながら、順方向変換器においてこの整流器
はフライホイールダイオードであり、したがって第１の
巻線はこの並列ＭＯＳＦＥＴ整流器が第２の巻線により
オンに切替えられたとき負荷（容量）にそれを伝送する
エネルギ蓄積コイルである。したがって、この順方向前
方変換器直列コイルはまた出力変成器の補助巻線に結合
されたゲートソースを有する直列ＭＯＳＦＥＴ整流器か
らドレイン電流を受けるため、ＤＣ分離機能を備えた変
成器を持たず、制御されたＭＯＳＦＥＴドレイン電流を
通すだけの巻線もない。
【００１９】本発明の上記および別の目的および特徴は
以下の実施例の説明および添付図面を参照することによ
って明らかになるであろう。
【００２０】
【実施例】図１の完全なブリッジＺＶＳ（ゼロ電圧スイ
ッチ）ＤＣ／ＤＣ変換器は電力インダクタＬおよびＤＣ
遮断キャパシタＣも含んでいる直列回路を通じて分離変
成器ＴＩの１次巻線Ｔ10に供給する入力ＤＣ電圧ＶＢを
有し、動作周波数はＬＣ共振周波数の十分上方である。
これは実際に同じ方向に極性を与えられた電力ＭＯＳＦ
ＥＴで構成された図示の開スイッチＳ1 およびＳ2 の同
時閉鎖、または周期的動作の別の半サイクルの間に１次
巻線Ｔ10を通る逆電流方向のためのＳ´1 およびＳ´2
同時閉鎖の交互の動作によって生成される。これらはＤ
Ｃ出力、すなわちライブ端子が示されたダイオードＤお
よびＤ´を通してそれぞれ変成器Ｔ1のプッシュ・プル
２次巻線Ｔ11およびＴ´11の外側端部に接続された出力
容量Ｃ´によって並列された負荷Ｒに現れる電圧からの
調整ループ（示されていないが、しかしそれらをＣ´に
結合する破線によって象徴的に示されたスイッチの制御
により）によって通常の方法で制御される。Ｃ´および
Ｒの他方の共通に接続されている端部はＴ11およびＴ´
11の共通に接続されている端部に接続され、したがって
変換器の基準出力端子を構成する。調整ループの制御法
則は１次巻線Ｔ10を通る電流の絶対的な正または負の値
がそのピーク値に到達する前にＭＯＳＦＥＴスイッチの
現在導電性の対、例えばＳ1 およびＳ2 をオフに切替え
るように構成される。
【００２１】例えば、Ｓ1 およびＳ2 が閉じられる半サ
イクルを検討すると、Ｓ´1 およびＳ´2 は示されるよ
うに開いており、ゼロと交差して正になる１次巻線Ｔ10
を通る電流によりスタートし、それはＬにおいて現れる
実質的に一定の電圧ＶＢ−ＶＴにより直線的に増加し、
ここで、ＶＴは変成器の２次巻線から反射されるような
Ｔ10における電圧である。
【００２２】調整ループ（示されていない）の制御法則
によって決定された時間において、Ｓ1 およびＳ2 はオ
フに切替えられ、４つのスイッチ全てが開き、したがっ
てオフに切替えるギャップ段をスタートする。その時間
中、１次巻線Ｔ10，ＣおよびＬを含む直列回路の端部に
おける電位は交換され、Ｌに蓄積されたエネルギによっ
てＳ1 およびＳ´1 の寄生容量の電荷にしたがい、一方
ＶＢにおいて前に充電されたＳ2 およびＳ´2 の容量は
放電される。この電位が交換した後、ゼロ電圧はこれら
の電力ＭＯＳＦＥＴの本質的な本体ダイオードのクラン
プ動作に続きＳ´1 およびＳ´2 にわたって認められ
る。
【００２３】この電位交換の間、直列回路Ｔ10，Ｃおよ
びＬを通る正電流は直線的に増加しないで、増加の傾斜
は漸次的にゼロに減少して電流ピークに到達し、その後
それは漸次的に増加する負の傾斜と共に減少する。
【００２４】次に、Ｌの両端の電圧はＶＢ−ＶＴの代わ
りに−ＶＢ−ＶＴであるため、この正電流が直線的な増
加に対するものより急峻な比率で直線的に減少する自由
ホイール段に続く。電位の交換後、減少する電流はこれ
らのＭＯＳＦＥＴスイッチがオンに切替えられ、その後
それが実際のスイッチを通って流れ、それによって抵抗
スイッチング損失を減少するまで、Ｓ´1 およびＳ´2
の本体ダイオードを通って最初に流れる。したがって、
オン切替え時にＳ´1 またはＳ´2 の両端の電圧がゼロ
に近いそれらの本体ダイオードの順方向電圧であるた
め、ゼロ電圧スイッチングが行われる。
【００２５】上記の正の変成器電流の直線的な減少はそ
れがゼロに達して負になるまで連続する。その後、後続
する動作の半サイクルにおいてそれは負の値で直線的に
増加し、Ｌの両端の電圧は−ＶＢ＋ＶＴであるため正電
流に対するのと同じ増加率で出力整流ダイオードＤおよ
びＤ´に対する逆の導電状態が交換される。この負の電
流波形は正のものと一致する。すなわちＶＢ＋ＶＴはＬ
の両端の次の状態であり、したがって完全なサイクルを
完成する。
【００２６】電力ＭＯＳＦＥＴがショッツキダイオード
の代わりにダイオードＤおよびＤ´に対して使用された
とき、図２はゲート・ソース電圧を制御するためにそれ
らのドレイン電流だけに依存してそれらを非同期的に制
御することによって電流検出器が導電損失の最大減少を
どのように保証することができるかを示す。同一のダイ
オードＤおよびＤ´に対する回路であって、ダイオード
Ｄに対するものだけが図２に示されており、図１の一部
だけ、すなわちＴ´11からのものが同一であるためＣ
´，ＲにＴ11を結合する回路だけを備えた巻線Ｔ11およ
びＴ11´を再生する。
【００２７】図１においてＣ´，ＲにＴ11を結合するＤ
の代わりに、示されているように極性を与えられ、ＮＰ
ＮトランジスタＱ1 およびＰＮＰトランジスタＱ´1 か
ら構成されたトーテンポールと関連されて示されたよう
に極性を与えられた分離して配置された巻線Ｔ21および
Ｔ22を備えた検出用変成器Ｔ2 が主素子である迅速な電
流レベル検出器を含むＴ1 の付加的な補助巻線Ｔ12から
給電される回路を有する。
【００２８】ショッツキダイオードＤの代わりをし、巻
線Ｔ11およびＴ12の接続部に接続されたソースを備え、
一方ドレインがＴ2 の１次巻線Ｔ21を通じてＣ´，Ｒに
結合される電力ＭＯＳＦＥＴ Ｑ2 が示されている。こ
れは、プライム符号によって示された対の素子を備えた
２つの半分の位相幾何学を含むトーテンポールに対称的
に結合される２次巻線に結合される。したがって、２次
巻線Ｔ22はベース抵抗Ｒ1 およびトランジスタＱ1 のベ
ースエミッタダイオードによって分路され、このトラン
ジスタＱ1 のコレクタは図示されたように極性を与えら
れたダイオードＤ1 を通って巻線Ｔ12の外側端部に結合
され、双極トランジスタのベースエミッタ接合を保護
し、一方同様に他方の分路は抵抗Ｒ´1 ，トランジスタ
Ｑ´1 およびダイオードＤ´1 を含む。図示されたよう
に、ダイオードＤ´1 の陰極はトランジスタＱ2 のソー
スに接続され、そのためＤ1 ，Ｑ1 ，Ｑ´1 およびＤ´
1 が全て巻線Ｔ12の両端間で同じ方向に極性を与えられ
る。トランジスタＱ2 のゲートは抵抗Ｒ2 を通してトラ
ンジスタＱ1 ／Ｑ´1 の共通接続されたエミッタに結合
される。トランジスタＱ2 のソースとドレインとの間に
は別のダイオードＤ2が示されているが、実際はその本
体のダイオードによって構成されている。トランジスタ
の蓄積時間による伝播遅延を減少するために、示された
ように極性を与えられた２つの飽和阻止ダイオードＤ3
／Ｄ´3 はトランジスタＱ1 ／Ｑ´1 の各ベースコレク
タ接合部にわたって位置される。示された全てのダイオ
ードはショッツキタイプである。
【００２９】例えば上記のＣhryssis 氏の文献の 145／
6 頁の同期整流器のような電力ＭＯＳＦＥＴを使用する
中央タップ付き全波ＤＣ／ＤＣ変換器出力セクションと
対照的に、Ｔ12のようなこのような出力変成器補助巻線
は検出用変成器巻線Ｔ21およびＴ22を通じてＭＯＳＦＥ
Ｔ Ｑ2 を制御するＱ1 ／Ｑ´1 トーテンポールのみに
給電するように機能する。
【００３０】Ｄ2 を導電性にするゼロからスタートする
直線的に増加する正電流により、Ｔ21を通って増加する
電流は検出器変成器Ｔ2 の緩慢に増加する磁化電流に急
速に追付き、それによって前のようなトランジスタＱ´
1 の代わりにＱ1 を導電性にするように示されたように
極性を与えられた２次巻線Ｔ22を導く。したがって、電
流測定点に関係しないトランジスタＱ1 ／Ｑ´1 のトー
テンポールは、Ｄ1 ，Ｑ1 およびＲ2 を介して適切な電
位レベルを与えることによってＱ2 の迅速なオン切替え
を保証するためにＴ22の信号を使用するために必要な増
幅を提供する。迅速なスイッチングはＤ3 によって保証
され、放出された検出器電力はＱ1 ／Ｑ´1 のベースエ
ミッタダイオードを切替え、２つの導電性の一方を維持
するために必要とされるものに結合される。巻線Ｔ22と
Ｔ21との巻回比、例えば50対１で分割される巻線Ｔ22の
両端の小さい電位に等しいためにＴ21の両端には非常に
小さい直列電圧が現れ、これは負荷回路（Ｔ21）から検
出器（Ｔ22）への、すなわち逆方向の逓降電流比に対応
する。トランジスタＱ2 がダイオードＤ2 の順方向の場
合より小さい電圧降下により導電性になった時、これは
最後にオフに切替わる。
【００３１】電流の後続的な直線的な減少が存在する場
合、電流がＴ2 に対する磁化電流より下に降下した、す
なわちトランジスタＱ1 の代わりにトランジスタＱ´1
が再度導電性になり、それによって抵抗Ｒ2 ，トランジ
スタＱ´1 およびダイオードＤ´1 を通ってトランジス
タＱ2 のゲートソース容量を放電した時に逆のトーテン
ポール動作が発生する。
【００３２】Ｔ2 の磁化電流はＴ22の両端の正電圧の平
均が既知の電圧波形の関数として負電圧を消去するよう
なものであるため、電流が負になったときにＲ1 ／Ｒ´
1 の値は所望に応じてＱ2 をオフにするのに十分に高い
磁化電流レベルを調節するように選択されることができ
る。このようにして、Ｑ2 がオフに切替えられたときの
Ｄ2 の第２のオン切替えは導電性損失を減少するように
制限または回避されることができる。
【００３３】したがって、上記の交流電流検出器は、迅
速な動作および低電力消費に加えて、検出器からのＤＣ
分離が検出器による影響を受けない出力整流器の電流に
対して保証されているためＭＯＳＦＥＴ出力整流器の制
御のために特に好ましい。
【００３４】本発明の原理は特定の装置と関連されて上
記に示されているが、この説明は単なる例示であり、本
発明の技術的範囲を制限するものではないことが明瞭に
理解すべきである。
【図面の簡単な説明】
【図１】完全なブリッジゼロ電圧スイッチＤＣ／ＤＣ変
換器の概略回路図。
【図２】本発明による、また図１のＺＶＳ変換器に含ま
れる迅速な電流検出器を使用する非同期出力ＭＯＳＦＥ
Ｔ整流器ゲート駆動装置の概略回路図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トマ・アンドレ・アレクサンドル・アリー ユ・カノン ベルギー国、ベ− − 1490 クール・サ ン・エチェンヌ、リュ・フランソワ 25

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 電流レベルが非対称導電インピーダンス
    により負荷された変成器の２次巻線から検出される交流
    電流検出器において、 電流は検出用変成器の１次巻線を通って流れ、逆方向の
    極性の２つの非対称導電インピーダンスは検出用変成器
    の２次巻線において並列に分枝され、２つのインピーダ
    ンスのどちらが導電性であるかを感知する検出手段が設
    けられていることを特徴とする交流電流検出器。
  2. 【請求項２】 各インピーダンスは双極トランジスタの
    エミッタベースの接合部と直列の抵抗によって構成さ
    れ、相補性の２つのトランジスタは電源によって供給さ
    れるトーテンポールを形成し、共通に接続されたエミッ
    タにおいて出力信号を生成することを特徴とする請求項
    １記載の交流電流検出器。
  3. 【請求項３】 前記２次巻線の巻回数は前記変成器の１
    次巻線に対して少なくとも１桁大きい、例えば50倍の大
    きさであることを特徴とする請求項１記載の交流電流検
    出器。
  4. 【請求項４】 保護ダイオードは前記トランジスタのコ
    レクタを前記電源に結合していることを特徴とする請求
    項２記載の交流電流検出器。
  5. 【請求項５】 飽和阻止ダイオードは前記トランジスタ
    のベースコレクタ接合部と並列に接続されることを特徴
    とする請求項２記載の交流電流検出器。
  6. 【請求項６】 出力ポートがＭＯＳＦＥＴ出力整流器の
    ゲート電極とソース電極との間に結合された個々の交流
    電流検出器の入力ポートと直列に関連された１つ以上の
    ＭＯＳＦＥＴ出力整流器に供給する出力変成器を備えた
    電源回路において、 入力ポートは関連した整流器のドレイン電流を供給さ
    れ、検出器は出力変成器の巻線によって給電されること
    を特徴とする電源回路。
  7. 【請求項７】 ＭＯＳＦＥＴ出力整流器本体ダイオード
    またはソースとドレインとの間のダイオードはＭＯＳＦ
    ＥＴの状態の変化の前に一時的に導電性にされることを
    特徴とする請求項６記載の電源回路。
  8. 【請求項８】 変成器の１次巻線は検出器に含まれ、入
    力ポートに接続されている請求項１に示された電流検出
    器を特徴とする請求項６記載の電源回路。
  9. 【請求項９】 トーテンポール電源を構成する出力変成
    器の巻線の両端の電位はドレイン電流が検出器変成器の
    磁化電流を越えた時にＭＯＳＦＥＴ出力整流器を導電性
    にするめたに出力ポートに結合されることを特徴とする
    請求項２または８記載の電源回路。
  10. 【請求項１０】 入力ポートと直列の出力整流器は出力
    整流器と出力並列容量との間に直接接続されることを特
    徴とする請求項８記載の電源回路。
  11. 【請求項１１】 出力変成器の入力巻線と直列のインダ
    クタンスを具備することを特徴とする請求項10記載の電
    源回路。
  12. 【請求項１２】 インダクタンスと直列のＤＣ遮断容量
    を具備することを特徴とする請求項11記載の電源回路。
  13. 【請求項１３】 ４つのＭＯＳＦＥＴスイッチを備えた
    完全なブリッジゼロ電圧切替えＤＣ／ＤＣ変換器として
    構成されていることを特徴とする請求項12記載の電源回
    路。
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