JPH05266222A - Output buffer control circuit - Google Patents
Output buffer control circuitInfo
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- JPH05266222A JPH05266222A JP4064408A JP6440892A JPH05266222A JP H05266222 A JPH05266222 A JP H05266222A JP 4064408 A JP4064408 A JP 4064408A JP 6440892 A JP6440892 A JP 6440892A JP H05266222 A JPH05266222 A JP H05266222A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は出力バッファ制御回路に
関し、特に、出力バッファの出力状態および入力状態の
切替えを制御する出力バッファ制御回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer control circuit, and more particularly to an output buffer control circuit for controlling switching between an output state and an input state of an output buffer.
【０００２】[0002]
【従来の技術】従来の、この種の出力バッファ制御回路
の一例を図６に示す。図６に示されるように、インバー
タ５２、ＮＡＮＤ回路５３、ＮＯＲ回路５４、ＰＭＯＳ
トランジスタ５５およびＮＭＯＳトランジスタ５６より
成る出力バッファ５１に対応して、イネーブル信号発生
回路５０が設けられており、イネーブル信号発生回路５
０からは、出力バッファ５１の出力状態／非出力状態を
切替えるために、所定の出力命令等を介して、出力バッ
ファ５１をイネーブルするためのイネーブル信号１１２
が出力され、出力バッファ５１に入力される。なお、こ
の従来例における各信号を示すタイミング図が、図７
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）
に示される。2. Description of the Related Art FIG. 6 shows an example of a conventional output buffer control circuit of this type. As shown in FIG. 6, an inverter 52, a NAND circuit 53, a NOR circuit 54, a PMOS
An enable signal generating circuit 50 is provided corresponding to the output buffer 51 including a transistor 55 and an NMOS transistor 56.
From 0, an enable signal 112 for enabling the output buffer 51 via a predetermined output command or the like in order to switch the output state / non-output state of the output buffer 51.
Is output and input to the output buffer 51. A timing diagram showing each signal in this conventional example is shown in FIG.
(A), (b), (c), (d), (e) and (f)
Shown in.
【０００３】図６の従来例においては、出力バッファ５
１が出力状態でない時には、出力端子６３には、“０”
レベルに対応して、比較的大きな抵抗等を介して接地さ
れているものとする。イネーブル信号発生回路５０より
出力されるイネーブル信号１１２が“１”レベルになる
と、出力バッファ５１内において、ＰＭＯＳトランジス
タ５５のゲートに入力されるＮＡＮＤ回路５３の出力レ
ベルは、データ信号１１３が“１”レベルで入力されて
いるために“０”レベルとなる。また、ＮＭＯＳトラン
ジスタ５６のゲートに入力されるＮＯＲ回路５４の出力
レベルは、インバータ５２の出力が“０”レベルとなる
ために、同様に“０”レベルとなる。従って、ＰＭＯＳ
トランジスタ５５はオンの状態となり、ＮＭＯＳトラン
ジスタ５６がオフの状態となって、出力端子６３には
“１”レベルの出力信号１１４が出力される。In the conventional example of FIG. 6, the output buffer 5
When 1 is not in the output state, "0" is output to the output terminal 63.
Corresponding to the level, it is assumed that it is grounded via a relatively large resistance or the like. When the enable signal 112 output from the enable signal generation circuit 50 becomes “1” level, the output level of the NAND circuit 53 input to the gate of the PMOS transistor 55 in the output buffer 51 is the data signal 113 “1”. Since it is input at the level, it becomes the "0" level. Further, the output level of the NOR circuit 54 input to the gate of the NMOS transistor 56 also becomes "0" level because the output of the inverter 52 becomes "0" level. Therefore, the PMOS
The transistor 55 is turned on, the NMOS transistor 56 is turned off, and the "1" level output signal 114 is output to the output terminal 63.
【０００４】次に、イネーブル信号発生回路５０より出
力されるイネーブル信号１１２のレベルが“０”レベル
になると、出力バッファ５１内において、ＰＭＯＳトラ
ンジスタ５５のゲートに入力されるＮＡＮＤ回路５３の
出力レベルは“１”レベルとなる。また、ＮＭＯＳトラ
ンジスタ５６のゲートに入力されるＮＯＲ回路５４の出
力レベルは、インバータ５２の出力が“１”レベルとな
るために、“０”レベルとなる。従って、ＰＭＯＳトラ
ンジスタ５５およびＮＭＯＳトランジスタ５６が、共に
オフの状態となって、出力端子６３はハイインピーダン
ス状態となり、本従来例の場合には、前述のように、出
力端子６３が比較的大きな抵抗を介して接地されている
ために、出力信号１１４は“０”レベルとなる。Next, when the level of the enable signal 112 output from the enable signal generation circuit 50 becomes "0" level, the output level of the NAND circuit 53 input to the gate of the PMOS transistor 55 in the output buffer 51 becomes high. It becomes "1" level. The output level of the NOR circuit 54 input to the gate of the NMOS transistor 56 becomes "0" level because the output of the inverter 52 becomes "1" level. Therefore, the PMOS transistor 55 and the NMOS transistor 56 are both turned off, and the output terminal 63 is in a high impedance state. In the case of the conventional example, as described above, the output terminal 63 has a relatively large resistance. Since it is grounded through the output signal 114, the output signal 114 is at "0" level.
【０００５】[0005]
【発明が解決しようとする課題】上述した従来の出力バ
ッファ制御回路においては、図２（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）および（ｆ）に示されるよう
に、イネーブル信号１１２と、データ信号１１３のレベ
ル変化のタイミングにより、一瞬、インバータ５２の出
力レベルとデータ信号１１３が共に“０”レベルとなる
ために、ＮＯＲ回路５４の出力レベルに、図２（ｆ）に
示されるように、「ひげ」が現われる。この「ひげ」に
より、出力端子６３における“１”レベルの出力信号１
１４が、ハイ・インピーダンス状態になるまでの時間が
遅延するという欠点があり、また、ＮＯＲ回路５４の出
力に、当該「ひげ」が生じない場合においても、図７
（ｆ）に破線にて示されるように、抵抗接地された所定
レベルに到達するまでの時間が長くなり、規格として保
証される遅延時間に対するマージンが不足するという欠
点がある。In the above-mentioned conventional output buffer control circuit, as shown in FIGS. 2 (a), 2 (b),
As shown in (c), (d), (e) and (f), both the output level of the inverter 52 and the data signal 113 are momentarily "in accordance with the timing of the level change of the enable signal 112 and the data signal 113. Since it becomes the 0 ″ level, a “whisker” appears at the output level of the NOR circuit 54 as shown in FIG. Due to this "beard", the output signal 1 at the "1" level at the output terminal 63
14 has a drawback that the time until it becomes a high impedance state is delayed, and even when the "whisker" does not occur in the output of the NOR circuit 54, FIG.
As indicated by a broken line in (f), it takes a long time to reach a predetermined resistance grounded level, and there is a drawback that the margin for the delay time guaranteed as a standard is insufficient.
【０００６】[0006]
【課題を解決するための手段】本発明の出力バッファ制
御回路は、半導体集積回路の出力バッファの出力状態お
よび非出力状態を切替えるイネーブ信号を生成して出力
するイネーブル信号発生回路と、前記イネーブル信号に
対する遅延時間を制御調整するための遅延制御用データ
を保持する遅延制御用データ・レジスタと、前記イネー
ブル信号を入力し、前記遅延制御用データ・レジスタに
保持されている遅延制御用データに対応して出力される
遅延制御信号を介して、当該イネーブル信号の遅延時間
量を制御調整し、前記出力バッファに供給するイネーブ
ル信号遅延制御回路と、を備えて構成される。SUMMARY OF THE INVENTION An output buffer control circuit of the present invention is an enable signal generating circuit for generating and outputting an enable signal for switching between an output state and a non-output state of an output buffer of a semiconductor integrated circuit, and the enable signal. To the delay control data register for holding the delay control data for controlling and adjusting the delay time, and corresponding to the delay control data held in the delay control data register by inputting the enable signal. An enable signal delay control circuit that controls and adjusts the delay time amount of the enable signal via the delay control signal output by the output signal and supplies the delay time to the output buffer.
【０００７】[0007]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【０００８】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、インバー
タ５、ＮＡＮＤ回路６、ＮＯＲ回路７、ＰＭＯＳトラン
ジスタ８およびＮＭＯＳトランジスタ９より成る出力バ
ッファ４に対応して、イネーブル信号発生回路１と、イ
ネーブル信号遅延制御回路２と、遅延制御用レジスタ３
とを備えて構成される。なお、出力バッファ４自体は、
前述の従来例の場合と全く同様である。また図２
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）およ
び（ｇ）は、本実施例における各信号のタイミング図で
ある。FIG. 1 is a block diagram showing an embodiment of the present invention. As shown in FIG. 1, this embodiment corresponds to an output buffer 4 including an inverter 5, a NAND circuit 6, a NOR circuit 7, a PMOS transistor 8 and an NMOS transistor 9, and an enable signal generation circuit 1 and an enable signal. Delay control circuit 2 and delay control register 3
And is configured. The output buffer 4 itself is
This is exactly the same as the case of the above-mentioned conventional example. See also FIG.
(A), (b), (c), (d), (e), (f) and (g) are timing charts of respective signals in this embodiment.
【０００９】図１において、所定の出力命令等を介し
て、イネーブル信号発生回路１より、出力バッファ４の
出力状態／非出力状態を切替えるために、所定の出力命
令等を介して、出力バッファ５１をイネーブルするため
のイネーブル信号１０１が出力され、イネーブル信号遅
延制御回路２に入力される。イネーブル信号遅延制御回
路２に対しては、遅延制御用データ・レジスタ３に保持
されている遅延制御用データに対応する遅延制御信号１
０２も入力されており、この遅延制御信号を介して、上
述のイネーブル信号１０１は適宜遅延時間を制御調整さ
れ、イネーブル信号１０３として出力バッファ４に入力
される。出力バッファ４内においては、従来例の場合と
同様に、イネーブル信号１０３が“１”レベルの時には
出力バッファ４は出力状態となり、データ信号１０４に
対応する出力信号１０５が出力端子６１を介して出力さ
れる。この場合、“１”レベルのイネーブル信号１０３
に対応して、インバータ５の出力は“０”レベルとな
り、ＮＯＲ回路７に入力される。この時、ＮＯＲ回路７
に対するもう一つの入力信号であるデータ信号１０４
が、図３（ｄ）に示されるように、“１”から“０”レ
ベルに変化するが、出力バッファ４に入力されるイネー
ブル信号１０３のタイミングが、遅延制御用データ・レ
ジスタ３より出力される遅延制御信号１０２を介して、
イネーブル信号遅延制御回路２において、図７（ｆ）に
おいて示された「ひげ」が最小となるように遅延時間が
制御調整されており、これにより、図３（ｇ）に示され
るように、出力バッファ４の出力端子６１を出力状態か
ら非出力状態に移行させる際に、従来、出力信号１０５
に介在していた「ひげ」の存在は排除されている。従っ
て、上記「ひげ」が現われて、不要に非出力状態になる
までの時間が延伸するという事態を避けることごでき
る。In FIG. 1, in order to switch the output state / non-output state of the output buffer 4 from the enable signal generating circuit 1 via a predetermined output command or the like, the output buffer 51 via the predetermined output command or the like. The enable signal 101 for enabling the signal is output and input to the enable signal delay control circuit 2. For the enable signal delay control circuit 2, the delay control signal 1 corresponding to the delay control data held in the delay control data register 3
02 is also input, and the delay time of the above-mentioned enable signal 101 is appropriately controlled and adjusted via this delay control signal, and is input to the output buffer 4 as the enable signal 103. In the output buffer 4, as in the case of the conventional example, when the enable signal 103 is at "1" level, the output buffer 4 is in the output state, and the output signal 105 corresponding to the data signal 104 is output via the output terminal 61. To be done. In this case, the "1" level enable signal 103
Corresponding to, the output of the inverter 5 becomes "0" level and is input to the NOR circuit 7. At this time, the NOR circuit 7
Another input signal to the data signal 104
3 changes from “1” to “0” level as shown in FIG. 3D, but the timing of the enable signal 103 input to the output buffer 4 is output from the delay control data register 3. Via the delay control signal 102
In the enable signal delay control circuit 2, the delay time is controlled and adjusted so that the “whisker” shown in FIG. When shifting the output terminal 61 of the buffer 4 from the output state to the non-output state, conventionally, the output signal 105
The existence of the "beard" that had been intervened in was eliminated. Therefore, it is possible to avoid a situation in which the above-mentioned "beard" appears and the time until the non-output state is unnecessarily extended.
【００１０】図２に示されるのは、図１におけるイネー
ブル信号遅延制御回路２の一実施例を示す回路図であ
り、図２に示されるように、遅延制御用データ・レジス
タ３に対応して、イネーブル信号遅延制御回路２は、イ
ンバータ１０と、ＰＭＯＳトランジスタ１２および１
３、ＮＭＯＳトランジスタ１４および１５、およびイン
バータ１６を含むトライステート・バッファ１１と、Ｐ
ＭＯＳトランジスタ１８および１９、ＮＭＯＳトランジ
スタ２０および２１、およびインバータ２２を含むトラ
イステート・バッファ１７と、ＰＭＯＳトランジスタ２
４および２５、ＮＭＯＳトランジスタ２６および２７、
およびインバータ２８を含むトライステート・バッファ
２３と、ＰＭＯＳトランジスタ３０および３１、ＮＭＯ
Ｓトランジスタ３２および３３、およびインバータ３４
を含むトライステート・バッファ２９とを備えて構成さ
れる。FIG. 2 is a circuit diagram showing one embodiment of the enable signal delay control circuit 2 in FIG. 1, and corresponds to the delay control data register 3 as shown in FIG. The enable signal delay control circuit 2 includes an inverter 10 and PMOS transistors 12 and 1
3, a tristate buffer 11 including NMOS transistors 14 and 15 and an inverter 16, and P
Tristate buffer 17 including MOS transistors 18 and 19, NMOS transistors 20 and 21, and inverter 22, and PMOS transistor 2
4 and 25, NMOS transistors 26 and 27,
And a tri-state buffer 23 including an inverter 28, and PMOS transistors 30 and 31, NMO.
S transistors 32 and 33, and inverter 34
And a tri-state buffer 29 including.
【００１１】イネーブル信号発生回路１（図１参照）よ
り出力されるイネーブル信号１０１は、イネーブル信号
遅延制御回路２におけるインバータ１０により反転され
て、ＰＭＯＳトランジスタ１３、１９、２５および３１
のゲートと、ＮＭＯＳトランジスタ１４、２０、２６お
よび３２のゲートに入力される。各トライステート・バ
ッファに含まれるインバータ１６、２２、２８および３
４と、ＮＭＯＳトランジスタ１５、２１、２７および３
３のゲートには、それぞれ遅延制御用データ・レジスタ
３の出力Ｒ0 、Ｒ1 、Ｒ2 およびＲ3 に対応する遅延制
御信号１０２が入力されており、これらのＲ0 、Ｒ1 、
Ｒ2 およびＲ3 に対応する遅延制御信号１０２の出力さ
れる信号レベルにより、イネーブル信号遅延制御回路２
に含まれる各トライステート・バッファ１１、１７、２
３および２９のアクティブ／インアクティブが制御調整
される。即ち、これらのトライステート・バッファは、
遅延制御信号１０２のレベルが“１”レベルの時にはア
クティブとなり、“０”レベルの時にはインアクティブ
となる。従って、インバータ１０により反転されて入力
されるイネーブル信号は、遅延制御信号１０２に含まれ
るＲ0 、Ｒ1 、Ｒ2およびＲ3 に対応する出力レベルを
介して、アクティブとなるトライステート・バッファを
経由してドライブされ、そのアクティブとなるトライス
テート・バッファの個数に応じて立上りおよび立下りの
タイミングが調整されて、イネーブル信号１０３として
出力される。このように、遅延制御１０２による、イネ
ーブル信号１０１に対する立上りおよび立下りのタイミ
ングを調整することにより、前述のように、図１に示さ
れる出力端子６１における出力信号１０５の「ひげ」が
排除される。The enable signal 101 output from the enable signal generating circuit 1 (see FIG. 1) is inverted by the inverter 10 in the enable signal delay control circuit 2 to form PMOS transistors 13, 19, 25 and 31.
And the gates of the NMOS transistors 14, 20, 26 and 32. Inverters 16, 22, 28 and 3 included in each tristate buffer
4 and NMOS transistors 15, 21, 27 and 3
The delay control signals 102 corresponding to the outputs R 0 , R 1 , R 2 and R 3 of the delay control data register 3 are input to the gates of the delay control data registers 3, respectively, and these R 0 , R 1 ,
The enable signal delay control circuit 2 depends on the output signal level of the delay control signal 102 corresponding to R 2 and R 3.
Each tristate buffer 11, 17, 2 included in
The active / inactive of 3 and 29 are regulated. That is, these tristate buffers
When the level of the delay control signal 102 is "1" level, it becomes active, and when it is "0" level, it becomes inactive. Therefore, the enable signal inverted and input by the inverter 10 is output to the active tristate buffer via the output levels corresponding to R 0 , R 1 , R 2 and R 3 included in the delay control signal 102. The rising and falling timings are adjusted according to the number of active tri-state buffers that are driven via the output and output as the enable signal 103. In this way, by adjusting the rising and falling timings of the enable signal 101 by the delay control 102, as described above, the "whisker" of the output signal 105 at the output terminal 61 shown in FIG. 1 is eliminated. ..
【００１２】また、図４に示されるのは、イネーブル信
号遅延制御回路の他の実施例を示す回路図であるが、図
４に示されるように、本実施例におけるイネーブル信号
遅延制御回路３４は、遅延制御用データ・レジスタ３に
対応して、インバータ３５および３６と、トランスファ
・ゲート３７〜４０と、容量４１〜４４とを備えて構成
される。Further, FIG. 4 is a circuit diagram showing another embodiment of the enable signal delay control circuit. As shown in FIG. 4, the enable signal delay control circuit 34 in this embodiment is Corresponding to the delay control data register 3, inverters 35 and 36, transfer gates 37 to 40, and capacitors 41 to 44 are provided.
【００１３】図４において、イネーブル信号１０１はイ
ンバータ３５により反転されてインバータ３６に入力さ
れるが、その過程において、遅延制御信号１０２に含ま
れるＲ0 、Ｒ1 、Ｒ2 およびＲ3 に対応する出力レベル
が“１”レベルの時には、トランスファ・ゲート３７、
３８、３９および４０は、それぞれオン状態となり、そ
れぞれ対応する容量４１、４２、４３および４４を介し
て遅延時間制御が行われ、これにより、インバータ３６
を介して出力されるイネーブル信号の遅延時間が調整さ
れる。In FIG. 4, the enable signal 101 is inverted by the inverter 35 and input to the inverter 36. In the process, the enable signal 101 corresponds to R 0 , R 1 , R 2 and R 3 included in the delay control signal 102. When the output level is "1" level, the transfer gate 37,
38, 39, and 40 are turned on, and delay time control is performed via the corresponding capacitors 41, 42, 43, and 44, respectively.
The delay time of the enable signal output via the is adjusted.
【００１４】次に、本発明の第２の実施例について説明
する。図５は、本実施例を示すブロック図である。図５
に示されるように、出力バッファ４９に対応して、イネ
ーブル信号発生回路４５と、イネーブル信号遅延制御回
路４６と、イネーブル信号遅延制御用データ・レジスタ
４７と、イネーブル信号遅延制御用データ・デコーダ４
８とを備えて構成される。本実施例においては、イネー
ブル信号発生回路４５より出力されるイネーブル信号１
０６は、イネーブル信号遅延制御回路４６に入力されて
遅延時間が制御されるが、イネーブル信号遅延制御回路
４６に入力される遅延制御信号１０８の生成の仕方にお
いて、第１の実施例との相違点がある。イネーブル信号
遅延制御用データ・レジスタ４７に保持されていた遅延
制御データ１０７は、イネーブル信号遅延制御用データ
・デコーダ４８に入力されてデコードされ、その出力
が、遅延制御信号１０８としてイネーブル信号遅延制御
回路４６に入力される。この遅延制御信号１０８を介し
て、上述のように、イネーブル信号１０６は、イネーブ
ル信号遅延制御回路４６において遅延時間が制御され
る。この場合に、イネーブル信号遅延制御用データ・レ
ジスタ４７から出力される遅延制御データ１０７が２ビ
ットであっても、イネーブル信号遅延制御用データ・デ
コーダ４８から出力される遅延制御信号１０８は４ビッ
トの制御出力として得られ、外部から当該イネーブル信
号遅延制御用データ・デコーダ４８に入力される遅延制
御データ１０７のビット数を低減することが可能になる
という利点がある。Next, a second embodiment of the present invention will be described. FIG. 5 is a block diagram showing this embodiment. Figure 5
3, the enable signal generation circuit 45, the enable signal delay control circuit 46, the enable signal delay control data register 47, and the enable signal delay control data decoder 4 are associated with the output buffer 49.
And 8. In this embodiment, the enable signal 1 output from the enable signal generation circuit 45 is used.
06 is input to the enable signal delay control circuit 46 to control the delay time. However, the method of generating the delay control signal 108 input to the enable signal delay control circuit 46 is different from that of the first embodiment. There is. The delay control data 107 held in the enable signal delay control data register 47 is input to and decoded by the enable signal delay control data decoder 48, and the output thereof is the enable signal delay control circuit as the delay control signal 108. 46 is input. The delay time of the enable signal 106 is controlled by the enable signal delay control circuit 46 via the delay control signal 108, as described above. In this case, even if the delay control data 107 output from the enable signal delay control data register 47 is 2 bits, the delay control signal 108 output from the enable signal delay control data decoder 48 is 4 bits. There is an advantage that the number of bits of the delay control data 107 obtained as a control output and input to the enable signal delay control data decoder 48 from the outside can be reduced.
【００１５】[0015]
【発明の効果】以上説明したように、本発明は、出力バ
ッファに対するイネーブル信号の遅延時間を、当該イネ
ーブル信号遅延制御用レジスタに設定される遅延時間に
より制御調整することにより、前記出力バッファ内にお
いて生起する「ひげ」パルスによって生じる遅延時間マ
ージン不足を解消することができるという効果がある。As described above, according to the present invention, the delay time of the enable signal for the output buffer is controlled and adjusted by the delay time set in the enable signal delay control register, so that the delay time in the output buffer is increased. This has the effect of eliminating the delay time margin shortage caused by the "beard" pulse that occurs.
【図１】本発明の第１の実施例を示すブロック図であ
る。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図２】第１の実施例におけるイネーブル信号遅延制御
回路の一実施例を示す回路図である。FIG. 2 is a circuit diagram showing an embodiment of an enable signal delay control circuit in the first embodiment.
【図３】第１の実施例における各信号のタイミングチャ
ートを示す図である。FIG. 3 is a diagram showing a timing chart of each signal in the first embodiment.
【図４】第１の実施例におけるイネーブル信号遅延制御
回路の他の実施例を示す回路図である。FIG. 4 is a circuit diagram showing another embodiment of the enable signal delay control circuit in the first embodiment.
【図５】本発明の第２の実施例を示すブロック図であ
る。FIG. 5 is a block diagram showing a second embodiment of the present invention.
【図６】従来例を示すブロック図である。FIG. 6 is a block diagram showing a conventional example.
【図７】従来例における各信号のタイミングチャートを
示す図である。FIG. 7 is a diagram showing a timing chart of each signal in a conventional example.
１、４５、５０ イネーブル信号発生回路 ２、４６ イネーブ信号遅延制御回路 ３ 遅延制御用データ・レジスタ ４、４９、５１ 出力バッファ ５、１０、１６、２２、２８、３４、３５、３６、５２
インバータ ６、５３ ＮＡＮＤ回路 ７、５４ ＮＯＲ回路 ８、１２、１３、１８、１９、２４、２５、３０、３
１、５５ ＰＭＯＳトランジスタ ９ １４、１５、２０、２１、２６、２７、３２、３
３、５６ ＮＭＯＳトランジスタ １１、１７、２３、２９ トライステート・バッファ ３７〜４０ トランスファ・ゲート ４１〜４４ 容量 ４７ イネーブル信号遅延制御用データ・レジスタ ４８ イネーブル信号遅延制御用データ・デコーダ1, 45, 50 Enable signal generation circuit 2, 46 Enable signal delay control circuit 3 Delay control data register 4, 49, 51 Output buffer 5, 10, 16, 22, 28, 34, 35, 36, 52
Inverter 6,53 NAND circuit 7,54 NOR circuit 8, 12, 13, 18, 19, 24, 25, 30, 3
1, 55 PMOS transistors 9 14, 15, 20, 21, 26, 27, 32, 3
3, 56 NMOS transistor 11, 17, 23, 29 Tri-state buffer 37-40 Transfer gate 41-44 Capacitance 47 Enable signal delay control data register 48 Enable signal delay control data decoder
Claims (1)
態および非出力状態を切替えるイネーブ信号を生成して
出力するイネーブル信号発生回路と、 前記イネーブル信号に対する遅延時間を制御調整するた
めの遅延制御用データを保持する遅延制御用データ・レ
ジスタと、 前記イネーブル信号を入力し、前記遅延制御用データ・
レジスタに保持されている遅延制御用データに対応して
出力される遅延制御信号を介して、当該イネーブル信号
の遅延時間量を制御調整し、前記出力バッファに供給す
るイネーブル信号遅延制御回路と、 を備えることを特徴とする出力バッファ制御回路。1. An enable signal generating circuit for generating and outputting an enable signal for switching between an output state and a non-output state of an output buffer of a semiconductor integrated circuit, and delay control data for controlling and adjusting a delay time with respect to the enable signal. And a delay control data register for holding the delay control data register for inputting the enable signal.
An enable signal delay control circuit that controls and adjusts the delay time amount of the enable signal via a delay control signal output corresponding to the delay control data held in the register and supplies the delay signal to the output buffer. An output buffer control circuit, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4064408A JPH05266222A (en) | 1992-03-23 | 1992-03-23 | Output buffer control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4064408A JPH05266222A (en) | 1992-03-23 | 1992-03-23 | Output buffer control circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05266222A true JPH05266222A (en) | 1993-10-15 |
Family
ID=13257456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4064408A Pending JPH05266222A (en) | 1992-03-23 | 1992-03-23 | Output buffer control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05266222A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7728641B2 (en) | 2005-11-09 | 2010-06-01 | Hynix Semiconductor Inc. | Apparatus and method for outputting data of semiconductor memory apparatus |
-
1992
- 1992-03-23 JP JP4064408A patent/JPH05266222A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7728641B2 (en) | 2005-11-09 | 2010-06-01 | Hynix Semiconductor Inc. | Apparatus and method for outputting data of semiconductor memory apparatus |
| US8508273B2 (en) | 2005-11-09 | 2013-08-13 | Hynix Semiconductor Inc. | Apparatus and method for outputting data of semiconductor memory apparatus |
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|---|---|---|---|
| A02 | Decision of refusal |
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