JPH05259916A - 電流加算型ｄ／ａ変換器 - Google Patents

Abstract

(57)【要約】 【目的】 定電流源からなる基本セルを複数個マトリク
ス状に配置し、入力デジタル信号に対する出力すべきセ
ルを選択するデコーダを備えた電流加算型Ｄ／Ａ変換器
であって、変換すべき入力データが連続的に変化した場
合に、この出力電圧にグリッチが出ない具体的構成を提
供することを目的とする。 【構成】 定電流源とスイッチとこのスイッチのオン／
オフを制御するロジック回路からなる複数個のセル１〜
３１をマトリクス状に配置し、入力デジタル信号に対す
る出力すべきセルを選択するための制御信号ｘｉ、ｙ
ｊ、ｚｉを発生させるデコーダ５２を備えた電流加算型
Ｄ／Ａ変換器であって、前記レコーダ５２で入力データ
が連続的に変化する限りはグリッチが出ないような組合
せになるように各セルを選択する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、定電流源を複数用いた
電流加算型Ｄ／Ａ変換器に関するもので、変化すべき入
力デジタル信号が変化した時の過渡応答時に変換出力に
生じるグリッチを軽減除去せしめんとするものである。

【０００２】

【従来の技術】近年、デジタル信号処理技術の進歩に伴
い、Ｄ／Ａ変換器の高速・高精度化の要求が高まってい
る。

【０００３】以下に従来の電流加算型Ｄ／Ａ変換器の回
路について図面を用いて説明する。図３は従来の電流加
算型の５ビットＤ／Ａ変換器のブロック図である。図３
において、１〜３１はマトリクス状に並べられた３１個
のセル、５２はデコーダ、６１と６２はラッチ回路、６
３はクロック入力端子（ＣＬＫ）、５１はデジタル入力
端子、７２は各セルの定電流源の電流値設定用バイアス
回路、７１はバイアス設定用基準電源入力端子、４１は
Ｄ／Ａ変換器の電流出力端子である。通常この出力端子
４１には抵抗４２が接続され、４２の他端は接地されて
いる。２１と２８のセルを図４に示す。各セルは、定電
流源とスイッチＳＷと若干のロジック回路により構成さ
れ、各セルに入力される三本の制御線ｘｉ，ｙｊ，ｚｉ
によって（表１）に示されるようにスイッチＳＷが制御
される。

【０００４】

【表１】

【０００５】例えば、２１のセルでは、ｘ３とｙ５が共
に１またはｚ３が１の場合にのみＯＮ側にスイッチＳＷ
２１が接続される。これより以下では各セル内のスイッ
チＳＷ２１がＯＮ側に接続されることを”選択される”
と表現する。このような構成により、デジタル入力端子
５１に入力されたデータに応じて対応するセルを選択す
るようにデコーダ５２により制御され、選択されたセル
の電流は電流出力端子４１より出力される。１〜３１の
数字はまた、入力データが１０進数で１から３１までカ
ウント・アップしていった場合のセルの選択順序を示し
ている。

【０００６】例えば、１０進数で９に対応する入力デー
タがＤ／Ａ変換器に入力された場合には、各制御線の状
態は（表２）に示されるようになり、図３の斜線で示さ
れたセルが選択され、その出力が電流出力端子４１より
出力される。

【０００７】

【表２】

【０００８】

【発明が解決しようとする課題】ところで、ｘｉ，ｙ
ｊ，ｚｉの各制御線の信号は、配線の非対称性や製造工
程上等の要因で、信号間あるいは各セル間で伝達時間に
わずかに時間差を生じてしまう。その結果、入力データ
をデータ１からデータ２に変化させたときに、上記の制
御線には瞬間的に第３のデータ（データ３）が発生して
しまうことがある。このデータ３がデータ１とデータ２
の間の数字でないと、場合によって出力端子４１の電圧
にグリッチを生じてしまう。このような状況は（表１）
のモード２からモード３へ、あるいは逆にモード３から
モード２へ変化するセルが複数個ある場合に生じる。つ
まりデータ１とデータ２の間において”選択された”状
態を維持するのに制御信号ｘｉとｙｊのみを印加した状
態（モード３）から制御信号ｚｉのみを印加した状態
（モード２）に、あるいは制御信号ｚｉのみを印加した
状態（モード２）から制御信号ｘｉとｙｊのみを印加し
た状態（モード３）へ遷移させるセルが複数個ある場合
に、各制御信号の変化が同時でないとグリッチが生じ
る。例えば入力データが８から９に変化する時、ｙｊの
各制御信号がｘｉ，ｚｉの制御信号よりも早く変化した
場合、（表３）に示すような信号状態になる。

【０００９】

【表３】

【００１０】この状態は、入力データが１の場合と同じ
信号状態であり、２〜８のセルに関しては（表１）のモ
ード３〜モード２への遷移が生じている。この信号状態
にあれば必然的に出力端子４１にはそれに対応する電流
値が現れる。この時の出力端子４１の電圧の変化を図５
に示す。このようなグリッチは、画像信号処理に用いら
れるＤ／Ａ変換器としては大きな問題となる。

【００１１】本発明は、上記従来の問題点を解決するも
ので、連続する入力データの遷移においてグリッチのな
い電流加算型Ｄ／Ａ変換器を提供することを目的とす
る。

【００１２】

【課題を解決するための手段】この目的を達成するため
に本発明の電流加算型Ｄ／Ａ変換器は、定電流源とその
定電流源を共通の出力端子に選択的に接続するスイッチ
とそのスイッチを駆動するロジック回路をそれぞれ有す
る複数個のセルを、Ｎ行、Ｍ列のマトリクス状に配置し
たセル・マトリクスと、前記各行毎の各セルに共通に第
一の制御信号を印加するために各行毎に設けられた複数
本の第一の制御線ｚｉ群と、前記各行毎の各セルに共通
に第二の制御信号を印加するために各行毎に設けられた
複数本の第二の制御線ｘｉ群と、前記各列の奇数番目の
前記各行毎の各セルに共通に第三の制御信号を印加する
ために各列毎に設けられた複数本の第三の制御線ｙｊ群
と、前記各列の偶数番目の前記各行毎の各セルに共通に
第三の制御信号と逆相の第四の制御信号を印加するため
に各列毎に設けられた複数本の第四の制御線”ｙｊ”群
と、入力デジタル信号のデータ値に応じて前記第一、第
二、第三、第四の各制御線群内の予め定められた制御線
に選択的に前記各制御信号を印加するデコーダで構成さ
れている。

【００１３】

【作用】この構成によって、（表２）に示した入力デー
タが８から９に変化するときのように、（表１）のモー
ド２とモード３の間の遷移を生じるセルが無くなるた
め、入力データが連続的に変化する限りは上記問題のグ
リッチは発生しなくなる。

【００１４】

【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図１は、本発明による電流加算型の
５ビットＤ／Ａ変換器のブロック図である。図１におい
て、１〜３１はマトリクス状に並べられた３１個のセ
ル、５２はデコーダ、６１と６２はラッチ回路、６３は
クロック入力端子（ＣＬＫ）、５１はデジタル入力端
子、７２は各セルの定電流源の電流値設定用バイアス回
路、７１はバイアス設定用基準電源入力端子、４１はＤ
／Ａ変換器の電流出力端子である。通常この電流出力端
子４１には抵抗４２が接続され、この抵抗４２の他端は
接地されている。それぞれのセルの中の数字は入力デー
タが１０進数で１から３１までカウント・アップしてい
った場合に選択されていくセルの順序を示している。ま
た、図２にセル２１と２８を示す。各セルは、定電流源
とスイッチと若干のロジック回路により構成されてい
る。

【００１５】この各セルのロジック回路に接続される制
御線は、セル・マトリクスの各行毎のセルに共通に第一
の制御信号を印加するために各行毎に設けられたｚ１〜
ｚ４の第一の制御線ｚｉ群と、前記各行毎の各セルに共
通に第二の制御信号を印加するために各行毎に設けられ
たｘ１〜ｘ４の第二の制御線ｘｉ群と、前記各列の奇数
番目の前記各行毎の各セルに共通に第三の制御信号を印
加するために各列毎に設けられたｙ１〜ｙ８の第三の制
御線ｙｊ群と、前記各列の偶数番目の各行毎の各セルに
共通に前記第三の制御信号と逆相の第四の制御信号を印
加するために各列毎に設けられた”ｙ１”〜”ｙ８”の
第四の制御線”ｙｊ”群とにより構成されている。

【００１６】そして、前記セルのロジック回路は前記第
二と第三の制御線を通して第二と第三の制御信号が共に
印加された時、前記第二と第四の制御線を通して第二と
第四の制御信号が共に印加された時あるいは前記第一の
制御線を通して第一の制御信号が印加された時にそのセ
ルの前記スイッチを閉成するよう構成されている。

【００１７】すなわち、セル・マトリックスの奇数行目
の各セル１〜８．１７〜２４のｙ制御は制御線ｙ１〜ｙ
８により、偶数行目の各セル９〜１６．２５〜３１のｙ
制御は制御線”ｙ１”〜”ｙ８”によりそれぞれ制御さ
れるよう構成されている。

【００１８】また、入力デジタル信号のデータ値に応じ
て、前記第一、第二、第三、第四の各制御線群内の予め
定められた制御線に選択的に前記各制御信号を印加する
デコーダ５２は、前記入力デジタル信号のデータ値が連
続的に変化したとき、（表１）のモード２とモード３の
間の遷移を生じないように、前記各制御線群の制御信号
を発生するように構成されている。

【００１９】以上のように構成された電流加算型Ｄ／Ａ
変換器において、全入力データに対する各制御線の状態
を（表４）に示す。

【００２０】

【表４】

【００２１】（表４）に示すように入力データが連続し
て変化する際に（表１）のモード２とモード３の間の遷
移を生じるセルは無い。このように、入力データが連続
的に変化する限りはグリッチを無くすることができると
いう点で優れた効果が得られる。

【００２２】

【発明の効果】以上の説明から明らかなように、本発明
によれば入力データが１ずつ変化する時に、（表１）の
モード２とモード３の間の遷移を生じるセルが無くなる
ようにデコーダを構成することにより、入力データが連
続的に変化する限りはグリッチの無いＤ／Ａ変換器を提
供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例における電流加算型Ｄ／Ａ変
換器のブロック図

【図２】同実施例におけるセル内の構造を示す電気回路
図

【図３】従来例における電流加算型Ｄ／Ａ変換器のブロ
ック図

【図４】同従来例におけるセル内の構造を示す電気回路
図

【図５】従来例において入力データが８から９に変化し
た時の出力電圧の応答特性を示す図

【符号の説明】

１〜３１ マトリクス状に配置された３１個のセル ４１ 電流出力端子 ４２ 電流電圧変換用抵抗 ５１ デジタル・データ入力端子 ５２ デコーダ回路 ６１、６２ ラッチ回路 ６３ クロック入力端子 ７１ 基準電圧入力端子 ７２ バイアス設定回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】定電流源とその定電流源を共通の出力端子
   に選択的に接続するスイッチとそのスイッチを駆動する
   ロジック回路をそれぞれ有する複数個のセルを、Ｎ行、
   Ｍ列のマトリクス状に配置したセル・マトリクスと、 前記各行毎の各セルに共通に第一の制御信号を印加する
   ために各行毎に設けられた複数本の第一の制御線ｚｉ群
   と、 前記各行毎の各セルに共通に第二の制御信号を印加する
   ために各行毎に設けられた複数本の第二の制御線ｘｉ群
   と、 前記各列の奇数番目の前記各行毎の各セルに共通に第三
   の制御信号を印加するために各列毎に設けられた複数本
   の第三の制御線ｙｊ群と、 前記各列の偶数番目の前記各行毎の各セルに共通に第三
   の制御信号と逆相の第四の制御信号を印加するために各
   列毎に設けられた複数本の第四の制御線”ｙｊ”群と、 入力デジタル信号のデータ値に応じて前記第一、第二、
   第三、第四の各制御線群内の予め定められた制御線に選
   択的に前記各制御信号を印加するデコーダとを有し、 前記各セルのロジック回路は前記第二と第三の制御線を
   通して第二と第三の制御信号が共に印加された時、前記
   第二と第四の制御線を通して第二と第四の制御信号が共
   に印加された時、あるいは前記第一の制御線を通して第
   一の制御信号が印加された時にそのセルの前記スイッチ
   を閉成するよう構成され、前記デコーダは、前記入力デ
   ジタル信号のデータ値が連続的に変化したとき、前記各
   制御線群の制御信号がグリッチの原因となるコードを発
   生しない構成となっており、前記入力デジタル信号のデ
   ータ値に応じた値の電流を前記出力端子に得ることを特
   徴とする電流加算型Ｄ／Ａ変換器。