JPH0525945U - 電流制限回路 - Google Patents
電流制限回路Info
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- JPH0525945U JPH0525945U JP8192891U JP8192891U JPH0525945U JP H0525945 U JPH0525945 U JP H0525945U JP 8192891 U JP8192891 U JP 8192891U JP 8192891 U JP8192891 U JP 8192891U JP H0525945 U JPH0525945 U JP H0525945U
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- Japan
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- fet
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Abstract
(57)【要約】
【目的】 負荷短絡時に負荷を確実に遮断するための電
流制限回路を小数の部品点数で構成する。 【構成】 Pチャネル形MOS・FETを電源と負荷と
の間に挿入し、負荷電流が所定値以上になると、MOS
・FETのゲートをpnp形トランジスタでフィードバ
ック制御して定電流回路を構成し、更にFETの内部電
圧降下が所定値以上になると該トランジスタで該FET
をカットオフする過電流遮断回路を構成する。
流制限回路を小数の部品点数で構成する。 【構成】 Pチャネル形MOS・FETを電源と負荷と
の間に挿入し、負荷電流が所定値以上になると、MOS
・FETのゲートをpnp形トランジスタでフィードバ
ック制御して定電流回路を構成し、更にFETの内部電
圧降下が所定値以上になると該トランジスタで該FET
をカットオフする過電流遮断回路を構成する。
Description
【0001】
本考案は電流制限回路に関し、特にフの字垂下特性を有するいわゆるフォール ドバック保護回路に関するものである。
【0002】
図3は従来のこの種の回路を示す接続図であり、図において、1は電源側正極 性端子、2は電源側負極性端子、3は負荷側正極性端子、4は負荷側負極性端子 、5は負荷であり、Q1,Q2はそれぞれトランジスタ、R5,R6,R7,R 8はそれぞれ抵抗、Ei は入力電圧、Ep はQ1のコレクタ電圧、Eo は負荷電 圧、Eb1,Eb2はそれぞれQ1,Q2のベース電圧、Iは負荷電流を示す。 抵抗R5,R6,R7の抵抗値を,それぞれR5 ,R6 ,R7 とし負荷5の抵 抗値をRL とすれば、 Eo =IRL ・・・(1),Ep =I(R5 +RL )・・・(2) Eb2=Ep R7 /(R6 +R7 )=kEp ・・・(3) Eb2−Eo =I{kR5 −(1−k)RL }・・・(4) である。
【0003】 負荷抵抗RL が大きく負荷電流Iが小さいときは、式(4)で示される電圧は 、トランジスタQ2がオンとなるベース・エミッタ間電圧VBEよりも低く、トラ ンジスタQ2はカットオフされており、ダイオード接続のトランジスタQ1から R5と負荷5の直列回路に電流Iを流しており、RL が減少すればIは増加する が、Eo はほぼ一定に保たれる。
【0004】 更にRL が減少しIが増加すると、式(4)で示す電圧はVBEを超え、Q2に 電流が流れるようになる。そして、Q2の電流は抵抗R8を経て流れEb1を低下 させる。 そして、Eb1の低下によりQ1の内部電圧降下が増加し、その増加がRL の減 少と平衡している間はIは一定に保たれ、Eo はRL の低下に比例して低下する が、式(4)に示す電圧が更に低下すると、Iが減少するようになる。 たとえば、負荷短絡事故が発生してRL =0となると、式(4)の電圧はkI R5 になり、そのときのIの値をID とすれば、kIR5 =VBEの条件から、 ID =VBE/kR5 ・・・(5)となる。 図4は図3の回路の特性を示す特性図である。
【0005】
解決しようとする問題点は、フの字垂下特性の効果を大きくするためには短絡 事故時の短絡電流ID を小さくする必要があるが、短絡電流ID を小さくすると 電圧降下が大きくなる点にある。
【0006】 すなわち、上述の式(5)におけるkの値は、式(3)から明らかなようにそ の最大値が1であり、従ってID を小さくするためにはR5 を大きくしておく必 要があるが、R5 を大きくすると負荷電流による電圧降下が大きくなるという問 題がある。 また、従来の回路では無負荷時においてもR6,R7の直列回路に電流が流れ て電力を消耗してしまい、特に電池電源を使用する場合には具合が悪い等の問題 点があった。
【0007】 本考案はかかる課題を解決するためになされたもので、簡単な構成で負荷短絡 時に負荷回路を完全に遮断することができる電流制限回路を提供することを目的 としている。
【0008】
本考案に係わる電流制限回路は、スイッチ素子としてPチャネル形MOS・F ET(MOS電界効果トランジスタ)を用い、そのゲート電圧をpnpトランジ スタで制御し、負荷短絡時にはFETをカットオフすることを特徴としている。
【0009】
以下、本考案の一実施例を図面を用いて説明する。図1は本考案の一実施例を 示す接続図で、図において、図3と同一符号は同一または相当部分を示し、6は pnpトランジスタ、7はPチャネルのMOS・FET、8は第1の抵抗、9は 第2の抵抗、10は第3の抵抗、11は第4の抵抗を示す。なお、抵抗8,9, 10,11の抵抗値は、それぞれR1 ,R2 ,R3 ,R4 とする。
【0010】 また、PチャネルのMOS・FET6は、エンハンス形でゲート・ソース間電 圧が0ボルトではドレイン・ソース間はオフとなり、ゲート・ソース間電圧がマ イナスとなるとドレイン・ソース間がオンとなるものを使用する。
【0011】 図1に示す回路は、FET7,抵抗8,トランジスタ6,抵抗11で負帰還に よる定電流回路が構成され、また、トランジスタ6,抵抗9,10,11で過電 流遮断回路が構成されている。 そして、トランジスタ6がオンとなるためのベース・エミッタ間電圧をVBEと すれば、定電流回路としては最大負荷電流IMAX に対し、 R1 =VBE/IMAX ・・・(6)であることが必要であり、またR4 はFET7 を十分ターン・オンできる抵抗値(例えば100kΩ)であることが必要である 。
【0012】 I<IMAX の範囲では、トランジスタ6はカットオフされており、電源から抵 抗8,FET7を経て、負荷5へ電流Iが流れる。FET7のオン状態でのソー ス・ドレイン間抵抗をRONとすると、 Ei −Eo =(R1 +RON)I・・・(7)となる。R1 +RONは比較的小さい ので、電流Iの変化に関わらずEo は、ほぼ一定とみなすことができる。 I=IMAX になると、トランジスタ6に電流が流れ始め、定電流回路の動作が 行われる。すなわち、Iが増大するとトランジスタ6から抵抗11を流れる電流 が増加し、FET7の内部抵抗RONを増大させ電流Iを減少させる。
【0013】 RONが増加すると、式(7)のEi −Eo が増加するが、これがVB になると 、過電流遮断回路が動作する。また、過電流遮断回路が動作すると、FET7の 電流は消滅するので、FET7の電流が消滅した状態でもトランジスタ6に十分 な電流が流れるようになっている。 すなわち、過電流遮断回路が動作を開始したとき、抵抗8,9,10と負荷5 を直列に流れる電流をIS とし、このときのFET7の電流を無視すれば、 IS (R1 +R2 )>VBE・・・(8) (VB −IS R3 )>VBE・・・(9) の条件に適合するように、R2 ,R3 の値が定められており、FET7の電流に 依存せずEi −Eo の値がVB 以上になると、過電流遮断回路の動作が開始され 、トランジスタ6には十分な電流が流れ、FET7がカットオフするようになっ ている。
【0014】 そして、FET7がカットオフした状態では、抵抗8,9,10,負荷5に電 流が流れ、I=IT =Ei /(R1 +R2 +R3 +RL )・・・(10)となり 、負荷短絡事故の場合は式(10)でRL =0となるが、R2 ,R3 の適当な選 択により、IT を十分に小さくすることができる。 負荷短絡時にはトランジスタ6と抵抗11に電流が流れるが、抵抗11の抵抗 値が大きいので消費電力は少ない。 また、RONが制御される状態では、(IMAX )2 ・RONの電力損があるが、現 在RONが0.035Ω程度のものが入手可能であり、IMAX =1Aの損失は0. 035Wとなり、従来のものの1/10程度に軽減することができる。また、負 荷5のオフ状態ではどの回路にも電流が流れない。
【0015】 図2は図1に示す回路の動作特性を表す特性図であり、図のb点からc点まで は定電流制御領域であり、これを通り超すと過電流遮断回路が動作して主電流が カットオフされ、補助回路の電流IT だけが残ることを示す。
【0016】
【考案の効果】 以上説明したように本考案の電流制限回路は、負荷短絡時に負荷回路を完全に 遮断することで電力損失や発熱を防止して回路の信頼性や安全性を向上させるこ とができ、負荷開放時には全然電流が流れないので直接電池に接続する等の用途 に使用でき、部品点数が少なく簡易で小型の回路とすることができ、例えば電池 と一体となったハンディ形のFMトランシーバ用の回路として使用する場合等に 顕著な効果がある。
【図1】本考案の一実施例を示す接続図である。
【図2】図1に示す回路の動作特性を表す特性図であ
る。
る。
【図3】従来の回路を示す接続図である。
【図4】図3に示す回路の動作特性を表す特性図であ
る。
る。
1 電源側の正極端子 2 電源側の負極端子 3 負荷側の正極端子 4 負荷側の負極端子 5 負荷 6 pnp形トランジスタ 7 Pチャネル形MOS・FET 8 第1の抵抗 9 第2の抵抗 10 第3の抵抗 11 第4の抵抗
Claims (1)
- 【請求項1】 電源側の正極性端子から第1の抵抗を経
て負荷側の正極性端子まで直列に接続されるPチャネル
形MOS・FET(MOS電界効果トランジスタ)、 そのエミッタが上記電源側の正極性端子に接続され、そ
のコレクタが上記MOS・FETのゲートに接続される
pnpトランジスタ、 上記MOS・FETのソースとドレイン間に第2の抵抗
と第3の抵抗との直列回路を接続し、この第2の抵抗と
第3の抵抗の接続点の電圧によって上記pnpトランジ
スタのベースを制御する手段、 上記電源側の負極性端子と上記負荷側の負極性端子を共
通に接続し、この共通接続点と上記MOS・FETのゲ
ートとの間に挿入される第4の抵抗、を備えた電流制限
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8192891U JPH0525945U (ja) | 1991-09-13 | 1991-09-13 | 電流制限回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8192891U JPH0525945U (ja) | 1991-09-13 | 1991-09-13 | 電流制限回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0525945U true JPH0525945U (ja) | 1993-04-02 |
Family
ID=13760130
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8192891U Pending JPH0525945U (ja) | 1991-09-13 | 1991-09-13 | 電流制限回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0525945U (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006149155A (ja) * | 2004-11-24 | 2006-06-08 | Fujitsu Ltd | 電圧安定化装置 |
JP2009100582A (ja) * | 2007-10-18 | 2009-05-07 | Yokogawa Electric Corp | 電流制限装置 |
EP3145043A4 (en) * | 2014-05-13 | 2017-10-18 | Beijing Tocel Electronics Co., Ltd. | Explosion-proof circuit, charging circuit and charging/discharging protection circuit of battery |
US11171642B2 (en) | 2018-10-30 | 2021-11-09 | Lg Chem, Ltd. | Driver circuit for controlling P-channel MOSFET, and control device comprising same |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60204225A (ja) * | 1984-03-02 | 1985-10-15 | ブラウン・ボバリ・ウント・シー・アクチエンゲゼルシヤフト | 保護装置 |
JPH03192691A (ja) * | 1989-12-21 | 1991-08-22 | Matsushita Electric Ind Co Ltd | ショート保護回路 |
-
1991
- 1991-09-13 JP JP8192891U patent/JPH0525945U/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS60204225A (ja) * | 1984-03-02 | 1985-10-15 | ブラウン・ボバリ・ウント・シー・アクチエンゲゼルシヤフト | 保護装置 |
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