JPH05249485A - スイッチング用薄膜トランジスタを備えたアクティブマトリックス液晶ディスプレイ - Google Patents
スイッチング用薄膜トランジスタを備えたアクティブマトリックス液晶ディスプレイInfo
- Publication number
- JPH05249485A JPH05249485A JP23524091A JP23524091A JPH05249485A JP H05249485 A JPH05249485 A JP H05249485A JP 23524091 A JP23524091 A JP 23524091A JP 23524091 A JP23524091 A JP 23524091A JP H05249485 A JPH05249485 A JP H05249485A
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- JP
- Japan
- Prior art keywords
- liquid crystal
- crystal display
- film transistor
- glass substrate
- active matrix
- Prior art date
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- Withdrawn
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- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】
【目的】 薄膜トランジスタをゲート線とドレイン線の
領域内に配置し、開口率の大きいアクティブマトリック
ス液晶ディスプレイを得る。 【構成】 ガラス基板上の各画素にスイッチング用薄膜
トランジスタを備えたアクティブマトリックス液晶ディ
スプレイにおいて、ガラス基板上に形成された透明電極
膜による画素電極１１と、その画素電極１１の配線領域
内に薄膜トランジスタを配置する。
領域内に配置し、開口率の大きいアクティブマトリック
ス液晶ディスプレイを得る。 【構成】 ガラス基板上の各画素にスイッチング用薄膜
トランジスタを備えたアクティブマトリックス液晶ディ
スプレイにおいて、ガラス基板上に形成された透明電極
膜による画素電極１１と、その画素電極１１の配線領域
内に薄膜トランジスタを配置する。
Description
【０００１】
【産業上の利用分野】本発明は、液晶ディスプレイ、液
晶シャッター等の画素のスイッチングに用いる薄膜トラ
ンジスタを具備するアクティブマトリックス液晶ディス
プレイに関するものである。
晶シャッター等の画素のスイッチングに用いる薄膜トラ
ンジスタを具備するアクティブマトリックス液晶ディス
プレイに関するものである。
【０００２】
【従来の技術】図３は従来の画素スイッチング用薄膜ト
ランジスタを具備する液晶ディスプレイの平面図であ
る。この図に示すように、２１は透明電極膜からなる画
素電極であり、薄膜トランジスタのソースに接続されて
いる。２２はゲート線、２３は画像信号が印加されるド
レイン線である。２４は画素電極をオンオフするための
薄膜トランジスタ（以下、ＴＦＴという）であり、ゲー
ト、ソース、ドレインの各電極、非晶質シリコン等の半
導体層２５、ゲート線とドレイン線の絶縁層も兼ねたゲ
ート絶縁層２６から成っている。ここで、通常、ＴＦＴ
はゲート線とドレイン線の交点付近の画素領域内に配置
されている。
ランジスタを具備する液晶ディスプレイの平面図であ
る。この図に示すように、２１は透明電極膜からなる画
素電極であり、薄膜トランジスタのソースに接続されて
いる。２２はゲート線、２３は画像信号が印加されるド
レイン線である。２４は画素電極をオンオフするための
薄膜トランジスタ（以下、ＴＦＴという）であり、ゲー
ト、ソース、ドレインの各電極、非晶質シリコン等の半
導体層２５、ゲート線とドレイン線の絶縁層も兼ねたゲ
ート絶縁層２６から成っている。ここで、通常、ＴＦＴ
はゲート線とドレイン線の交点付近の画素領域内に配置
されている。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うなＴＦＴの配置では、ＴＦＴが画素面積の一部を占め
てしまうので、開口率が低下するという問題が生じ、こ
れはカラー化や冗長度を増すための複数ＴＦＴ化に伴っ
て大きな問題となっていた。本発明は、以上述べた開口
率の低下を除去するため、ＴＦＴをゲート線とドレイン
線の領域内に配し、開口率の大きいスイッチング用薄膜
トランジスタを備えたアクティブマトリックス液晶ディ
スプレイを提供することを目的とする。
うなＴＦＴの配置では、ＴＦＴが画素面積の一部を占め
てしまうので、開口率が低下するという問題が生じ、こ
れはカラー化や冗長度を増すための複数ＴＦＴ化に伴っ
て大きな問題となっていた。本発明は、以上述べた開口
率の低下を除去するため、ＴＦＴをゲート線とドレイン
線の領域内に配し、開口率の大きいスイッチング用薄膜
トランジスタを備えたアクティブマトリックス液晶ディ
スプレイを提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明は、上記目的を達
成するために、ガラス基板上の各画素にスイッチング用
薄膜トランジスタを備えたアクティブマトリックス液晶
ディスプレイにおいて、ガラス基板上に形成された透明
電極膜による画素電極と、該画素電極の配線領域内に薄
膜トランジスタを配置するようにしたものである。
成するために、ガラス基板上の各画素にスイッチング用
薄膜トランジスタを備えたアクティブマトリックス液晶
ディスプレイにおいて、ガラス基板上に形成された透明
電極膜による画素電極と、該画素電極の配線領域内に薄
膜トランジスタを配置するようにしたものである。
【０００５】
【作用】本発明によれば、ガラス基板上に形成された透
明電極膜による画素電極と、該画素電極の配線領域内に
薄膜トランジスタを配置し、ゲート電極を画素中に引き
出すことなく、そのまま利用し、主にゲート線とドレイ
ン線の交差領域上にチャンネルを形成する。従って、従
来のように画素部の一部をＴＦＴが占めることがなくな
り、開口率を向上させることができる。
明電極膜による画素電極と、該画素電極の配線領域内に
薄膜トランジスタを配置し、ゲート電極を画素中に引き
出すことなく、そのまま利用し、主にゲート線とドレイ
ン線の交差領域上にチャンネルを形成する。従って、従
来のように画素部の一部をＴＦＴが占めることがなくな
り、開口率を向上させることができる。
【０００６】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例を示す液
晶ディスプレイの平面図、図２はその液晶ディスプレイ
のＡ−Ａ線断面図である。図中、１１はガラス基板１０
上に形成された透明電極膜による画素電極、１２はゲー
ト線、１３はドレイン線である。また、１４は非晶質シ
リコン等の半導体層、１５はゲート絶縁層、１６はオー
ミックコンタクトを得るためのリンをドープしたｎ+ 層
（ソース）、１７はオーミックコンタクトを得るための
リンをドープしたｎ+ 層（ドレイン）、１８は画素電極
１１が接続されるソース線である。
ながら詳細に説明する。図１は本発明の実施例を示す液
晶ディスプレイの平面図、図２はその液晶ディスプレイ
のＡ−Ａ線断面図である。図中、１１はガラス基板１０
上に形成された透明電極膜による画素電極、１２はゲー
ト線、１３はドレイン線である。また、１４は非晶質シ
リコン等の半導体層、１５はゲート絶縁層、１６はオー
ミックコンタクトを得るためのリンをドープしたｎ+ 層
（ソース）、１７はオーミックコンタクトを得るための
リンをドープしたｎ+ 層（ドレイン）、１８は画素電極
１１が接続されるソース線である。
【０００７】なお、作製プロセスは従来例と同じで良
い。ここでは、ＴＦＴのチャンネルがドレイン線の内部
に存在する。図１および図２において、ガラス基板１０
上には透明電極膜による画素電極１１が設けられ、その
画素電極１１はソース線１８を介して、ＴＦＴのオーミ
ックコンタクトを得るためのリンをドープしたｎ+ 層
（ソース）１６に接続される。また、ガラス基板１０上
にはゲート線１２がここではｘ方向に配線される。その
ゲート線１２上にはゲート絶縁層１５が形成され、その
上に非晶質シリコン等の半導体層１４が設けられる。そ
の半導体層１４上にはオーミックコンタクトを得るため
のリンをドープしたｎ+ 層（ソース）１６、オーミック
コンタクトを得るためのリンをドープしたｎ+ 層（ドレ
イン）１７が設けられ、その上にここではｙ方向にドレ
イン線１３が形成される。
い。ここでは、ＴＦＴのチャンネルがドレイン線の内部
に存在する。図１および図２において、ガラス基板１０
上には透明電極膜による画素電極１１が設けられ、その
画素電極１１はソース線１８を介して、ＴＦＴのオーミ
ックコンタクトを得るためのリンをドープしたｎ+ 層
（ソース）１６に接続される。また、ガラス基板１０上
にはゲート線１２がここではｘ方向に配線される。その
ゲート線１２上にはゲート絶縁層１５が形成され、その
上に非晶質シリコン等の半導体層１４が設けられる。そ
の半導体層１４上にはオーミックコンタクトを得るため
のリンをドープしたｎ+ 層（ソース）１６、オーミック
コンタクトを得るためのリンをドープしたｎ+ 層（ドレ
イン）１７が設けられ、その上にここではｙ方向にドレ
イン線１３が形成される。
【０００８】図４は本発明の他の実施例を示す液晶ディ
スプレイの平面図である。図中、３１はガラス基板上に
形成された透明電極膜による画素電極、３２はゲート
線、３３はドレイン線である。また、３４は非晶質シリ
コン等の半導体層、３５はゲート絶縁層、３６は画素電
極３１が接続されるソース線である。このように、チャ
ンネル幅を大きくしたい場合には、図４に示すように、
ゲート線３２からゲートを分岐するようにすれば良い。
スプレイの平面図である。図中、３１はガラス基板上に
形成された透明電極膜による画素電極、３２はゲート
線、３３はドレイン線である。また、３４は非晶質シリ
コン等の半導体層、３５はゲート絶縁層、３６は画素電
極３１が接続されるソース線である。このように、チャ
ンネル幅を大きくしたい場合には、図４に示すように、
ゲート線３２からゲートを分岐するようにすれば良い。
【０００９】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００１０】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、ＴＦＴのチャンネルをドレイン線あるいはゲー
ト線と同一領域に配置するようにしたので、従来のよう
に画素部の一部をＴＦＴが占めることがなくなり、開口
率を向上させることができる。
よれば、ＴＦＴのチャンネルをドレイン線あるいはゲー
ト線と同一領域に配置するようにしたので、従来のよう
に画素部の一部をＴＦＴが占めることがなくなり、開口
率を向上させることができる。
【図１】本発明の実施例を示す液晶ディスプレイの平面
図である。
図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】従来の画素スイッチング用薄膜トランジスタを
具備する液晶ディスプレイの平面図である。
具備する液晶ディスプレイの平面図である。
【図４】本発明の他の実施例を示す液晶ディスプレイの
平面図である。
平面図である。
【符号の説明】 １０ ガラス基板 １１，３１ 画素電極 １２，３２ ゲート線 １３，３３ ドレイン線 １４，３４ 半導体層 １５，３５ ゲート絶縁層 １６ ｎ+ 層（ソース） １７ ｎ+ 層（ドレイン） １８，３６ ソース線
Claims (2)
- 【請求項１】 ガラス基板上の各画素にスイッチング用
薄膜トランジスタを備えたアクティブマトリックス液晶
ディスプレイにおいて、（ａ）ガラス基板上に形成され
た透明電極膜による画素電極と、（ｂ）該画素電極の配
線領域内に薄膜トランジスタを配置することを特徴とす
るスイッチング用薄膜トランジスタを備えたアクティブ
マトリックス液晶ディスプレイ。 - 【請求項２】 前記配線領域はゲート線とドレイン線の
交差領域である請求項１記載のスイッチング用薄膜トラ
ンジスタを備えたアクティブマトリックス液晶ディスプ
レイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23524091A JPH05249485A (ja) | 1991-09-17 | 1991-09-17 | スイッチング用薄膜トランジスタを備えたアクティブマトリックス液晶ディスプレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23524091A JPH05249485A (ja) | 1991-09-17 | 1991-09-17 | スイッチング用薄膜トランジスタを備えたアクティブマトリックス液晶ディスプレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05249485A true JPH05249485A (ja) | 1993-09-28 |
Family
ID=16983158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23524091A Withdrawn JPH05249485A (ja) | 1991-09-17 | 1991-09-17 | スイッチング用薄膜トランジスタを備えたアクティブマトリックス液晶ディスプレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05249485A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980039622A (ko) * | 1996-11-28 | 1998-08-17 | 김영환 | 액정 표시 장치 |
| KR100500682B1 (ko) * | 1996-11-28 | 2005-10-14 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시소자및그제조방법 |
| KR100569712B1 (ko) * | 1998-04-24 | 2006-09-20 | 삼성전자주식회사 | 박막 트랜지스터 기판 |
| WO2010107027A1 (ja) * | 2009-03-17 | 2010-09-23 | 凸版印刷株式会社 | 薄膜トランジスタアレイおよび薄膜トランジスタアレイを用いた画像表示装置 |
-
1991
- 1991-09-17 JP JP23524091A patent/JPH05249485A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980039622A (ko) * | 1996-11-28 | 1998-08-17 | 김영환 | 액정 표시 장치 |
| KR100500682B1 (ko) * | 1996-11-28 | 2005-10-14 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시소자및그제조방법 |
| KR100569712B1 (ko) * | 1998-04-24 | 2006-09-20 | 삼성전자주식회사 | 박막 트랜지스터 기판 |
| WO2010107027A1 (ja) * | 2009-03-17 | 2010-09-23 | 凸版印刷株式会社 | 薄膜トランジスタアレイおよび薄膜トランジスタアレイを用いた画像表示装置 |
| JP4743348B2 (ja) * | 2009-03-17 | 2011-08-10 | 凸版印刷株式会社 | 薄膜トランジスタアレイおよび薄膜トランジスタアレイを用いた画像表示装置 |
| JPWO2010107027A1 (ja) * | 2009-03-17 | 2012-09-20 | 凸版印刷株式会社 | 薄膜トランジスタアレイおよび薄膜トランジスタアレイを用いた画像表示装置 |
| US8742423B2 (en) | 2009-03-17 | 2014-06-03 | Toppan Printing Co., Ltd. | Thin-film transistor array and image display device in which thin-film transistor array is used |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |