JPH0524445B2 - - Google Patents

Description

【発明の詳細な説明】

（産業上の利用分野） 本発明は、エンコーダ読取信号の内挿方法およ
び装置に関する。殊に、本発明は、エンコーダか
ら得られる少くとも２つの周期的波形信号をもと
に高分解能の測定を可能にする内挿方法および装
置に関する。 （従来技術） 測長あるいは測角のための器械において自動読
取を行うためのエンコーダは、検出部から位相が
90°異なる正弦波に近い２つの信号を発生する。
そして、エンコーダの演算処理部では、この２つ
の信号の組合せて種々の位相の信号を形成し、そ
れらの信号がゼロになる点を計数することにより
基準位置からの変位量を得ている。この方法で
は、測定の精度すなわち分解能は、信号の数を増
加させることにより高められるのであるが、現実
にはゼロ値検出回路のオフセツト電圧あるいはド
リフトなどのために分解能を大巾に高めることが
できない。 （発明の目的） 本発明は、従来の方法におけるような制約がな
く、分解能を飛躍的に高めることができるような
エンコーダ読取信号の内挿方法および装置を提供
することを目的とする。 （発明の構成） 本発明は、位置変化に応じてエンコーダ検出部
から得られる、互いに位相の異る複数の周期的波
形信号により移動位置を検出するエンコーダの読
取信号の内挿方法において、前記周期的波形信号
の一つを基準信号として選び、前記周期的波形信
号の各々の値がゼロとなる点によつて前記基準信
号の一周期を複数の内挿区間に分割するととも
に、各内挿区間で同方向になるべき２つの信号を
対とし、この対なる２つの信号の正負状態を検出
することにより前記基準信号の一周期の始点から
前記測定点を含む内挿区間までの内挿区間数N_P
を判別し、前記測定点における上記同方向に変化
する２つの信号の値X_P，Y_Pと、前記内挿区間を
エンコーダの位置変化量で示される量αと前記基
準信号の一周期の始点から前記測定点の位置を、 式Ｂ＝〔｛X_P／（X_P−Y_P）｝＋N_P〕・α に基づく演算を行なつて求めることを特徴とする
エンコーダ読取信号の内挿方法である。 本発明はまた、位相が互いに90°異なる、２つ
の周期的に変動するエンコーダ読取信号をもとに
移動位置を検出するエンコーダ読取信号の内挿装
置において、前記２つの信号のうちの少なくとも
一方の信号を基準信号とし該基準信号に対し180°
位相の異なる信号を得る信号形成手段と、前記信
号の各々がゼロになる点によつて前記信号の一周
期を分割した複数の内挿区間のうちの測定点を含
む内挿区間において一方が正で一方が負でありか
つほぼ同一方向に変化する２つの信号のうちの一
方の信号の値から他方の信号の値を減じて減算信
号を発生する減算手段と、前記一方の信号の値を
前記減算信号で割り除算信号を発生する除算手段
と、前記除算信号にあらかじめ定められた係数を
掛けて内挿結果を得る乗算手段とからなることを
特徴とするエンコーダ読取信号の内挿装置であ
る。 （発明の効果） 本発明においては、複数の信号のゼロ点により
分割される内挿区間において、測定点の位置が、
その内挿区間で選ばれる２つの信号の値を基にし
た比例演算式により算出されるので、従来のよう
に信号のゼロ点の計数を行なうものに比し、分解
能を大巾に高めることができる。 （実施例の説明） 以下、本発明の実施例を図について説明する。 ＜内挿の原理＞ 上位測定 エンコーダの検出部は、従来の装置と同様に位
相が90°異る２つの正弦波に近い波形の信号を発
生する。そのうち一つの信号波形について、測定
点までの波形の数を数えることにより、上位測定
を行う。 中位測定 測定点を含む一周期を複数の内挿区間に分割
し、測定点が含まれる内挿区間を検出する。この
ためには、エンコーダの検出部が発生する２つの
信号波形と、これら信号波形の一方の反転信号が
用いられる。第１図に、エンコーダ検出部の信号
波形およびその反転信号を三角波に近似して示
す。図において、エンコーダ検出部の出力信号は
ａ，ｂで示され、信号ａの反転信号がで示され
る。信号ａ，ｂのゼロクロス点a₀，b₀，a₁，b₁，
a₂により、測定点を含む一周期が４個の内挿区間
０、１、２、３に分割される。後述するように、
エンコーダ検出部からの信号によりさらに多くの
仮想信号を形成すると、内挿区間はもつと細かく
分割できる。 このようにして分割された内挿区間のうち、ど
の内挿区間に測定点ｐが含まれているかを検出す
ることにより、中位測定が行われる。このため
に、各内挿区間を決める２つの信号を対として順
次選択（以下これを走査という）し、一方が正で
他方が負になるまでの走査回数ｎを得、測定点ｐ
が含まれる内挿区間の番号N_P（信号ａのゼロクロ
ス点a₀から測定点ｐを含む内挿区間までの内挿区
間の個数を意味する）を求める。たとえば、第１
図の例では、次表のような信号組合せと走査回数
が得られる。 Ｘ信号 Ｙ信号 走査回数 ａ ｂ ０ ｂ １ 信号組合せが三通のばあいには、３番目に発生す
る信号組合せの走査回数には２とし、信号組合せ
が四通のばあいには、３番目および４番目に発生
する信号組合せの走査回数ｎは、それぞれ２およ
び３とする。このようにして得られる走査回数ｎ
から、測定点ｐを含む内挿区間N_Pを演算する。
すなわち、内挿区間を決める一対の信号のうち、
位相が進んだ方の信号をＸ信号とし、遅れた方の
信号をＹ信号として、Ｘ信号が正でＹ信号が負の
ばあいにはN_P＝ｎにより、またＸ信号が負でＹ
信号が正のばあいにはN_P＝ｎ＋N_M／２（ただし
N_Mは一周期内の内挿区間の数）により内挿区間
番号N_Pを得ることができる。たとえば、第１図
の測定点ｐの場合、Ｘ信号をａ，Ｙ信号をｂに選
択した時、すなわち走査回数ｎ＝０の時はＸ信号
は正、Ｙ信号は負の信号が得られる。従つてN_P
＝ｎ＝０となる。また測定点がp′の位置にある場
合は、Ｘ信号をｂ，Ｙ信号をと選択した時、す
なわち走査回数ｎ＝１の時はＸ信号に負、Ｙ信号
に正の信号が得られる。従つて内挿区間番号N_P
はN_P＝ｎ＋４／２＝３となる。但しここではN_M＝ ４としている。 下位測定 中位測定において分割された内挿区間のうち、
測定点が含まれる内挿区間において、該測定点が
どの位置にあるかを知ることにより、内挿の行わ
れる一周期の中での測定点の位置を高分解能で検
出するものである。一つの内挿区間の大きさをエ
ンコーダの回転角また移動量で示した値をαとす
ると、測定点を含む内挿区間の始点は、内挿が行
われる一周期の始点a₀からαN_Pだけ離れた位置に
ある。そして、測定点を含む内挿区間において、
中位測定の項で述べたようにして選ばれる２つの
信号すなわちＸ信号、Ｙ信号はほぼ平行である、
と考えてよいから、内挿区間の始点から測定点ま
での回転角または移動量ｌは、次式で表すことが
できる。 ｌ＝X_P／X_P−Y_Pα ……(1) ここに、X_P、Y_PはＸ信号およびＹ信号の測定
点ｐにおける値とする。 したがつて、内挿の行われる一周期の始点a₀か
ら測定点ｐまでの回転角または移動量βは、次式
で表される。 β＝（X_P／X_P−Y_P＋N_P）α ……(2) 仮想信号 実際のエンコーダでは、光の回折現象や平行光
以外の光による影響などにより理想的な三角波は
得られない。そして、これらの影響が大きければ
大きいほど波形が正弦波に近づく、このため、ゼ
ロクロス点近傍を除いて直線性がくずれるので、
２つの波形を合成して仮想の信号を作り、これら
の信号のうちゼロクロス点近傍のもののみを使う
ようにすることが望ましい。一般に、エンコーダ
検出部からは90°異なる２つの信号が出力され、 ａ＝Ａ・sin θ＋O_a ｂ＝Ｂ・sin（θ−π／２）＋O_b ……(3) で表される。ここでＡ＞Ｏ，Ｂ＞Ｏであり、O_a
とO_bは信号ａ，ｂそれぞれのゼロレベルのオフ
セツト値を示し、ここではO_a＝O_b＝Ｏとする。
２つの信号を合成した信号ｉは、 ｉ＝aK_a＋bK_b＝K_aＡ・sin θ＋K_bＢ・sin（θ−π／２
）……(4) で表される。ここで、K_a，K_bは２つの信号ａ，
ｂを加える時の割合を定める係数である。 (4)式は次のように表される。 (5)式からK_a，K_bを適当に設定することにより、
任意の正弦波を得ることが可能である、というこ
とが理解される。Ａ＝Ｂとし、 K_a，K_bを

【式】に設定すると、(5)式から ｉ＝Asin（θ−π／４） ……(6) が得られ、また

【式】

【式】 i′＝Asin（θ−３／４π） ……(7) が得られる。これらの波形を第２図に示す。 このような仮想信号を用いることにより、信号
の一周期をさらに細かな内挿区間に分割でき、直
線精度の高い信号部分のみを使用して内挿の精度
を高めることができる。 ＜振幅とゼロレベルの補正＞ すでに述べたとおり、内挿は２つの信号レベル
の検出により、行うものであり、２つの信号のゼ
ロレベルや両者の振幅の関係は常に一定であるこ
とが重要である。しかしながら、実際のエンコー
ダ検出部から得られる２つの信号は、発光ダイオ
ードの光量変化や温度変化にともなうゼロレベル
の変化すなわちドリフトとか移動板とステータ板
の間隔変化による振幅の変化などがあり、さらに
はパターンの不均一によるゼロレベルの変化や振
幅の変化を伴うのが普通である。したがつて、エ
ンコーダ検出部から得られる信号を用いて直線内
挿読取を行うと、それらゼロレベル変化や振幅変
化が影響して高精度な結果が得られなくなる恐れ
がある。したがつて、正確度が高い測定結果を得
るためには、信号の振幅とゼロレベルの補正を行
うことが必要である。 エンコーダ検出部から得られる二つの信号は、
いずれも正弦波に近い波形をもち、位相は互いに
90°だけ異なつているが、二つの信号がこのよう
な関係にあるばあい、一方の信号がゼロ値のとき
他方の信号は最大または最小の値すなわち極値を
とり、また各々の信号はゼロ値近傍で最大の変化
率を、極値近傍で最少の変化率を示すことにな
る。このような点に着目すると、互いの信号を利
用して各信号の極値を得ることが可能となる。さ
らに詳細に述べると、たとえば第２図において、
信号ａ，ｂはともに正弦波形であり、信号ｂは信
号ａに対し位相が90°だけ遅れている。そして、
信号ａのゼロクロス点a₀においては信号ｂは最小
値となり、ゼロクロス点a₁において最大値とな
る。同様に、信号ｂのゼロクロス点b₀，b₁におい
て信号ａはそれぞれ最大値、最小値をとる。そこ
で、一方の信号のゼロクロス点を検出し、そのと
きの他方の信号の値をその信号の極値と考えてよ
い。このばあい、信号のゼロレベルの変動の影響
が入るが、信号の変化率は極値近傍で最小となる
ので、その誤差は極めて小さい。 第(3)式で示される信号ａ，ｂの極値をそれぞれ
a_nax、a_nio、b_nax、b_nioとすると、信号ａの振幅Ａ
とゼロレベルO_aは、 Ａ＝a_nax−a_nio／２ ……(8) O_a＝a_nax＋a_nio／２ ……(9) で表され、また信号ｂの振幅ＢとゼロレベルO_b
は、 Ｂ＝b_nax−b_nio／２ ……(10) O_b＝b_nax＋b_nio／２ ……(11) で表される。したがつて、ゼロレベルの補正は、
信号ａからO_aを減じ、また信号ｂからO_bを減じ
ることで行えばよい。２つの信号の振幅バランス
の補正は、ＡとＢの比からゼロレベルの補正され
た２つの信号の一方を補正する。つまり、信号
（ｂ−O_b）にＡ／Ｂを乗じるか、あるいは信号
（ａ−O_a）にＢ／Ａを乗じることにより補正を行
う。この補正の関係の式で示すと 又は、 となる。 このようにして補正された２つの信号a′，b′は
ゼロレベルが真の零となり、振幅がともにＡ，Ｂ
のいずれかになる。したがつて、ゼロレベルの変
化や振幅のバランス変化を有する２つの信号は、
補正後においてゼロレベルの変化がなく、また両
信号の振幅の関係が常に一定に保たれる。 ＜具体的な構成＞ 全体構成 第３図は本発明を実施した制御回路の一例を示
すものである。図示された制御回路は、測定部１
０、補正部２０、仮想信号発生部３０および内挿
部４０からなる。 測定部１０ 測定部１０は信号ａを入力とする比較器CMP
１と信号ｂを入力する比較器CMP２を有する。
これら比較器CMP１，CMP２は第５図に示すよ
うに、それぞれの入力信号を、その信号のゼロク
ロス点に立ち上りあるいは立ち下りを有する矩形
波に変換する。比較器CMP１，CMP２の出力は
方向判別器RLに与えられる。方向判別器RLは比
較器CMP１，CMP２からの矩形波信号の位相関
係からエンコーダの移動方向あるいは回転方向が
右方向であるか、左方向であるかを判別し、たと
えば右方向であるばあいには出力端子UPに、左
方向であるばあいには出力端子DNに出力パルス
を発生する。方向判別器RLの出力は、比較器
CMP１，CMP２の出力である矩形波の一方、た
とえば位相が進んだ方の矩形波に対応したパルス
の形であり、この出力はアツプダウンカウンタ
UDCに入力され、パルス数が計数される。この
計数によりエンコーダの移動量が測定できる。ア
ツプダウンカウンタUDCの出力は制御部CTLに
与えられ、制御部CTLはカウンタUDCの出力を
回転角度あるいは直接移動量に換算しこれを後述
する内挿読取による演算結果と合成して表示部
DSPに表示する。 補正部２０ 補正部２０は、信号ａを入力とするサンプルホ
ールド回路SH１，SH２と、信号ｂを入力とする
サンプルホールド回路SH３，SH４を有する。さ
らに、測定部１０の比較器CMP１の出力を受け
るパルス発生器POS１と比較器CMP２の出力を
受けるPOS２とが設けられる。このパルス発生
器は、第４図に示すようにエクスクルーシブオア
回路２１を有し、このエクスクルージブオア回路
２１の一方の入力端子には比較器の矩形波出力が
そのまま与えられ、他方の入力端子には比較器出
力が抵抗２２を介して接続され、この抵抗２２と
エクスクルーシブオア回路２１の入力端子との接
続部はコンデンサ２３を介して接地される。この
パルス発生器POS１，POS２は、比較器CMP１，
CMP２の出力の立ち上り点および立ち下り点で
立ち上るパルス出力を発生する。すなわち、パル
ス発生器POS１は信号ａのゼロクロス点でパル
スを発生し、パルス発生器POS２は信号ｂのゼ
ロクロス点でパルスを発生する。 パルス発生器POS２の出力は、２個のアンド
ゲートＡ１，Ａ２の各一方の入力端子に接続され
る。アンドゲートＡ１の他方の入力端子は比較器
CMP１の出力に接続され、アンドゲートＡ２の
他方の入力端子はインバータＩ１を介して比較器
CMP１の出力に接続される。したがつて、アン
ドゲートＡ１は、第５図示すように、信号ｂがゼ
ロクロス点にあるとき、すなわち信号ａが極値と
なるときであつて、しかも信号ａが正の値をとる
ときに出力を発生する。換言すれば、アンドゲー
トＡ１は、信号ａが最大値をとるときに出力を発
生する。同様に、アンドゲートＡ２は、信号ｂが
最小値をとるときに出力を発生する（第５図）。
これらアンドゲートＡ１，Ａ２の出力は、それぞ
れサンプルホールド回路SH１，SH２に入力され
る。 同様にして、パルス発生器POS１の出力は、
２個のアンドゲートＡ３，Ａ４の各一方の入力端
子に接続され、アンドゲートＡ３の他方の入力端
子は直接に、アンドゲートＡ４の他方の入力端子
はインバータＩ２を介して、比較器CMP２の出
力にそれぞれ接続されている。アンドゲートＡ３
は信号ｂが最大値のときに、アンドゲートＡ４は
信号ｂが最小値のときに出力を発生する（第５
図）。そして、アンドゲートＡ３，Ａ４の出力は、
それぞれサンプルホールド回路SH３，SH４に入
力される（第５図）。 サンプルホールド回路SH１は、アンドゲート
Ａ１からパルスを受けたときに信号ａをサンプル
し、パルス入力がない期間はサンプルされた信号
をそのままホールドする。したがつて、サンプル
ホールド回路SH１は、信号ａのほぼ最大値すな
わち信号a_naxを出力する。同様に、サンプルホー
ルド回路SH２は信号ａのほぼ最小値である信号
a_nioを、サンプルホールド回路SH３，SH４は信
号ｂのほぼ最大値およびほぼ最小値であるb_nax、
b_nioをそれぞれ出力する。このようにしてサンプ
ルされる信号の最大値および最小値は、信号のゼ
ロレベルの変動の影響を受けるので、真の最大値
および最小値とは異なるが、前述したように、極
値付近での信号レベルの変化率は非常に小さいの
で、その誤差は微少である。したがつて、以下の
説明では、このサンプルされた信号を最大値また
は最小値として取扱う。 サンプルホールド回路SH１，SH２の出力は加
算器AD１の二つの入力端子にそれぞれ接続さ
れ、両者の加算値である加算器AD１の出力は減
算器SB２の負側入力端子に与えられる。減算器
SB２の正側入力端子には信号ａが入力され、減
算器SB２は信号ａから加算器AD１の出力を減じ
た値の出力を発生する。また、サンプルホールド
回路SH１，SH２の出力は、減算器SB１の正側
および負側と入力端子に接続される。同様に、サ
ンプルホールド回路SH３，SH４の出力は加算器
AD２に入力され、両者の加算値である加算器
AD２の出力は減算器SB４の負側入力端子に与え
られる。減算器SB４正側入力端子には信号ｂが
入力され、信号ｂから加算器AD４の出力を減じ
た値の出力が減算器SB４で得られる。また、サ
ンプルホールド回路SH３，SH４の出力は、それ
ぞれ減算器SB３の正側および負側入力端子に接
続される。 加算器AD１，AD２および減算器SB１，SB３
は演算増幅器により構成され、それらの利得をす
べて1/2に設定すると、各々の出力は次のように
なる。 加算器AD１の出力＝（a_nax＋a_nio）／２ 減算器SB１の出力＝（a_nax−a_nio）／２ 加算器AD２の出力＝（b_nax＋b_nio）／２ 減算器SB３の出力＝（b_nax−b_nio）／２ すなわち、加算器AD１，AD２の出力は、そ
れぞれ信号ａ，ｂのゼロレベルO_a、O_bを表し、
減算器SB１，SB３の出力は、それぞれ信号ａ，
ｂの振幅Ａ，Ｂを表すものとなる。 減算器SB２は、信号ａからゼロレベルO_aを減
じた、すなわちゼロレベル補正が行われた信号を
出力する。同様に、減算器SB４は、信号ｂにゼ
ロレベル補正が行われた信号を出力する。減算器
SB１，SB３の出力は割算器DV１に入力され、
その出力として振幅Ａ，Ｂの比Ａ／Ｂの信号が得
られる。減算器SB４の出力は乗算器MP１に与
れられ、さらに乗算器MP１には割算器DV１の
出力も与えられており、該乗算器MP１は、減算
器SB４の出力信号と割算器DV１の出力信号の積
に相当する信号を発生する。すなわち、乗算器
MP１の出力は、信号ｂにゼロレベル補正および
振幅補正が加えられた信号が現われる。したがつ
て、減算器SB２および乗算器MP１からはそれ
ぞれ次の信号a′，b′が出力される。 a′＝Asin θ b′＝Asin（θ−π／２） エンコーダ検出部からの信号ａ，ｂと補正後の
信号a′，b′をそれぞれ第５図に示す。 仮想信号発生部３０ 仮想信号発生部３０は、補正部２０の減算器
SB２の出力と乗算器MP１の出力とを入力とす
る加算器AD３、および乗算器MP１の出力が正
側入力端子に、減算器SB２の出力が負側入力端
子にそれぞれ与えられる減算器SB５を有する。
加算器AD３と減算器SB５は、利得が１／√２に
設定されており、したがつて、これらの出力は次
のようになる。 加算器AB３ c′＝Asin（θ−π／４） 減算器SB５ d′＝Asin（θ−3π／４） 内挿部４０ 内挿部４０はアナログスイツチで構成される信
号切換器MPXを有し、この信号切換器MPXに減
算器SB２からの信号a′、乗算器MP１からの信号
b′、加算器AD３からの信号c′および減算器SB５
からの信号d′がそれぞれ入力される。さらに、内
挿部４０には、減算器SB２からの信号を反転さ
せて反転信号′を発生する減算器SB６が設けら
れ、この減算器SB６の出力信号′も信号切換器
MPXに入力される。第６図に信号に信号切換
MPXへの入力信号a′，b′，c′，d′，′を示す。 信号切換器MPXの動作を制御するためにカウ
ンタCNTが設けられており、信号切換器MPX
は、カウンタCNTの出力信号に従つて、入力信
号a′，b′，c′，d′，′のうちから２つの信号を選
び信号Ｘ，Ｙとして出力する。カウンタCNTは
２ビツトのバイナリカウンタであり、制御部
CTLからのリセツト信号Ｒによりリセツトし、
また発振器OSCの出力信号を計数するように接
続されている。内挿読取を行なうにあたり、まず
制御部CTLからのリセツト信号Ｒが発生し、次
にこれを解除する。カウンタCNTは、制御部
CTLからリセツト信号Ｒが解除されたとき動作
を開始し、発振器OSCの信号をクロツクとして
計数する。これによる計数値は前記の走査回数に
対応する。第６図に示す信号のばあい、走査回数
ｎと信号Ｘ，Ｙとの関係は次表のとおりに信号が
選択されるよう信号切換器MPXが構成されてい
る。 ｎ Ｘ Ｙ ０ a′ c′ １ c′ b′ ２ b′ d′ ３ d′ ′ カウンタCNTが計数を開始すると、その計数
の進行に伴つて信号Ｘ，Ｙの内容は上記の表にし
たがつて順次変化する。 信号Ｙは比較器CMP３に、信号Ｘは比較器
CMP４にそれぞれ入力され、比較器CMP３，
CMP４の出力はエクスクルーシブオア回路EOの
二つの入力端子にそれぞれ与えられる。比較器
CMP３，CMP４はその入力が正のときハイ、負
のときローレベルの出力を発生しエクスクルーシ
ブオア回路EOは、比較器CMP３，CMP４の出
力の一方がハイ、他方がローのときにハイレベル
出力を発生する。エクスクルーシブオア回路EO
のハイレベル信号は選択走査終了信号Ｅとしてカ
ウンタCNTと制御部CTLに入力される。すなわ
ち、カウンタCNTは、制御部CTLのリセツト信
号Ｒが解除されることで計数を開始し、信号切換
器MPXはカウントの進行に伴つて信号Ｘ，Ｙの
組合わせを前述の表のように順次切換えて出力す
る。そして信号Ｘ，Ｙのうち一方が正で他方が負
となつたところでエクスクルーシブオア回路EO
より選択の走査終了信号Ｅが発生し、これにより
カウンタCNTは計数を停止する。この状態のカ
ウンタCNTの計数値は制御部CTLに与えられ
る。また、比較器CMP３の出力は制御部CTLに
も入力される。 カウンタCNTは内挿区間の各々について一つ
づつ計数が進み、計数値が３になつたところで次
は０に戻る。本例においては５個の信号が用いら
れ、一周期が８個の内挿区間に分割されている。
カウンタCNTのカウントは信号a′の半周期ごと
に繰り返されるように形成されている。この関係
を第６図に走査回数ｎとして示す。次に、信号Ｙ
の正負の関係をみると、信号a′が正の値をとる半
周期では、信号Ｙは常に負の値をとり、信号a′が
負のときには信号Ｙは正の値をとる。したがつ
て、カウンタCNTのカウント値と比較器CMP３
の出力から内挿区間番号Ｎを知ることができる。
たとえば、第６図の例において、測定点ｐではカ
ウンタCNTの出力は“１”であり、比較器CMP
３の出力はローであるから内挿区間番号Ｎは
“１”であると判別でき、測定点p′では、カウン
タCNTの出力は同様に“１”であるが、比較器
CMP３の出力がハイになるので、内挿区間Ｎは
“５”であると判別できる。 信号Ｘ，Ｙはそれぞれ減算器SB７の正側およ
び負側入力端子に与えられ、両信号の差が減算器
SB７から出力されて割算器DV２に与えられる。
また、信号Ｘは割算器DV２にも入力され、この
割算器DV２は信号Ｘを減算器SB７の出力で割つ
た値の信号Ｘ／（Ｘ−Ｙ）を出力する。割算器
DV２の出力はAD変換器ADCに入力されデイジ
タル値に変換されて制御部CTLに与えられる。 制御部CTLの機能 制御部CTLは、エクスクルーシブオア回路EO
からハイレベル信号を受けたとき、前述のように
カウンタCNTの出力と比較器CMP３の出力とか
ら、測定点pnの含まれる内挿区間の番号N_Pを求
め、これにＡ／Ｄ変換器ADCからの信号X_P／
（X_P−Y_P）を加算し、その値に係数αを乗ずるこ
とにより、信号a′の始点a₀か測定点ｐまでの回転
角または移動量Ｌを求める。すなわち、第(2)式で
示した β＝｛X_P／（X_P−Y_P）＋N_P｝・α の演算結果を得る。次いで、制御部CTLは、こ
の演算結果にアツプダウンカウンタUDCからの
カウント値を加えて表示器DSPに表示する。 ＜他の実施例＞ 第７図は本発明の他の実施例を示すもので、第
３図と同一の構成には同一の符号を付して説明は
省略する。本例においては、内挿のための構成は
補正タイミング発生部５０とデータ読取部６０お
よび制御部CTL′とからなる。 補正タンミング発生部５０ 前例の補正部２０におけると同様に配置された
パルス発生器POS１，POS２とアンドゲートＡ
１，Ａ２，Ａ３，Ａ４を有する。 アンドゲートＡ１，Ａ２，Ａ３，Ａ４の出力信
号はオアゲートORに入力されるほか、ラツチ回
路LTにも与えられている。各アンドゲートは前
述のごとく信号ａ，ｂのほぼ最大、あるいはほぼ
最小の位置でパルスを発生する。したがつて、オ
アゲートORの出力端子には、信号ａ，ｂのほぼ
最大、およびほぼ最小のすべての位置でパルスが
発生する。このオアゲートORの出力信号は、ラ
ツチ回路LTと制御部CTL′に供給される。ラツチ
回路LTにはオアゲートORの出力信号に応じて、
アンドゲートＡ１，Ａ２，Ａ３，Ａ４のどのアン
ドゲートでパルスが発生したかということが記憶
される。制御部CTL′では、オアゲートORからの
信号を割込信号INTとして使用する。 データ読取部６０ 信号ａ，ｂを入力とする信号選択器MPX′と
AD変換器ADC、および記憶部RAMからなる。
この記憶部RAMは、制御部CTL′に含まれるラ
ンダムアクセスメモリと共用してもよい。 信号選択器MPX′は信号ａまたは信号ｂを、制
御部CTL′からの信号MSにしたがいＡ／Ｄ変換
器ADCに供給する。Ａ／Ｄ変換器ADCは制御部
CTL′からの信号ＳがハイになることによりＡ／
Ｄ変換動作を開始し、制御部CTL′に与える信号
AEをローレベルにする。Ａ／Ｄ変換動作が終了
するとＡ／Ｄ変換器ADCは制御部CTL′に信号
AEをハイにして送る。記憶部RAMは制御部
CTLからのアドレス信号ADSと書込信号Ｗによ
り所定の場所にＡ／Ｄ変換ADCからのデータを
書込む。また、制御部からの読取信号RDによ
り、所定の場所の記憶内容を制御部CTL′にバス
信号BUSを通して送る。 制御部CTL′ 制御部CTL′の処理は、割込処理と演算処理に
大別することができる。 割込処理 オアゲートORからの割込信号INTが得られた
とき、次の動作を行う。 (i) 一時記憶 信号選択器MPX′が現在選択している内容を
一時的に内部に記憶する。 (ii) 割込要求の解読 ラツチ回路LTの内容により、割込要求の内
容が信号ａの最大、最小信号ｂの最大、最小の
いずれかであるか（a_nax、a_nio、b_nax、b_nio）を
判別する。 (iii) 信号ａ，ｂの選択 割込要求の解読の結果がa_naxa_nioの場合、信
号選択器MPX′を信号ａに選択にセツトし、逆
にb_nax、b_nioの場合、信号選択器MPX′を信号
ｂ選択にセツトする。 (iv) 記憶部への書込み 信号Ｓをまずローにし、続いてハイにする。
そして信号AEがハイになるのを待つ。また、
割込要求の解読にしたがつて、a_nax、a_nio、
b_nax、b_nioのいずれかに対応する記憶部RAM
のアドレスを、アドレス信号ADSを通して記
憶部RAMに送る。そして、信号AEがハイと
なると、記憶部RAMへ書込信号Ｗを使用して
ハイのパルスを送り、Ａ／Ｄ変換器の出力デー
タを記憶部RAMに書込む。そして信号ｓをロ
ーにしてＡ／Ｄ変換器をリセツトさせる。 (v) 割込処理に入つた時の、一時的に記憶した内
容にしたがい、信号選択器MPX′をもとへもど
す。さらに信号ｓをハイにしてＡ／Ｄ変換器を
動作させる。すなわち、割込処理に移る前に
Ａ／Ｄ変換器が動作していたと想定して、もと
へもどす意味でこの動作を行う。 割込信号INTはb_nio、a_nax、b_nax、a_nio、の順
で、順次発生する。従つて、上記の割込処理に
より、記憶部の所定の場所にa_nax、a_nio、b_nax、
b_nioのデータが書込まれる。 演算処理 演算処理中には、次の動作が繰り返される。た
だし、演算処理中に割込信号INTが発生すると、
割込処理へ移り、割込処理が御わるともとへもど
る。 (i) 信号ａの測定 信号MSを用い信号選択器MPX′を信号ａ選
択にセツトする。 次に信号ｓをローからハイにし、Ａ／Ｄ変換
器を動作させ、信号AEがハイになるのを待つ。
信号AEがハイになると、信号ADS，Ｗを使用
して記憶部RAMの所定の場所にＡ／Ｄ変換器
の出力データ（信号ａのデータ）を書込む。 (ii) 信号ｂの測定 信号MSを用い信号選択器MPX′を信号ｂ選
択にセツトする。“信号ａの測定”と同様にし
て、記憶部の所定の場所に信号ｂのデータを書
込む。 (iii) データ転送 記憶部RAMへa_naxのアドレスを信号ADSを
通して送り、また信号RDをハイにいしてa_nax
のデータを制御部内CTL′のRAMに移す。同
様にして、a_nio、b_nax、b_nio、ａ、ｂのデータ
を制御部内CTL′内のRAMに移す。 (iv) 補正演算 信号ａのゼロレベルO_a、振幅Ａと、信号ｂ
のゼロレベルO_b、振幅Ｂとを式(8)、(9)、(10)、
(11)に従い演算する。次に補正された信号のデー
タa′，b′の次式により求める。 a′＝（ａ−O_a） b′＝Ａ／Ｂ（ｂ−O_b） ここでO_a，Ａ，O_b，Ｂ，a′，b′は必要により
制御部CTL′内のRAMに記憶するものとし、
特に明記しない。以下他のデータに関しても同
様とする。 (v) 仮想信号作成 仮想信号c′，d′を次式により求める。 (vi) 測定点ｐを含む内挿区間N_Pの演算信号a′の
反転信号′を′＝Ｏ−a′から求める。信号
X_P，Y_Pとしてのデータを順次に次の組合せに
従い、データa′，b′，c′，d′，′から得て、一
方が正で他方が負であるかを調べる。また同時
にそれに対応する値を走査回数ｎに入れる。 X_P Y_P ｎ a′ c′ ０ c′ b′ １ b′ d′ ２ d′ ′ ３ 正で他方が負になつたとき、この動作を終了
させる。そして信号Y_Pが正か負かを判定し、
負ならN_P＝ｎ、正なら N_P＝ｎ＋N_M／２としてN_Pを求める。ただし、こ の実施例においてはN_M＝８である。 (vii) 内挿の演算 式(2)にしたがい基準点a₀に対する測定位置ｐ
の回転角または移動量βを求める。 (viii) アツプダウンカウンタUDCから得られる回
転角または移動量とβを合成して表示する。

【図面の簡単な説明】

第１図は本発明の内挿の原理を説明するための
波形図、第２図は仮想信号の作成例を示す波形
図、第３図は本発明を適用したエンコーダ読取信
号の処理回路を示すブロツク図、第４図は第３図
の回路に用いられるパルス発生器の一例を示す回
路図、第５図はエンコーダ読取信号の振幅および
ゼロレベル補正を示す波形図、第６図は仮想信号
をエンコーダ読取信号および反転信号とともに示
す波形図、第７図は他の実施例による処理回路の
ブロツク図である。 １０……測定部、２０……補正部、３０……仮
想信号発生部、４０……内挿部、CTL……制御
部、DSP……表示部、CMP１，CMP２，CMP
３，CMP４……比較器、POS１，POS２……パ
ルス発生器、Ａ１，Ａ２，Ａ３，Ａ４……アンド
ゲート、SB１，SB２，SB３，SB４，SB５，
SB６，SB７……減算器、CNT……カウンタ。

Claims (1)

1. 【特許請求の範囲】 １ 位置変化に応じてエンコーダ検出部から得ら
   れる、互いに位相の異る複数の周期的波形信号に
   より移動位置を検出するエンコーダの読取信号の
   内挿方法において、 前記周期的波形信号の一つを基準信号として選
   び、前記周期的波形信号の各々の値がゼロとなる
   点によつて前記基準信号の一周期を複数の内挿区
   間に分割するとともに、各内挿区間で同方向にな
   るべき２つの信号を対とし、この対なる２つの信
   号の正負状態を検出することにより前記基準信号
   の一周期の始点から前記測定点を含む内挿区間ま
   での内挿区間数N_Pを判別し、前記測定点におけ
   る上記同方向に変化する２つの信号の値X_P、Y_P
   と、前記内挿区間をエンコーダの位置変化量で示
   される量αと前記基準信号の一周期の始点から前
   記測定点の位置を、 式Ｂ＝〔｛X_P／（X_P−Y_P）｝＋N_P〕・α に基づく演算を行なつて求めることを特徴とする
   エンコーダ読取信号の内挿方法。 ２ 前記第１項の内挿方法において、前記周期的
   波形信号の少なくとも１つから反転信号を形成
   し、前記周期的波形信号と前記反転信号とにより
   測定点の位置を求めるエンコーダ読取信号の内挿
   方法。 ３ 前記第１項の内挿方法において、位相が互い
   に異なる少なくとも２つの周期的信号の合成によ
   る仮想信号を形成し、前記周期的波形信号と仮想
   信号とにより測定点の位置を求めるエンコーダ読
   取信号の内挿方法。 ４ 位相が互いに90°異なる、２つの周期的に変
   動するエンコーダ読取信号をもとに移動位置を検
   出するエンコーダ読取信号の内挿装置において、 前記２つの信号のうちの少なくとも一方の信号
   を基準信号とし該基準信号に対し180°位相の異な
   る信号を得る信号形成手段と、前記信号の各々が
   ゼロになる点によつて前記信号の一周期を分割し
   た複数の内挿区間のうちの測定点を含む内挿区間
   において一方が正で一方が負でありかつほぼ同一
   方向に変化する２つの信号のうちの一方の信号の
   値から他方の信号の値を減じて減算信号を発生す
   る減算手段と、前記一方の信号の値を前記減算信
   号で割り除算信号を発生する除算手段と、前記除
   算信号にあらかじめ定められた係数を掛けて内挿
   結果を得る乗算手段とからなることを特徴とする
   エンコーダ読取信号の内挿装置。 ５ 前記第４項の内挿装置において、前記周期的
   に変動する２つの信号の合成により仮想信号を形
   成するための仮想信号形成手段を有し、周期的に
   変動する前記信号と前記仮想信号とにより測定点
   の位置を求めることを特徴とするエンコーダ読取
   信号の内挿装置。