JPH05243983A - Phase synchronized oscillator circuit - Google Patents

Abstract

PURPOSE:To suppress the jitter component of a reference clock signal inputted to a phase synchronized oscillator circuit. CONSTITUTION:A frequency divider circuit 1 time-averages a jitter coming by being superimposed on the reference clock signal (a) and a cycle measuring circuit 2 measures the cycle of the change of a carry signal (c) with a high speed clock signal (b). An arithmetic processing circuit 3 statistically processes a cycle data signal (d) and controls a frequency dividing rate data signal (e) deciding the frequency dividing rate of a frequency divider circuit 4. The frequency divider circuit 4 divides the high speed clock signal (b) with the frequency dividing rate corresponding to the frequency dividing rate data signal (e) and outputs the reference signal (f) of the phase synchronized oscillator circuit 5.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は位相同期発振回路に関
し、特に入力基準クロック信号に重畳されてくるジッタ
の影響を軽減するジッタ抑圧機能を有する位相同期発振
回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase locked oscillator circuit, and more particularly to a phase locked oscillator circuit having a jitter suppressing function for reducing the influence of jitter superimposed on an input reference clock signal.

【０００２】[0002]

【従来の技術】従来、この種の位相同期発振回路は図２
に示すように構成されている。受信回線より抽出したク
ロックを基準クロック信号ｘとして入力し、これを分周
回路２１で分周した信号と出力クロック信号ｙを分周回
路２５で分周した信号とが位相比較回路２２に入力さ
れ、ここで位相比較される。この位相差出力信号は高調
波成分がローパスフィルタ２３で除去され、制御電圧信
号として電圧制御発振回路２４に入力され、基準クロッ
ク信号ｘに位相同期した出力クロック信号ｙが得られる
ようになっている。2. Description of the Related Art Conventionally, a phase-locked oscillator circuit of this type is shown in FIG.
It is configured as shown in. A clock extracted from the receiving line is input as a reference clock signal x, and a signal obtained by dividing this by the frequency dividing circuit 21 and a signal obtained by dividing the output clock signal y by the frequency dividing circuit 25 are input to the phase comparison circuit 22. , Where the phases are compared. A harmonic component of the phase difference output signal is removed by the low pass filter 23, and the phase difference output signal is input to the voltage controlled oscillator circuit 24 as a control voltage signal so that an output clock signal y phase-locked with the reference clock signal x is obtained. ..

【０００３】即ち、出力クロック信号ｙは分周回路２５
を経由して位相比較回路２２にフィードバックされてお
り、位相比較回路の２つの入力信号の位相差がなくなる
ようにフィードバックループが働くようになっている。
この制御ループ系は応答時間を有するので一種の狭帯域
フィルターの特性を持つ。このため入力の基準クロック
信号ｘに途中の伝送路の影響等でジッタ成分が少々重畳
しても除去し、出力クロック信号ｙには影響しないよう
に動作する。That is, the output clock signal y is divided by the frequency divider circuit 25.
The signal is fed back to the phase comparison circuit 22 via the, and the feedback loop operates so as to eliminate the phase difference between the two input signals of the phase comparison circuit.
Since this control loop system has a response time, it has a characteristic of a kind of narrow band filter. Therefore, even if a slight jitter component is superposed on the input reference clock signal x due to the influence of the transmission path in the middle, the jitter component is removed and the output clock signal y is not affected.

【０００４】[0004]

【発明が解決しようとする課題】このように従来例にお
いてもジッタ抑圧機能を持っているが、しかし入力され
るジッタに対する抑圧効果には限界があり、入力される
ジッタの周波数が低い、またジッタのゆれ幅が大きいな
どの場合は、ジッタが抑圧しきれずに出力クロック信号
ｙにジッタがのってしまう問題がある。As described above, the conventional example also has a jitter suppressing function, but the effect of suppressing the input jitter is limited, and the frequency of the input jitter is low, and the jitter is low. In the case where the fluctuation range is large, there is a problem that the jitter cannot be suppressed and the output clock signal y has the jitter.

【０００５】[0005]

【課題を解決するための手段】本発明の位相制御発振器
は、外部から入力される第１の基準クロック信号と発振
出力である出力クロック信号を分周した分周出力信号と
を入力する位相比較回路と、前記位相比較回路の出力信
号を入力するローパスフィルタと、前記ローパスフィル
タの出力信号で位相制御され前記基準クロック信号に位
相同期した前記出力クロック信号を外部へ出力する電圧
制御発振回路と、前記出力クロック信号を入力し前記分
周出力信号を出力する第１の分周回路とを備える位相同
期発振回路において、前記第１の基準クロック信号を入
力する第２の分周回路と、前記第２の分周回路の出力信
号と外部から入力される前記第１の基準クロック信号よ
り高周波で同等以上の精度を有する高速クロック信号と
を入力し前記第２の分周回路の出力信号の周期を前記高
速クロック信号で計測し計測値をデータ信号として出力
する周期計測回路と、前記周期データ信号を入力し平均
値処理などの後分周比に変換し分周比データ信号を出力
する演算処理回路と、前記分周比データ信号と前記高速
クロック信号とを入力し前記高速クロック信号を前記分
周比データ信号の分周比で分周して得た第２の基準クロ
ック信号を前記第１の基準クロック信号の代りに前記位
相比較回路へ入力する第３の分周回路とを備えている。
又、前記第１の基準クロック信号を入力しこの入力断を
検出するクロック断検出回路と、前記演算処理回路に前
記クロック断検出回路の検出信号を入力し前記分周比デ
ータ信号の分周比を所定の比にロックするロック回路と
を備えても良い。A phase controlled oscillator according to the present invention is a phase comparator for inputting a first reference clock signal input from the outside and a divided output signal obtained by dividing an output clock signal which is an oscillation output. A circuit, a low-pass filter for inputting an output signal of the phase comparison circuit, a voltage-controlled oscillation circuit that outputs the output clock signal that is phase-controlled by the output signal of the low-pass filter and is phase-synchronized with the reference clock signal, A phase-locked oscillator circuit comprising: a first divider circuit that receives the output clock signal and outputs the divided output signal; a second divider circuit that receives the first reference clock signal; The output signal of the second frequency divider circuit and a high-speed clock signal having a higher precision than the first reference clock signal input from the outside at a higher frequency than that of the first reference clock signal are input and the second signal is input. A cycle measuring circuit that measures the cycle of the output signal of the frequency dividing circuit with the high-speed clock signal and outputs the measured value as a data signal, and the cycle data signal is input and converted into a post-frequency dividing ratio such as average value processing and frequency dividing. A second arithmetic operation circuit for outputting a ratio data signal; and the frequency division ratio data signal and the high-speed clock signal input to divide the high-speed clock signal by the frequency division ratio of the frequency division ratio data signal. And a third frequency dividing circuit for inputting the reference clock signal of 1 to the phase comparison circuit instead of the first reference clock signal.
Further, a clock loss detection circuit for inputting the first reference clock signal and detecting the input loss, and a detection signal of the clock loss detection circuit for inputting to the arithmetic processing circuit are used to input the frequency division ratio of the data signal. May be provided with a lock circuit that locks to a predetermined ratio.

【０００６】[0006]

【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。受信
回線から抽出されたクロック信号は、基準クロック信号
ａとして入力され、分周回路１にて分周されキャリー信
号ｃが出力される。周期計測回路２は、キャリー信号ｃ
の変化する周期を高速クロック信号ｂを用いて計測し結
果を周期データ信号ｄとしてラッチして逐次出力する。
演算処理回路３は周期データ信号ｄをリードし統計処理
した後に分周回路４の分周比を決める分周比データ信号
ｅをラッチして逐次出力する。分周回路４は高速クロッ
ク信号ｂを分周比データ信号ｅに従った分周比で分周
し、基準クロック信号ｆを出力する。通常、基準クロッ
ク信号ｆは入力の基準クロック信号ａと同一周波数とな
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings. FIG. 1 is a block diagram of an embodiment of the present invention. The clock signal extracted from the receiving line is input as the reference clock signal a, frequency-divided by the frequency dividing circuit 1, and the carry signal c is output. The cycle measuring circuit 2 has a carry signal c.
Is measured using the high-speed clock signal b, and the result is latched as a cycle data signal d and sequentially output.
The arithmetic processing circuit 3 reads the period data signal d, statistically processes it, and then latches and sequentially outputs the frequency division ratio data signal e which determines the frequency division ratio of the frequency division circuit 4. The frequency dividing circuit 4 divides the high-speed clock signal b by a frequency division ratio according to the frequency division ratio data signal e, and outputs a reference clock signal f. Normally, the reference clock signal f has the same frequency as the input reference clock signal a.

【０００７】位相同期発振部５は従来例の図２で説明し
たものと同じであり、基準クロック信号ｆで位相制御さ
れた出力クロック信号ｇを出力する。クロック断検出回
路６は基準クロック信号ａの断を監視し、クロック断検
出信号ｈを出力して演算処理回路３にクロック断を通知
する。The phase-locked oscillator 5 is the same as that described in FIG. 2 of the conventional example, and outputs the output clock signal g whose phase is controlled by the reference clock signal f. The clock loss detection circuit 6 monitors the disconnection of the reference clock signal a and outputs the clock loss detection signal h to notify the arithmetic processing circuit 3 of the clock loss.

【０００８】次にジッタの抑圧動作について説明する。
基準クロック信号ａに加わったジッタは、分周回路１に
よって時間平均され、周期計測回路２で１周期の時間が
計測されこの計測値がデータ化される。この周期データ
信号ｄは、演算処理回路３に入力され、ここで平均等の
統計処理などをされて後、分周回路４の分周比を決める
分周比に変換され分周比データ信号として出力される。
即ち、入力の基準クロック信号のジッタ成分を除去し周
波数情報のみを分周比データとして取り出し、分周回路
４にてジッタなどない高安定な高速クロック信号をこの
分周比で分周し基準クロック信号ｆを得ている。Next, the jitter suppressing operation will be described.
The jitter added to the reference clock signal a is time-averaged by the frequency dividing circuit 1, the period measuring circuit 2 measures one period of time, and this measured value is converted into data. The period data signal d is input to the arithmetic processing circuit 3, where statistical processing such as averaging is performed, and then converted into a frequency division ratio for determining the frequency division ratio of the frequency division circuit 4 to obtain a frequency division ratio data signal. Is output.
That is, the jitter component of the input reference clock signal is removed, only the frequency information is taken out as the division ratio data, and the frequency divider circuit 4 divides the highly stable high-speed clock signal with no jitter into the reference clock signal. The signal f is obtained.

【０００９】また、演算処理回路３に入力の基準クロッ
ク信号ａの異常監視処理機能を持たせており、クロック
断検出信号ｈあるいは周期データ信号ｄの異常を検出す
ると、分周比データ信号ｅを所定の最適値に固定して出
力クロック信号ｇの安定化を図っている。Further, the arithmetic processing circuit 3 is provided with an abnormality monitoring processing function of the input reference clock signal a, and when an abnormality of the clock loss detection signal h or the periodic data signal d is detected, the division ratio data signal e is output. The output clock signal g is stabilized by fixing it to a predetermined optimum value.

【００１０】[0010]

【発明の効果】以上説明したように本発明は、入力の基
準クロック信号の周波数情報のみをその周期の平均値か
ら求まる分周比として取出し、別に入力されるジッタな
どのない高安定な高速クロック信号をこの分周比で分周
し位相制御用の基準クロック信号を得ているので入力の
基準クロック信号に重畳されてくるジッタ成分は除去さ
れる。このため出力クロック信号はジッタがなく高安定
化される効果がある。As described above, according to the present invention, only the frequency information of the input reference clock signal is taken out as a frequency division ratio obtained from the average value of its period, and a separately input highly stable high speed clock without jitter or the like. Since the signal is divided by this dividing ratio to obtain the reference clock signal for phase control, the jitter component superimposed on the input reference clock signal is removed. Therefore, the output clock signal has the effect of being highly stable with no jitter.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例のブロック図である。FIG. 1 is a block diagram of an embodiment of the present invention.

【図２】従来例の位相同期発振回路のブロック図であ
る。FIG. 2 is a block diagram of a conventional phase locked oscillator circuit.

【符号の説明】[Explanation of symbols]

１ 分周回路 ２ 周期計測回路 ３ 演算処理回路 ４ 分周回路 ５ 位相同期発振部 ６ クロック断検出回路 ５０１ 位相比較回路 ５０２ ローパスフィルタ ５０３ 電圧制御発振回路 ５０４ 分周回路 ａ リファレンス・クロック信号 ｂ 高速クロック信号 ｃ キャリー信号 ｄ インターバル・データ信号 ｅ ロード・データ信号 ｆ 基準信号 ｇ 出力クロック信号 ｈ クロック断検出信号 1 frequency dividing circuit 2 period measuring circuit 3 arithmetic processing circuit 4 frequency dividing circuit 5 phase locked oscillator 6 clock loss detection circuit 501 phase comparison circuit 502 low pass filter 503 voltage controlled oscillator 504 frequency divider a reference clock signal b high speed clock Signal c Carry signal d Interval data signal e Load data signal f Reference signal g Output clock signal h Clock loss detection signal

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 外部から入力される第１の基準クロック
信号と発振出力である出力クロック信号を分周した分周
出力信号とを入力する位相比較回路と、前記位相比較回
路の出力信号を入力するローパスフィルタと、前記ロー
パスフィルタの出力信号で位相制御され前記基準クロッ
ク信号に位相同期した前記出力クロック信号を外部へ出
力する電圧制御発振回路と、前記出力クロック信号を入
力し前記分周出力信号を出力する第１の分周回路とを備
える位相同期発振回路において、 前記第１の基準クロック信号を入力する第２の分周回路
と、前記第２の分周回路の出力信号と外部から入力され
る前記第１の基準クロック信号より高周波で同等以上の
精度を有する高速クロック信号とを入力し前記第２の分
周回路の出力信号の周期を前記高速クロック信号で計測
し計測値をデータ信号として出力する周期計測回路と、
前記周期データ信号を入力し平均値処理などの後分周比
に変換し分周比データ信号を出力する演算処理回路と、
前記分周比データ信号と前記高速クロック信号とを入力
し前記高速クロック信号を前記分周比データ信号の分周
比で分周し得た第２の基準クロック信号を前記第１の基
準クロック信号の代りに前記位相比較回路へ入力する第
３の分周回路とを備えることを特徴とする位相同期発振
回路。1. A phase comparison circuit for inputting a first reference clock signal input from the outside and a frequency-divided output signal obtained by dividing an output clock signal which is an oscillation output, and an output signal of the phase comparison circuit. A low-pass filter, a voltage-controlled oscillator circuit that outputs the output clock signal that is phase-controlled by the output signal of the low-pass filter and is phase-synchronized with the reference clock signal, and the divided output signal that receives the output clock signal. In a phase-locked oscillator circuit including a first frequency divider circuit for outputting the second frequency divider circuit for inputting the first reference clock signal, and an output signal of the second frequency divider circuit for external input And a high-speed clock signal having a higher accuracy than the first reference clock signal and having an accuracy equal to or higher than that of the first reference clock signal. A period measurement circuit that measures using the clock signal and outputs the measured value as a data signal,
An arithmetic processing circuit which inputs the periodic data signal and converts it into a post division ratio such as average value processing and outputs a division ratio data signal,
The second reference clock signal obtained by dividing the high speed clock signal by the frequency division ratio of the frequency division ratio data signal by inputting the frequency division ratio data signal and the high speed clock signal is the first reference clock signal. And a third frequency dividing circuit for inputting to the phase comparison circuit instead of the above. 【請求項２】 前記第１の基準クロック信号を入力しこ
の入力断を検出するクロック断検出回路と、前記演算処
理回路に前記クロック断検出回路の検出信号を入力し前
記分周比データ信号の分周比を所定の比にロックするロ
ック回路とを備えることを特徴とする請求項１記載の位
相同期発振回路。2. A clock loss detection circuit for inputting the first reference clock signal to detect the input loss, and a detection signal of the clock loss detection circuit for inputting to the arithmetic processing circuit to output the division ratio data signal. The phase-locked oscillator circuit according to claim 1, further comprising a lock circuit that locks the frequency division ratio to a predetermined ratio.