JPH05243257A - Complete self-alignment inp series hbt - Google Patents
Complete self-alignment inp series hbtInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はＩｎＰ系ヘテロ接合バイ
ポーラトランジスタ（ＨＢＴ）に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an InP-based heterojunction bipolar transistor (HBT).
【０００２】[0002]
【従来の技術】現在、ヘテロ接合バイポーラトランジス
タは、研究段階ながら既存の超高速デバイスを凌ぐ性能
を示しており、次世代の素子として有望視されている。2. Description of the Related Art At present, a heterojunction bipolar transistor is showing promising performance over existing ultra-high speed devices in a research stage, and is regarded as a promising next-generation device.
【０００３】材料系としては、ＧａＡｓ系を中心に研究
開発が進んでいるが、ＩｎＰ系、特にＩｎＰ／ＧａＩｎ
Ａｓ系ＨＢＴは、ヘテロ材料の禁制帯幅差が大きい、
オーミック電極形成部の禁制帯幅が小さく、低コンタ
クト抵抗が実現できる、ＧａＩｎＡｓの電子移動度、
及びＩｎＰの飽和速度がＧａＡｓに比べ大きい、選択
エッチングが可能である、ＩｎＰ、ＧａＩｎＡｓとも
ＧａＡｓに比べ、絶縁膜に対し良好な界面が形成でき
る、などの特徴がある。これよりＩｎＰ／ＧａＩｎＡｓ
系ＨＢＴは超高速、低消費電力で、かつ歩留まりの高い
ＩＣを作製できる潜在能力を有している。As for the material system, research and development are progressing mainly on GaAs system, but InP system, especially InP / GaIn.
As-based HBT has a large forbidden band difference between hetero materials,
The electron mobility of GaInAs, which has a small forbidden band width of the ohmic electrode formation portion and can realize low contact resistance,
And InP have a higher saturation rate than GaAs, selective etching is possible, and both InP and GaInAs have a better interface with the insulating film than GaAs. From this InP / GaInAs
The system HBT has the potential to manufacture ICs with ultrahigh speed, low power consumption, and high yield.
【０００４】以上の特徴を有するＩｎＰ／ＧａＩｎＡｓ
系ＨＢＴではあるが、ＨＢＴの真性素子性能を発揮する
ためには、そのベース抵抗の低減、及びベースーコレク
タ間容量の低減が必要となる。この２条件を実現するた
めには、自己整合と呼ばれる技術の確立が必須の課題で
ある。InP / GaInAs having the above characteristics
Although it is a system HBT, in order to exhibit the intrinsic element performance of the HBT, it is necessary to reduce its base resistance and base-collector capacitance. In order to realize these two conditions, the establishment of a technique called self-alignment is an essential issue.
【０００５】特に、作製条件が簡便であること、及びア
ライメントによる特性ばらつきのないブロセスの実現と
言った課題を考え合わせると、エミッタ、ベース、コレ
クタの各結晶層、及び電極構造をアライメントの影響無
しに合わせる完全自己整合プロセスの開発は魅力的な課
題である。In particular, considering the problems such as the simple manufacturing conditions and the realization of a process in which there is no characteristic variation due to alignment, the crystal layers of the emitter, base and collector and the electrode structure are not affected by the alignment. The development of a fully self-aligning process to suit is an attractive challenge.
【０００６】上記の課題を解決する方法としては、従来
ＧａＡｓ系ＨＢＴのプロセス技術を転用することである
程度の解決が可能である。例えばＧａＡｓ系ＨＢＴの従
来例としては、サイドウォールを用いたＨＢＴがアイ・
イー・イー・イーのｌ９８７年５月発行の第２４６頁に
『サブミクロン完全自已整合ＡｌＧａＡｓ／ＧａＡｓヘ
テロ接合バイポーラトランジスタ』と題して、論文（IE
EE Electron Device Letters, vol.EDL-8, pp.246-248
(1987))に示されている。As a method for solving the above problems, the conventional GaAs-based HBT process technology can be diverted to some extent. For example, as a conventional example of a GaAs-based HBT, an HBT using a sidewall is
E.E.E., May 1987, p. 246, entitled "Submicron Perfectly Self-Aligned AlGaAs / GaAs Heterojunction Bipolar Transistor" (IE
EE Electron Device Letters, vol.EDL-8, pp.246-248
(1987)).
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、ＩｎＰ
系ＨＢＴに本プロセスをそのまま転用するには、プロセ
ス技術が複雑であること、及び結晶材料のエッチング技
術の差により容易に転用が効かないことから、簡易な技
術によるＩｎＰ／ＧａＩｎＡｓ系ＨＢＴの自己整合化が
望まれていた。[Problems to be Solved by the Invention] However, InP
In order to use this process as it is for the system HBT, since the process technology is complicated and the conversion is not effective due to the difference in the etching technology of the crystalline material, the self-alignment of the InP / GaInAs system HBT by the simple technology is performed. Was desired.
【０００８】そこで本発明では、結晶の面方位によるエ
ッチング特性の差を利用することで前記二条件を満た
し、かつ容易に作製することが可能な、自己整合ＩｎＰ
／ＧａＩｎＡｓ系ＨＢＴを提供する。Therefore, in the present invention, the self-aligned InP that satisfies the above two conditions and can be easily manufactured by utilizing the difference in etching characteristics depending on the crystal plane orientation.
/ GaInAs system HBT is provided.
【０００９】[0009]
【課題を解決するための手段】本発明に係るヘテロ接合
バイポーラトランジスタは、ＩｎＰ基板上に第１導電型
のサブコレクタ層、任意の導電型を有するＩｎＰコレク
タ層、第２導電型のベース層、並びに第１導電型のＩｎ
Ｐエミッタ層、第１導電型のＧａＩｎＡｓエミッタキャ
ップ層を順次積層して作製されたＩｎＰ系ダブルヘテロ
接合バイポーラトランジスタに於て、矩形状のエミッタ
およびコレクタの一辺の方向が＜００１＞方向、または
それに垂直な方向を有するようにパターニングし、かつ
エミッタキャップ上、ベース上、及びサブコレクタ上の
オーミック電極を同一時に形成することにより、容易に
自已整合化が可能なＩｎＰ／ＧａＩｎＡｓ系ＨＢＴの作
製法を提供する。A heterojunction bipolar transistor according to the present invention comprises a first conductivity type subcollector layer, an InP collector layer having an arbitrary conductivity type, a second conductivity type base layer on an InP substrate. And the first conductivity type In
In an InP-based double heterojunction bipolar transistor manufactured by sequentially stacking a P emitter layer and a GaInAs emitter cap layer of the first conductivity type, one side of a rectangular emitter and collector has a <001> direction, or A method for producing an InP / GaInAs-based HBT that can be easily self-aligned by patterning to have a vertical direction and forming ohmic electrodes on the emitter cap, the base, and the subcollector at the same time. provide.
【００１０】本方法と同様の手法によって、ＩｎＰ基板
上に第１導電型のサブエミッタ層、第１導電型を有する
ＩｎＰエミッタ層、第２導電型のベース層、並びに任意
の導電型を有するＩｎＰコレクタ層、第１導電型のＧａ
ＩｎＡｓコレクタキャップ層を順次積層して作製された
ＩｎＰ系ダブルヘテロ接合バイポーラトランジスタで、
矩形状のコレクタおよびエミッタの一辺の方向が＜００
１＞方向、またはそれに垂直な方向を有し、かつコレク
タキャップ上、ベース上、及びサブエミッタ上のオーミ
ック電極を同一時に形成することを特徴としたコレクタ
アップＩｎＰ系ダブルヘテロ接合バイポーラトランジス
タを作製する方法も同様に提供する。By a method similar to this method, a sub-emitter layer of the first conductivity type, an InP emitter layer having the first conductivity type, a base layer of the second conductivity type, and an InP having an arbitrary conductivity type are formed on an InP substrate. Collector layer, first conductivity type Ga
An InP-based double heterojunction bipolar transistor manufactured by sequentially stacking InAs collector cap layers,
The direction of one side of the rectangular collector and emitter is <00
A collector-up InP-based double heterojunction bipolar transistor having a 1> direction or a direction perpendicular thereto and forming ohmic electrodes on the collector cap, the base, and the sub-emitter at the same time A method is provided as well.
【００１１】[0011]
【作用】本発明では、ＩｎＰ／ＧａＩｎＡｓ系ＨＢＴを
作製する際、エミッタおよびコレクタの一辺の方向を＜
００１＞又はこれに垂直な方向に選ぶことによりエミツ
夕およびコレクタの各側面を垂直にアンダーカットする
ことが可能になる。この結果、エミッタキャップ、べー
ス、およびサブコレクタ上のオーミック電極を同一材料
とし、一つのパターンで、同時に電極形成することで自
己整合を計り、ベース抵抗とベースコレクタ間の容量低
減を計ることが出来る。またこれによりプロセス工程を
減らし、アラインメントによるバラツキの問題を無くす
ことが可能となる。以上の作用により、寄生部の影響の
小さい高性能ＩｎＰ／ＧａＩｎＡｓ系ＨＢＴが実現でき
る。In the present invention, when an InP / GaInAs-based HBT is manufactured, the direction of one side of the emitter and collector is set to <
001> or a direction perpendicular thereto makes it possible to vertically undercut each side of the emitter and collector. As a result, the emitter cap, the base, and the ohmic electrode on the subcollector are made of the same material, and the electrodes are formed in a single pattern at the same time to achieve self-alignment and reduce the capacitance between the base resistance and the base collector. Can be done. Further, this makes it possible to reduce the number of process steps and eliminate the problem of variation due to alignment. With the above operation, a high-performance InP / GaInAs-based HBT in which the influence of the parasitic portion is small can be realized.
【００１２】[0012]
【実施例】図１に本発明によって実現される自己整合Ｉ
ｎＰ／ＧａＩｎＡｓ系ＨＢＴの断面構造を示す。図２に
図１のＨＢＴの上部観察図を示す。図３にマスクレイア
ウトを示す。DESCRIPTION OF THE PREFERRED EMBODIMENT FIG. 1 shows a self-alignment I realized by the present invention.
The cross-sectional structure of nP / GaInAs system HBT is shown. FIG. 2 shows a top view of the HBT of FIG. FIG. 3 shows a mask layout.
【００１３】断面構造は図１に示す通りであるが、矩形
状のエミッタの一辺の方向が＜００１＞方向、またはそ
れに垂直な方向を有するように形成することでエミッタ
メサ形状をエミッタキャップに対しサイドエッチングの
入った垂直な断面形状とすることが可能となる。同様な
方法でコレクタ層についてもベース層に対しサイドエッ
チの入った形状で、かつ垂直な形状とする。ここで、図
中１はＩｎＰ基板、２はＩｎＰサブコレクタ層、３はＩ
ｎＰコレクタ層、４はＩｎＧａＡｓベース層、５はＩｎ
Ｐエミッタ層、６はＧａＩｎＡｓエミッタキャップ層で
ある。７はエミッタキャップ、ベース、及びサブコレク
タ上の各オーミック電極である。The sectional structure is as shown in FIG. 1, but the emitter mesa shape is formed with respect to the emitter cap by forming the rectangular emitter so that one side of the emitter has a <001> direction or a direction perpendicular thereto. It becomes possible to have a vertical cross-sectional shape with etching. By the same method, the collector layer also has a shape with side etching and is perpendicular to the base layer. In the figure, 1 is an InP substrate, 2 is an InP subcollector layer, 3 is I
nP collector layer, 4 InGaAs base layer, 5 In
The P emitter layer 6 is a GaInAs emitter cap layer. 7 are ohmic electrodes on the emitter cap, the base, and the subcollector.
【００１４】コレクタアップ構造の場合には、同様の断
面形状で、図中１がＩｎＰ基板、２はＩｎＰサブエミッ
タ層、３はＩｎＰエミツタ層、４はＩｎＧａＡｓベース
層、５はＩｎＰコレクタ層、６はＧａＩｎＡｓコレクタ
キャップ層となる。７はコレクタキャップ、べース、及
びサブエミッタ上の各オーミック電極である。ベース材
料としてＩｎＧａＡｓの他ＩｎＧａＡｓＰも可能であ
る。In the case of a collector-up structure, the same cross-sectional shape is shown in the figure, 1 is an InP substrate, 2 is an InP sub-emitter layer, 3 is an InP emitter layer, 4 is an InGaAs base layer, 5 is an InP collector layer, and 6 Serves as a GaInAs collector cap layer. 7 are ohmic electrodes on the collector cap, the base, and the sub-emitter. Besides InGaAs, InGaAsP is also possible as the base material.
【００１５】プロセスとして、メサエッチングは、例え
ばフォトレジスト、またはドライエッチングなどでパタ
ーン転写した絶縁膜などをマスクとして行う。上記の方
法で６のＧａＩｎＡｓ層をパターニング後、選択的に、
リン酸、過酸化水素水、水の混合液を用い除去する。ま
たは塩酸、酢酸、過酸化水素水の混合液等で、多少Ｉｎ
Ｐ層まで除去するようにエッチングするなどの方法で除
去する。次に５のＩｎＰ層を、選択的に塩酸、または塩
酸と水との混合液により除去する。更に同様の方法でベ
ース、コレクタ層をエッチングする。次に再パターニン
グ後、サブコレクタ層をエッチングする。As a process, the mesa etching is performed by using, for example, a photoresist or an insulating film whose pattern is transferred by dry etching or the like as a mask. After patterning the GaInAs layer of 6 by the above method, selectively,
Remove using a mixture of phosphoric acid, hydrogen peroxide and water. Alternatively, use a mixed solution of hydrochloric acid, acetic acid, hydrogen peroxide, etc.
The P layer is removed by a method such as etching so as to be removed. Next, the InP layer 5 is selectively removed with hydrochloric acid or a mixed solution of hydrochloric acid and water. Further, the base and collector layers are etched by the same method. Next, after re-patterning, the subcollector layer is etched.
【００１６】図２には、三度のメサエッチング後のヘテ
ロ接合バイポーラトランジスタの上部観察図を示してあ
るが、ここでの５のＩｎＰ層のエッチング時間によって
図２でのエミッタキャップに対するエミッタ層のサイド
エッチ量ｘ1が制御できる。また、３のＩｎＰ層のエッ
チング時間によって図２でのベース層に対するコレクタ
層のサイドエッチ量ｘ2が制御できる。FIG. 2 shows a top view of a heterojunction bipolar transistor after three times of mesa etching, where the etching time of the InP layer of 5 shows the emitter layer to emitter cap in FIG. The side etch amount x 1 can be controlled. Further, the side etch amount x 2 of the collector layer with respect to the base layer in FIG. 2 can be controlled by the etching time of the InP layer of 3.
【００１７】実際には、サイドエッチ量として０．２μ
ｍ程度を選択するが、選択エッチングを用いているた
め、特にコレクタのサイドエッチ量を大きく取ることが
可能となる。これによりベース−コレクタ間容量を格段
に低減でき、高周波特性の大幅な改善ができる。また、
サイドエッチングを入れることで、エミッタ部を微細化
することができる。Actually, the side etch amount is 0.2 μm.
Although about m is selected, since the selective etching is used, the side etch amount of the collector can be particularly large. As a result, the base-collector capacitance can be significantly reduced and the high frequency characteristics can be greatly improved. Also,
By inserting side etching, the emitter can be miniaturized.
【００１８】次に電極形成を行うが、エミッタキャップ
上、ベース上、及びサブコレクタ上の電極は、例えば図
３の８４で示すような一つの開ロパターンを設け、蒸
着、リフトオフすることで同時に形成できる。例えば電
極材料としては、Ｔｉ／Ｐｔ／Ａｕ、Ｔｉ／Ａｕ、Ｃｒ
／Ａｕ、高融点金属（例えばＷ、Ｔａ、Ｍｏ等）、シリ
サイドなどを用いる。ドーピングとしては、コンタクト
抵抗低減のためエミッタキャップ、ベース層とも１×１
０19ｃｍ-3以上の高ドーピング状態が望ましい。Next, electrodes are formed. The electrodes on the emitter cap, the base, and the subcollector are provided with one open pattern as shown by 84 in FIG. 3, and are simultaneously vapor-deposited and lift-off. Can be formed. For example, as the electrode material, Ti / Pt / Au, Ti / Au, Cr
/ Au, refractory metal (for example, W, Ta, Mo, etc.), silicide or the like is used. The doping is 1 × 1 for both the emitter cap and base layer to reduce contact resistance.
A highly doped state of 0 19 cm -3 or more is desirable.
【００１９】これ以降としては、通常のＩｎＰ／ＧａＩ
ｎＡｓ系ＨＢＴと同様の絶縁膜形成、配線形成を行うこ
とで、完全自己整合ＩｎＰ／ＧａＩｎＡｓ系ＨＢＴの作
製が可能となる。以上の工程は特許請求の範囲の第１項
に基づいて内容を記載したが、上記と同様の手法を用い
ることで、上部にコレクタを持つ完全自己整合コレクタ
アップダブルヘテロ接合バイポーラトランジスタヘの適
用が可能となる。From this point onward, normal InP / GaI is used.
By forming an insulating film and wiring similar to the nAs-based HBT, it is possible to manufacture a completely self-aligned InP / GaInAs-based HBT. The above steps have been described based on the first item of the claims. However, by using the same method as above, it is possible to apply the method to a fully self-aligned collector-up double heterojunction bipolar transistor having a collector on the upper part. It will be possible.
【００２０】さて、ここで注意しなければならない点
は、エミッターベース、及びベース−コレクタ接合の設
計である。ここで電流利得を向上させるために傾斜接合
を採用すると良いが、傾斜層の部分では選択エッチング
が使用できなくなる点、及び形状がＩｎＰ単層の場合と
異なってしまうおそれがある点に注意する必要がある。
しかしながら、エッチャントを工夫する、または傾斜層
の厚さを薄く取れば、充分プロセス上も対処可能であ
る。The point to be noted here is the design of the emitter-base and the base-collector junction. Here, it is preferable to adopt a graded junction in order to improve the current gain, but it should be noted that selective etching cannot be used in the graded layer portion and the shape may be different from that of the InP single layer. There is.
However, if the etchant is devised or the thickness of the graded layer is made thin, it is possible to deal with the process sufficiently.
【００２１】[0021]
【発明の効果】以上説明したように、本発明により工ミ
ッタおよびコレクタの側面の方向を＜００１＞方向又は
これに垂直な方向とすることで、それぞれエミツ夕層、
べース層に対し各側面が垂直になるようにアンダーカツ
ト可能となる。この結果エミツ夕、ベース、サブコレク
夕部と電極の全ての構造を自己整合的に形成することが
出来るようになり、より一層の高性能を有するＩｎＰ／
ＧａＩｎＡｓ系完全自己整合ＨＢＴの製作が可能にな
る。As described above, according to the present invention, the side faces of the work mitter and the collector are set to the <001> direction or the direction perpendicular to the <001> direction, so that the emission layer,
Undercutting is possible so that each side is perpendicular to the base layer. As a result, it becomes possible to form all structures of the emitter, the base, the sub-collector and the electrode in a self-aligned manner, and the InP /
It becomes possible to manufacture a GaInAs-based completely self-aligned HBT.
【００２２】すなわちべースとコレクタの電極間距離が
接近し、かつコレクタ部が微細化する結果、ベース抵
抗、ベースコレクタ間容量の低減により高速、低消費電
力のＨＢＴが実現できる。またエミッ夕、ベース、コレ
クタの各電極の同時形成により、製作が容易となり、品
質が均一化し、かつ歩留りが向上できる。That is, the distance between the electrodes of the base and the collector is reduced, and the collector portion is miniaturized. As a result, the HBT with high speed and low power consumption can be realized due to the reduction of the base resistance and the capacitance between the base and collector. Further, the simultaneous formation of the electrodes of the emitter, the base and the collector facilitates the production, makes the quality uniform, and improves the yield.
【図１】本発明に係る完全自己整合ＩｎＰ／ＧａＩｎＡ
ｓ系ＨＢＴの断面構造図である。FIG. 1 is a fully self-aligned InP / GaInA according to the present invention.
It is a cross-sectional structural diagram of an s-based HBT.
【図２】本発明に係るＨＢＴの上部観察図である。FIG. 2 is a top view of the HBT according to the present invention.
【図３】本発明に係るＨＢＴのマスクレイアウト図であ
る。FIG. 3 is a mask layout diagram of the HBT according to the present invention.
【符号の説明】 １：ＩｎＰ基板 ２：ＩｎＰサブコレク夕層 ３：ｌｎＰコレク夕層 ４：ＧａＩｎＡｓベース層 ５：ＩｎＰエミッ夕層 ６：ＧａＩｎＡｓエミツタキャツプ層 ７：オーミック電極 ８１：エミツタメサ ８２：ベースメサ ８３：アイソレーシヨンメサ ８４：オーミック電極形成用マスクパターン ８５：絶縁膜のコンタクトホール形成用マスクパターン ８６：配線形成用マスクパターン[Description of Reference Signs] 1: InP substrate 2: InP subcollector layer 3: lnP collector layer 4: GaInAs base layer 5: InP emission layer 6: GaInAs EMITA cap layer 7: Ohmic electrode 81: Emitamesa 82: Base mesa 83: Iso Position mesa 84: Ohmic electrode forming mask pattern 85: Insulating film contact hole forming mask pattern 86: Wiring forming mask pattern
Claims (2)
タ層、任意の導電型を有するＩｎＰコレクタ層、第２導
電型のベース層、並びに第１導電型のＩｎＰエミッタ
層、第１の導電型を有するＧａＩｎＡｓエミッタキャッ
ブ層を順次積層して作製されたＩｎＰ系ヘテロ接合バイ
ポーラトランジスタにおいて、矩形状のエミッタおよび
コレクタの一辺の方向が＜００１＞方向、またはそれに
垂直な方向を有し、かつ、エミッタキヤップ上、ベース
上、及びサブコレクタ上のオーミック電極を同一時に形
成する、ことを特徴とした完全自己整合ＩｎＰ系ダブル
ヘテロ接合バイポーラトランジスタ。1. A first conductivity type subcollector layer, an InP collector layer having an arbitrary conductivity type, a second conductivity type base layer, a first conductivity type InP emitter layer, and a first conductivity type on an InP substrate. In an InP-based heterojunction bipolar transistor manufactured by sequentially stacking GaInAs emitter cab layers having a type, one side of a rectangular emitter and collector has a <001> direction or a direction perpendicular to the <001> direction, and A fully self-aligned InP-based double heterojunction bipolar transistor, wherein ohmic electrodes on the emitter cap, the base, and the subcollector are formed at the same time.
タ層、第１の導電型を有するＩｎＰエミッタ層、第２導
電型のベース層、並びに任意の導電型を有するＩｎＰコ
レクタ層、第１の導電型を有するＧａＩｎＡｓコレクタ
キヤップ層を順次積層して作製されたＩｎＰ系ヘテロ接
合バイポーラトランジスタにおいて、矩形状のコレクタ
およびエミッタの一辺の方向が＜００１＞方向、または
それに垂直な方向を有し、かつコレクタキヤップ上、ベ
ース上、及びサブエミッタ上のオーミツク電極を同一時
に形成する、ことを特徴とした完全自己整合コレクタア
ップＩｎＰ系ダブルヘテロ接合バイポーラトランジス
タ。2. A first-conductivity-type sub-emitter layer, a first-conductivity-type InP emitter layer, a second-conductivity-type base layer, an InP collector layer having an arbitrary conductivity type, and a first-conductivity-type sub-layer on the InP substrate. In an InP-based heterojunction bipolar transistor produced by sequentially stacking a GaInAs collector cap layer having a conductivity type of, a direction of one side of a rectangular collector and emitter has a <001> direction or a direction perpendicular thereto. A fully self-aligned collector-up InP double-heterojunction bipolar transistor, characterized in that ohmic electrodes on the collector cap, base and sub-emitter are formed at the same time.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4453992A JPH05243257A (en) | 1992-03-02 | 1992-03-02 | Complete self-alignment inp series hbt |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4453992A JPH05243257A (en) | 1992-03-02 | 1992-03-02 | Complete self-alignment inp series hbt |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243257A true JPH05243257A (en) | 1993-09-21 |
Family
ID=12694317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4453992A Pending JPH05243257A (en) | 1992-03-02 | 1992-03-02 | Complete self-alignment inp series hbt |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243257A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0747964A2 (en) * | 1995-06-06 | 1996-12-11 | HE HOLDINGS, INC. dba HUGHES ELECTRONICS | Fully self-aligned submicron heterojunction bipolar transistor and method of fabricating the same |
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1992
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