JPH0524227Y2 - - Google Patents
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- Publication number
- JPH0524227Y2 JPH0524227Y2 JP16330385U JP16330385U JPH0524227Y2 JP H0524227 Y2 JPH0524227 Y2 JP H0524227Y2 JP 16330385 U JP16330385 U JP 16330385U JP 16330385 U JP16330385 U JP 16330385U JP H0524227 Y2 JPH0524227 Y2 JP H0524227Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- delay
- memory
- clock input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 238000007493 shaping process Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
【考案の詳細な説明】
（考案の属する技術分野）
本考案は、集積回路（IC）テスタ等のタイミ
ング信号源、種々の周期信号を発生する信号源と
して使用する信号発生器に関する。
ング信号源、種々の周期信号を発生する信号源と
して使用する信号発生器に関する。
（従来技術）
従来から、ICテスタ等種々の電子機器で信号
発生器が使用されている。例えば、従来のタイミ
ング信号発生装置として、実公昭60−27970号に
開示された装置がある。前記装置は、カウンタ、
コンパレータ、フリツプ・フロツプ等から構成さ
れており、クロツク入力信号を前記カウンタによ
り計数し、前記計数値と設定値とが一致したとき
コンパレータから得られる信号でフリツプ・フロ
ツプを駆動することによりタイミング信号を発生
させている。従つて、タイミング信号の設定時間
分解能は、クロツク入力信号の周期に依存してし
まう。このため、設定時間の分解能を向上させる
ためには、クロツク入力信号の周期を短くする、
即ちクロツク入力信号の周波数を高くする必要が
ある。しかしながら、例えばタイミング信号の分
解能をInsec.にしたい場合、1GHzのクロツク入力
信号が必要であり、その帯域で使用可能なカウン
タは極めて複雑且つ高価となる欠点があり又、よ
り以上の高分解能化をはかることは困難であつ
た。
発生器が使用されている。例えば、従来のタイミ
ング信号発生装置として、実公昭60−27970号に
開示された装置がある。前記装置は、カウンタ、
コンパレータ、フリツプ・フロツプ等から構成さ
れており、クロツク入力信号を前記カウンタによ
り計数し、前記計数値と設定値とが一致したとき
コンパレータから得られる信号でフリツプ・フロ
ツプを駆動することによりタイミング信号を発生
させている。従つて、タイミング信号の設定時間
分解能は、クロツク入力信号の周期に依存してし
まう。このため、設定時間の分解能を向上させる
ためには、クロツク入力信号の周期を短くする、
即ちクロツク入力信号の周波数を高くする必要が
ある。しかしながら、例えばタイミング信号の分
解能をInsec.にしたい場合、1GHzのクロツク入力
信号が必要であり、その帯域で使用可能なカウン
タは極めて複雑且つ高価となる欠点があり又、よ
り以上の高分解能化をはかることは困難であつ
た。
（考案の目的）
本考案は、出力信号を高分解能且つ種々の時間
幅に設定可能で構成簡単な信号発生器を提供する
ことを目的とする。
幅に設定可能で構成簡単な信号発生器を提供する
ことを目的とする。
（考案の構成）
本願考案の信号発生器は、クロツク入力信号を
計数し、計数値に対応する信号を出力するカウン
タと、前記カウンタの出力信号に応答して記憶デ
ータを並列出力するメモリと、前記メモリの並列
出力信号をラツチする複数のラツチ回路と、前記
各ラツチ回路の出力信号を遅延する複数の遅延回
路の出力信号に応答して信号を出力する出力回路
とから構成されており、前記メモリの記憶データ
および前記遅延回路の遅延時間を変えることによ
り、種々の信号を発生する。
計数し、計数値に対応する信号を出力するカウン
タと、前記カウンタの出力信号に応答して記憶デ
ータを並列出力するメモリと、前記メモリの並列
出力信号をラツチする複数のラツチ回路と、前記
各ラツチ回路の出力信号を遅延する複数の遅延回
路の出力信号に応答して信号を出力する出力回路
とから構成されており、前記メモリの記憶データ
および前記遅延回路の遅延時間を変えることによ
り、種々の信号を発生する。
（実施例）
第１図は、本考案の実施例を表わすブロツク図
である。第１図において、周期Ｔのクロツク入力
信号Vcは、アドレス・カウンタ１０１および遅
延回路１０３に入力される。アドレス・カウンタ
１０１の出力部は、所定のデータ値を記憶したメ
モリ１０２の入力部に接続されている。メモリ１
０２の２つの出力部は、各々Ｄ−フリツプ・フロ
ツプ１０４，１０５のＤ入力端子に接続されてい
る。Ｄ−フリツプ・フロツプ１０４，１０５はラ
ツチ回路を構成している。Ｄ−フリツプ・フロツ
プ１０４，１０５のＱ出力端子は各々、プログラ
ム可能な遅延回路１０６，１０７に接続されてい
る。遅延回路１０６の出力端子はＤ−フリツプ・
フロツプ１０８のクロツク入力端子Ｃに、遅延回
路１０７の出力端子はパルス整形回路１０９に接
続されている。パルス整形回路１０９の出力部
は、Ｄ−フリツプ・フロツプ１０８のリセツト端
子Ｒに接続され又、Ｄ−フリツプ・フロツプ１０
８の入力端子Ｄには高レベル信号VHが供給され
ており、出力信号Voは出力端子Ｑから得られる。
一方、遅延回路１０３の出力部は、Ｄ−フリツ
プ・フロツプ１０４，１０５のクロツク入力端子
Ｃに接続されている。遅延回路１０６，１０７
は、集中定数回路、分布定数回路等で構成されて
おり、現在市販されているものでも100psec.以上
の分解能を有している。第２図は、第１図の信号
発生器のタイミング図である。以下、第１図、第
２図を用いてその動作を説明する。但し、メモリ
１０２には、チヤンネル１用として“０，１，
０，０”が記憶さており、チヤンネル２用として
“０，０，１，０”が記憶されているものとし又、
遅延回路１０６，１０７の遅延時間は各々τ1，τ2
に設定されているものとする。いま、時刻Toに
おいて、クロツク入力信号Vcが入力されると、
アドレス・カウンタ１０１はクロツク入力信号
Vcの計数を開始し、計数値に応じたアドレス信
号を出力する。メモリ１０２は前記アドレス信号
に応答して、記憶データを出力する。メモリ１０
２には、チヤンネル１用として“０，１，０，
０”なる４ビツトのデータが記憶されているの
で、クロツク入力信号Vcが入力されるごとに
“０”，“１”，“０”，“０”の順に一連の信号V1が
繰り返し出力される。チヤンネル２用として
“０，０，１，０”なる４ビツトのデータが記憶
さているので、信号V2としては“０”，“０”，
“１”，“０”の順で繰り返し出力される。一方、
遅延回路１０３はクロツク入力信号Vcを所定時
間（カウンタ１０１の遅延時間とメモリ１０２の
アクセス時間の和）だけ遅延させた遅延クロツク
信号VφをＤ−フリツプ・フロツプ１０４，１０
５のクロツク入力端子Ｃに供給する。Ｄ−フリツ
プ・フロツプ１０４，１０５は前記遅延クロツク
信号Vφに応答して、信号V1，V2をラツチし、信
号V3，V4を出力する。遅延回路１０６，１０７
は、信号V3，V4を各々τ1，τ2だけ遅延した信号
V5，V6を出力する。信号V6はパルス整形回路１
０９に入り、Ｄ−フリツプ・フロツプ１０８をリ
セツトするのに必要な時間の幅を持つ信号V7に
整形される。Ｄ−フリツプ・フロツプ１０８は、
信号V5の立上がり時点から信号V7の立上がり時
点までの時間幅のハイレベル信号を出力信号Vo
として出力する。出力信号Voの周期は、クロツ
ク入力信号Vcの周期とメモリ１０２の記データ
ビツト数との積に等しい。従つて、出力信号Vo
として、周期4T、パルス幅（Ｔ−τ1＋τ2）の信
号がえられる。遅延回路１０６，１０７の遅延時
間およびメモリ１０２内の記憶データ値を変える
ことにより、出力信号Voの周期、パルス幅等を
種々に設定できる。例えば、メモリ１０２の記憶
データ値をチヤンネル１用として“０，１，０，
０”、チヤンネル２用として“０，１，０，０”
とし、遅延回路１０６，１０７の各遅延時間τ1，
τ2をτ1＜τ2とすると、周期が4Tで、パルス幅（τ2
−τ1）の出力信号Voが得られる。つまり、遅延
回路１０６，１０７の遅延時間を変えることによ
り、出力信号Voの立上がり時間および立下がり
時間を高分解能で設定可能であり、遅延回路１０
６，１０７の最大遅延時間の幅をクロツク入力信
号Vcの周期と同じにしておけば、いかなる時間
にも設定可能である。
である。第１図において、周期Ｔのクロツク入力
信号Vcは、アドレス・カウンタ１０１および遅
延回路１０３に入力される。アドレス・カウンタ
１０１の出力部は、所定のデータ値を記憶したメ
モリ１０２の入力部に接続されている。メモリ１
０２の２つの出力部は、各々Ｄ−フリツプ・フロ
ツプ１０４，１０５のＤ入力端子に接続されてい
る。Ｄ−フリツプ・フロツプ１０４，１０５はラ
ツチ回路を構成している。Ｄ−フリツプ・フロツ
プ１０４，１０５のＱ出力端子は各々、プログラ
ム可能な遅延回路１０６，１０７に接続されてい
る。遅延回路１０６の出力端子はＤ−フリツプ・
フロツプ１０８のクロツク入力端子Ｃに、遅延回
路１０７の出力端子はパルス整形回路１０９に接
続されている。パルス整形回路１０９の出力部
は、Ｄ−フリツプ・フロツプ１０８のリセツト端
子Ｒに接続され又、Ｄ−フリツプ・フロツプ１０
８の入力端子Ｄには高レベル信号VHが供給され
ており、出力信号Voは出力端子Ｑから得られる。
一方、遅延回路１０３の出力部は、Ｄ−フリツ
プ・フロツプ１０４，１０５のクロツク入力端子
Ｃに接続されている。遅延回路１０６，１０７
は、集中定数回路、分布定数回路等で構成されて
おり、現在市販されているものでも100psec.以上
の分解能を有している。第２図は、第１図の信号
発生器のタイミング図である。以下、第１図、第
２図を用いてその動作を説明する。但し、メモリ
１０２には、チヤンネル１用として“０，１，
０，０”が記憶さており、チヤンネル２用として
“０，０，１，０”が記憶されているものとし又、
遅延回路１０６，１０７の遅延時間は各々τ1，τ2
に設定されているものとする。いま、時刻Toに
おいて、クロツク入力信号Vcが入力されると、
アドレス・カウンタ１０１はクロツク入力信号
Vcの計数を開始し、計数値に応じたアドレス信
号を出力する。メモリ１０２は前記アドレス信号
に応答して、記憶データを出力する。メモリ１０
２には、チヤンネル１用として“０，１，０，
０”なる４ビツトのデータが記憶されているの
で、クロツク入力信号Vcが入力されるごとに
“０”，“１”，“０”，“０”の順に一連の信号V1が
繰り返し出力される。チヤンネル２用として
“０，０，１，０”なる４ビツトのデータが記憶
さているので、信号V2としては“０”，“０”，
“１”，“０”の順で繰り返し出力される。一方、
遅延回路１０３はクロツク入力信号Vcを所定時
間（カウンタ１０１の遅延時間とメモリ１０２の
アクセス時間の和）だけ遅延させた遅延クロツク
信号VφをＤ−フリツプ・フロツプ１０４，１０
５のクロツク入力端子Ｃに供給する。Ｄ−フリツ
プ・フロツプ１０４，１０５は前記遅延クロツク
信号Vφに応答して、信号V1，V2をラツチし、信
号V3，V4を出力する。遅延回路１０６，１０７
は、信号V3，V4を各々τ1，τ2だけ遅延した信号
V5，V6を出力する。信号V6はパルス整形回路１
０９に入り、Ｄ−フリツプ・フロツプ１０８をリ
セツトするのに必要な時間の幅を持つ信号V7に
整形される。Ｄ−フリツプ・フロツプ１０８は、
信号V5の立上がり時点から信号V7の立上がり時
点までの時間幅のハイレベル信号を出力信号Vo
として出力する。出力信号Voの周期は、クロツ
ク入力信号Vcの周期とメモリ１０２の記データ
ビツト数との積に等しい。従つて、出力信号Vo
として、周期4T、パルス幅（Ｔ−τ1＋τ2）の信
号がえられる。遅延回路１０６，１０７の遅延時
間およびメモリ１０２内の記憶データ値を変える
ことにより、出力信号Voの周期、パルス幅等を
種々に設定できる。例えば、メモリ１０２の記憶
データ値をチヤンネル１用として“０，１，０，
０”、チヤンネル２用として“０，１，０，０”
とし、遅延回路１０６，１０７の各遅延時間τ1，
τ2をτ1＜τ2とすると、周期が4Tで、パルス幅（τ2
−τ1）の出力信号Voが得られる。つまり、遅延
回路１０６，１０７の遅延時間を変えることによ
り、出力信号Voの立上がり時間および立下がり
時間を高分解能で設定可能であり、遅延回路１０
６，１０７の最大遅延時間の幅をクロツク入力信
号Vcの周期と同じにしておけば、いかなる時間
にも設定可能である。
本実施例では、メモリ１０２の記憶データは各
チヤンネル４ビツトの場合を説明したが、いかな
るビツト数であつても有効に動作する。本考案に
は種々の変形が考えられる。例えば、Ｄ−フリツ
プ・フロツプ１０４，１０５の後段にRZ
（Return to Zero）回路を挿入し、メモリ１０２
の記憶データを全て“１”にすれば、クロツク入
力信号Vcと同じ周期の出力信号Voを得ることが
でき、この場合、出力信号Voのパルス幅は、遅
延回路１０６，１０７によつて変え得る。又、出
力回路として使用しているＤ−フリツプ・フロツ
プ１０８としては、複数の信号に応答して信号を
出力するような回路であれば使用できる。
チヤンネル４ビツトの場合を説明したが、いかな
るビツト数であつても有効に動作する。本考案に
は種々の変形が考えられる。例えば、Ｄ−フリツ
プ・フロツプ１０４，１０５の後段にRZ
（Return to Zero）回路を挿入し、メモリ１０２
の記憶データを全て“１”にすれば、クロツク入
力信号Vcと同じ周期の出力信号Voを得ることが
でき、この場合、出力信号Voのパルス幅は、遅
延回路１０６，１０７によつて変え得る。又、出
力回路として使用しているＤ−フリツプ・フロツ
プ１０８としては、複数の信号に応答して信号を
出力するような回路であれば使用できる。
（考案の効果）
本考案によれば、メモリおよび遅延回路の設定
値を変えることにより、高分解能な種々の信号を
得ることができる。又、メモリの記憶データのビ
ツト数を増すことにより、秒乃至分単位のパルス
幅信号を100psec.程度の分解能で設定できる。
値を変えることにより、高分解能な種々の信号を
得ることができる。又、メモリの記憶データのビ
ツト数を増すことにより、秒乃至分単位のパルス
幅信号を100psec.程度の分解能で設定できる。
第１図は、本考案の信号発生器のブロツク図。
第２図は、第１図の信号発生器のタイミング図。 １０１……アドレス・カウンタ、１０２……メ
モリ、１０４，１０５，１０８……Ｄ−フリツ
プ・フロツプ、１０３，１０６，１０７……遅延
回路、１０９……パルス整形回路。
第２図は、第１図の信号発生器のタイミング図。 １０１……アドレス・カウンタ、１０２……メ
モリ、１０４，１０５，１０８……Ｄ−フリツ
プ・フロツプ、１０３，１０６，１０７……遅延
回路、１０９……パルス整形回路。
Claims (1)
- クロツク入力信号を計数し、計数値に対応する
信号を出力するカウンタと、前記カウンタの出力
信号に対応するアドレスに記憶された第１、第２
のデータを出力するメモリと、前記第１、第２の
データのそれぞれをラツチして出力する第１、第
２のラツチ回路と、前記第１、第２のラツチ回路
の出力信号をそれぞれ遅延する第１、第２の遅延
回路と、前記第１の遅延回路の出力信号によりセ
ツトされ前記第２の遅延回路の出力信号によりリ
セツトされる出力を有する出力回路とから成る信
号発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16330385U JPH0524227Y2 (ja) | 1985-10-24 | 1985-10-24 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16330385U JPH0524227Y2 (ja) | 1985-10-24 | 1985-10-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6271580U JPS6271580U (ja) | 1987-05-07 |
| JPH0524227Y2 true JPH0524227Y2 (ja) | 1993-06-21 |
Family
ID=31091376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16330385U Expired - Lifetime JPH0524227Y2 (ja) | 1985-10-24 | 1985-10-24 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0524227Y2 (ja) |
-
1985
- 1985-10-24 JP JP16330385U patent/JPH0524227Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6271580U (ja) | 1987-05-07 |
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