JPH05240968A

JPH05240968A - Time measuring device

Info

Publication number: JPH05240968A
Application number: JP4043104A
Authority: JP
Inventors: Kazuya Katano; 和也片野
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1992-02-28
Filing date: 1992-02-28
Publication date: 1993-09-21

Abstract

PURPOSE:To realize a time measuring device capable of accurately analyzing a signal regardless of the cycle of a sampling lock by providing a delay element means inputting the signal from a time width sampling signal generating circuit and delaying the inputted signal on the basis of the control from the outside and a delay element control means for controlling the delay element means. CONSTITUTION:A delay element 13 delays the signal inputted from a source clock generating circuit 11 on the basis of the number of data from a delay control means 12 and the output of the delay element 13 becomes a sampling lock. The delay control means 12 outputs data for delay to the delay element 13 at every cycle of the sample lock. For example, since d1 is outputted at the first cycle as shown by (b) in the delay control means 12, the signal inputted from a source clock (a) is delayed by the delay quantity due to d1 to become a sampling lock. This data is same in the case of d2 or d3. Therefore, the rising of a sampling becomes random and, as a result, the change of an input signal synchronizing to a sampling cycle can be measured.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は時間測定装置のサンプリ
ング時間の改善に関する。The present invention relates to improving the sampling time of time measuring devices.

【０００２】[0002]

【従来の技術】入力信号のパルス幅等を測定する時間測
定装置では、通常あるパルス信号が連続しているような
入力信号において一定時間毎にその信号のパルス幅を採
取し測定するものである。この動作時間変化の具体例を
図６に示す。ここでは被測定対象である入力信号(1)と
その信号のある時間でのパルス幅を採取する信号（いわ
ゆるサンプリングクロック(2)）との時間的関係を示し
ている。このとき入力信号(1)にはＴ₀とＴ₁の二種類の
時間幅のパルスが入力されているものとする。このとき
サンプリングクロック(2)と同期してこのパルスは存在
しているものとする。すると図６からも理解されるよう
にパルス幅Ｔ₀の時のみ測定が行われ、パルス幅Ｔ₁の時
の測定が行われない。2. Description of the Related Art In a time measuring device for measuring a pulse width of an input signal, a pulse width of an input signal in which a certain pulse signal is continuous is usually sampled and measured at regular time intervals. .. A specific example of this change in operating time is shown in FIG. Here, the time relationship between the input signal (1) to be measured and a signal (so-called sampling clock (2)) for sampling the pulse width of the signal at a certain time is shown. At this time, it is assumed that the input signal (1) has pulses of two kinds of time widths T ₀ and T ₁ . At this time, it is assumed that this pulse exists in synchronization with the sampling clock (2). Then, as understood from FIG. 6, the measurement is performed only when the pulse width is T ₀ , and the measurement is not performed when the pulse width is T ₁ .

【０００３】[0003]

【発明が解決しようとする課題】このため、この入力信
号における複数の信号測定の結果の信号処理における周
波数解析等において誤認を生ずるという問題があった。
本発明はこのような問題を解決し、サンプリングクロッ
クの周期にかかわらず正しい信号解析の行える時間測定
装置を実現することにある。For this reason, there is a problem in that a frequency analysis or the like in the signal processing of the result of the measurement of a plurality of signals in the input signal causes a misunderstanding.
The present invention solves such a problem and realizes a time measuring device capable of performing a correct signal analysis regardless of the cycle of a sampling clock.

【０００４】[0004]

【課題を解決するための手段】[Means for Solving the Problems]

（１）第１の本発明は、時間測定装置内の時間幅採取信
号を発生する回路において、時間幅採取信号を発生する
回路からの信号を入力し、外部からの制御に基づいて入
力した信号を遅延させる遅延素子手段と、前記遅延素子
手段を制御するために出力する遅延素子制御手段とを設
けたことを特徴とする時間測定装置である。（２）第２の本発明は、被測定対象の入力信号のパルス
幅を測定し、データ及び測定終了信号を出力する時間幅
測定回路と、前記時間幅測定回路からのデータに基づき
制御信号を出力する制御手段と、基準のクロックを出力
する基準クロック発生回路と、前記時間幅測定回路から
のデータの下位ビットをカウントの基準の数とし、測定
終了信号をデータ読込信号とし、前記基準クロック発生
回路からの基準のクロックのカウントを行うカウンタ
と、前記時間幅測定回路からの測定終了信号を用いて、
前記カウンタから出力される桁上がり信号を保持するデ
ータ保持手段と、前記データ保持手段からの信号と制御
手段からの制御信号との論理和を前記時間幅測定回路に
出力する手段を設けランダムな周期でサンプリングが可
能なことを特徴とする時間測定装置である。(1) According to a first aspect of the present invention, in a circuit for generating a time width sampling signal in a time measuring device, a signal from a circuit for generating the time width sampling signal is input, and the signal is input based on external control. Is provided, and a delay element control means for outputting the delay element means for controlling the delay element means is provided. (2) The second aspect of the present invention measures a pulse width of an input signal to be measured, outputs a data and a measurement end signal, and a control signal based on the data from the time width measuring circuit. The control means for outputting, the reference clock generating circuit for outputting the reference clock, the lower bit of the data from the time width measuring circuit is the reference number for counting, the measurement end signal is the data reading signal, and the reference clock is generated. Using a counter that counts the reference clock from the circuit and a measurement end signal from the time width measurement circuit,
Random cycles are provided with data holding means for holding a carry signal output from the counter, and means for outputting a logical sum of the signal from the data holding means and the control signal from the control means to the time width measuring circuit. It is a time measuring device characterized by being capable of sampling at.

【０００５】[0005]

【作用】時間測定装置において被測定信号を採取するた
めのサンプリングクロックの周期をランダムにすること
により、被測定信号のパルス幅を包括的に測定すること
が可能となる。By making the period of the sampling clock for sampling the signal under measurement random in the time measuring device, it is possible to comprehensively measure the pulse width of the signal under measurement.

【０００６】[0006]

【実施例】第１の発明の基本的構成図を図１に示す。図
において１１は源クロック発生回路で、従来の固定周期
のサンプリングクロックを出力する回路である。１２は
遅延制御手段で具体的にはＭ系列の擬似ランダム数発生
回路である。１３は遅延制御手段からのデータ数をもと
に源クロック発生回路１１から入力した信号を遅延させ
る遅延素子である。この遅延素子１３の出力がサンプリ
ングクロックとなる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The basic configuration of the first invention is shown in FIG. In the figure, reference numeral 11 is a source clock generation circuit, which is a circuit for outputting a conventional sampling clock having a fixed cycle. Reference numeral 12 is a delay control means, specifically, an M-sequence pseudo-random number generation circuit. Reference numeral 13 is a delay element that delays the signal input from the source clock generation circuit 11 based on the number of data from the delay control means. The output of the delay element 13 serves as a sampling clock.

【０００７】この様な構成の回路の動作を図２に示す。
（ａ），（ｂ），（ｃ）は図１の各々の地点での時間変
化を示すものである。（ａ）は源クロックで従来であれ
ば、この信号を基にサンプリングを行う。（ｂ）は遅延
制御手段１２から出力される遅延のためのデータであ
る。この数字（データ）に基づいて遅延素子１３では入
力した信号の立ち上がり及び立ち下がりを遅らせて出力
する。（ｃ）は出力のサンプリングタクロックである。
サンプリングクロックの周期ごとに遅延のためのデータ
を遅延制御手段１２では遅延素子１３に出力する。例え
ば最初の周期では遅延制御手段１２において（ｂ）に示
すようにｄ1が出力されるから源クロック（ａ）から入
力された信号はｄ1による遅れ分だけ遅れてサンプリン
グクロックとなる。このデータがｄ2あるいはｄ3でも同
様である。従って、サンプリングクロックの立ち上がり
がランダムになるからサンプリング周期に同期している
ような入力信号の変化も測定できる。The operation of the circuit having such a configuration is shown in FIG.
(A), (b), (c) shows the time change at each point in FIG. (A) is a source clock, and in the conventional case, sampling is performed based on this signal. (B) is the delay data output from the delay control means 12. Based on this number (data), the delay element 13 delays the rising and falling edges of the input signal and outputs the delayed signal. (C) is an output sampling clock.
The delay control means 12 outputs the delay data to the delay element 13 for each cycle of the sampling clock. For example, in the first cycle, the delay control means 12 outputs d1 as shown in (b). Therefore, the signal input from the source clock (a) becomes a sampling clock with a delay of d1. The same applies when this data is d2 or d3. Therefore, since the rising edge of the sampling clock becomes random, a change in the input signal that is synchronized with the sampling period can be measured.

【０００８】第２の発明の基本的構成図を図３に示す。
２１は時間幅測定回路で、被測定対象の入力信号のパル
ス幅を測定しデータ及び測定終了信号を出力する。２２
は制御手段で時間幅測定回路２１からのデータに基づき
制御信号を出力する。具体的にはいわゆるＣＰＵ（マイ
クロプロセッサ）である。２３カウンタで時間幅測定回
路２１からのデータの下位ビットをカウント開始の初期
値（若しくは桁上がりの数）とし、測定終了信号をデー
タ読込信号とし、基準クロック発生回路２４からの基準
のクロックのカウントを行う。このカウンタ２３はダウ
ンカウンタとして用いるから、データは初期値として入
力される。基準クロック発生回路２４は基準のクロック
を出力する。２５はデータ保持回路でカウンタ２３から
出力される桁上がり信号を時間幅測定回路２１からの測
定終了信号で保持する。具体的にはフリップフロップで
構成する。２６は論理和回路で具体的にいうとオア回路
であり、データ保持回路２５からの信号と制御手段２２
からの制御信号との論理和を時間幅測定回路２１に出力
する。A basic configuration diagram of the second invention is shown in FIG.
Reference numeral 21 is a time width measuring circuit, which measures the pulse width of the input signal to be measured and outputs data and a measurement end signal. 22
The control means outputs a control signal based on the data from the time width measuring circuit 21. Specifically, it is a so-called CPU (microprocessor). The counter 23 uses the lower bit of the data from the time width measurement circuit 21 as the initial value (or the number of carry) of the count, the measurement end signal as the data read signal, and the reference clock generation circuit 24 counts the reference clock. I do. Since this counter 23 is used as a down counter, data is input as an initial value. The reference clock generation circuit 24 outputs a reference clock. A data holding circuit 25 holds the carry signal output from the counter 23 as a measurement end signal from the time width measuring circuit 21. Specifically, it is composed of a flip-flop. Reference numeral 26 is an OR circuit, more specifically, an OR circuit, which controls the signal from the data holding circuit 25 and the control means 22.
The logical sum with the control signal from is output to the time width measuring circuit 21.

【０００９】第２の発明の概要を説明する。図４にその
概念図を示す。すなわち、図３の構成にあっては入力信
号のパルス幅を測定する時間幅測定回路２１から出力さ
れるデータの下位ビットをカウンタ２３のカウントの初
期値として入力する。このため基準クロックが初期値で
設定された数だけくると桁上がり信号（いわゆるキャリ
ー信号が出力されこれによって、サンプリングを開始す
る。The outline of the second invention will be described. FIG. 4 shows a conceptual diagram thereof. That is, in the configuration of FIG. 3, the lower bit of the data output from the time width measuring circuit 21 that measures the pulse width of the input signal is input as the initial value of the count of the counter 23. Therefore, when the number of reference clocks set by the initial value reaches, a carry signal (a so-called carry signal is output, whereby sampling is started.

【００１０】この様な構成の回路の動作を図５に示す。
（ｄ），（ｅ），（ｆ），（ｇ），（ｈ）は図３の各々
の地点での時間変化を示すものである。（ｄ）は時間幅
測定回路２１から出力されるデータの下位ビットの値を
示すものである。すなわち、一つ前のサンプリングクロ
ックで測定された時間幅の測定結果である。（ｅ）は時
間幅測定回路２１から出力される測定終了信号である。
時間幅測定回路２１では一回にデータのサンプリングが
終了すると、このような測定終了信号を出力する。
（ｆ）は基準クロック発生回路２４から出力される基準
クロックである。（ｇ）はカウンタ２３から出力される
キャリー信号である。（ｈ）はデータ保持回路２５から
の出力でサンプリング開始信号であり、いわゆるサンプ
リング信号と同等のものである。前回のサンプリングに
よりデータの下位ビット（ｄ）の値は＜０４＞となって
いる。このため、測定終了信号（ｅ）がＨレベルになっ
たときから基準クロック（ｆ）をカウントし、４個立ち
上がりをカウントしたところでキャリー信号（ｇ）を出
力する。このデータ保持回路２５では測定終了信号
（ｅ）がＨレベルである間の最先の立ち上がりを保持す
るからサンプリング開始信号（ｈ）に示すものとなる。
このサンプリングにより下位ビット（ｄ）の値は＜０Ａ
＞となるが同様の動作をまた行う。なお、装置立ち上が
り時等の最初のサンプリング開始信号はＣＰＵ等が強制
的に出力するものである。この図でも示されるように、
サンプリング開始信号の立ち上がりは、前回のデータに
基づくので、ある測定期間においてランダムにサンプリ
ングが行える。なおこのデータは測定器の入力部等にお
けるノイズあるいはトリガエラーなどを含むものである
から、そのデータの下位ビットの値は、白色化されラン
ダムになる。The operation of the circuit having such a configuration is shown in FIG.
(D), (e), (f), (g), and (h) show the time change at each point in FIG. (D) shows the value of the lower bit of the data output from the time width measuring circuit 21. That is, it is the measurement result of the time width measured by the previous sampling clock. (E) is a measurement end signal output from the time width measuring circuit 21.
When the data sampling is completed at one time, the time width measuring circuit 21 outputs such a measurement end signal.
(F) is a reference clock output from the reference clock generation circuit 24. (G) is a carry signal output from the counter 23. (H) is an output from the data holding circuit 25, which is a sampling start signal and is equivalent to a so-called sampling signal. The value of the lower bit (d) of the data is <04> due to the previous sampling. Therefore, the reference clock (f) is counted from the time when the measurement end signal (e) becomes H level, and the carry signal (g) is output when four rising edges are counted. This data holding circuit 25 holds the leading edge of the rising edge while the measurement end signal (e) is at the H level, and therefore the signal is shown as the sampling start signal (h).
Due to this sampling, the value of the lower bit (d) is <0A
>, But the same operation is performed again. The CPU or the like compulsorily outputs the first sampling start signal when the device starts up. As shown in this figure,
Since the rising edge of the sampling start signal is based on the previous data, sampling can be performed randomly during a certain measurement period. Since this data includes noise or trigger error in the input part of the measuring instrument, the value of the lower bit of the data is whitened and becomes random.

【００１１】[0011]

【発明の効果】サンプリングクロックの周期がランダム
になるから包括的に漏れのない被測定対象の信号解析が
行える。Since the cycle of the sampling clock is random, it is possible to comprehensively analyze the signal of the measured object without leakage.

【図面の簡単な説明】[Brief description of drawings]

【図１】第１の発明の構成図である。FIG. 1 is a configuration diagram of a first invention.

【図２】第１の発明の動作を示すタイムチャートであ
る。FIG. 2 is a time chart showing the operation of the first invention.

【図３】第２の発明の構成図である。FIG. 3 is a configuration diagram of a second invention.

【図４】第２の発明の概念図である。FIG. 4 is a conceptual diagram of a second invention.

【図５】第２の発明の動作を示すタイムチャートであ
る。FIG. 5 is a time chart showing the operation of the second invention.

【図６】従来例の発明の動作を示すタイムチャートであ
る。FIG. 6 is a time chart showing the operation of the conventional invention.

【符号の説明】[Explanation of symbols]

１１源クロック発生回路１２遅延制御回路１３遅延素子２１時間幅測定回路２２制御手段２３カウンタ２４基準クロック発生回路２５データ保持回路２６論理和回路 Reference Signs List 11 source clock generation circuit 12 delay control circuit 13 delay element 21 time width measurement circuit 22 control means 23 counter 24 reference clock generation circuit 25 data holding circuit 26 logical sum circuit

Claims

【特許請求の範囲】[Claims]

【請求項１】時間測定装置内の時間幅採取信号を発生す
る回路において、時間幅採取信号を発生する回路からの信号を入力し、外
部からの制御に基づいて入力した信号を遅延させる遅延
素子手段と、前記遅延素子手段を制御するために出力する遅延素子制
御手段とを設けたことを特徴とする時間測定装置。1. A delay element for inputting a signal from a circuit for generating a time width sampling signal in a circuit for generating a time width sampling signal in a time measuring device and delaying the input signal based on control from the outside. And a delay element control means for outputting to control the delay element means.

【請求項２】被測定対象の入力信号のパルス幅を測定
し、データ及び測定終了信号を出力する時間幅測定回路
と、前記時間幅測定回路からのデータに基づき制御信号を出
力する制御手段と、基準のクロックを出力する基準クロック発生回路と、前記時間幅測定回路からのデータの下位ビットをカウン
トの基準の数とし、測定終了信号をデータ読込信号と
し、前記基準クロック発生回路からの基準のクロックの
カウントを行うカウンタと、前記時間幅測定回路からの測定終了信号を用いて、前記
カウンタから出力される桁上がり信号を保持するデータ
保持手段と、前記データ保持手段からの信号と制御手段からの制御信
号との論理和を前記時間幅測定回路に出力する手段を設
けランダムな周期でサンプリングが可能なことを特徴と
する時間測定装置。2. A time width measuring circuit for measuring a pulse width of an input signal to be measured and outputting data and a measurement end signal, and a control means for outputting a control signal based on the data from the time width measuring circuit. A reference clock generating circuit for outputting a reference clock, a lower bit of data from the time width measuring circuit as a reference number for counting, a measurement end signal as a data read signal, and a reference clock from the reference clock generating circuit. A counter that counts clocks, a data holding unit that holds a carry signal output from the counter by using a measurement end signal from the time width measuring circuit, a signal from the data holding unit, and a control unit. Means for outputting the logical sum of the control signal and the control signal to the time width measuring circuit, and sampling is possible at random periods. Constant apparatus.