JPH052379A - Video output circuit - Google Patents
Video output circuitInfo
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- JPH052379A JPH052379A JP15333791A JP15333791A JPH052379A JP H052379 A JPH052379 A JP H052379A JP 15333791 A JP15333791 A JP 15333791A JP 15333791 A JP15333791 A JP 15333791A JP H052379 A JPH052379 A JP H052379A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、解像度の異なる２つの
モニタに、それぞれに適した解像度のビデオ信号を出力
するビデオ出力回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video output circuit for outputting a video signal having a resolution suitable for each of two monitors having different resolutions.
【０００２】[0002]
【従来の技術】動画や静止画の記録再生装置、送受信装
置など、画像を取り扱うビデオ機器が急速に普及し、し
かも、持ち運びが容易で電池駆動できるような小型・小
電力のものが要求されている。2. Description of the Related Art Video equipment such as recording / reproducing apparatus for moving and still images, transmitting / receiving apparatus, and the like are rapidly spreading, and there is a demand for a small-sized, low-power device which is easy to carry and can be driven by a battery. There is.
【０００３】このような電気機器では、処理中の画像を
確認するための小型（即ち、低解像度）のモニタ（以
下、内部モニタという）が設けられている。勿論、通常
解像度のモニタでも確認できるように、外部モニタ出力
端子も一般に設けられている。In such an electric device, a small-sized (that is, low-resolution) monitor (hereinafter referred to as an internal monitor) for confirming an image being processed is provided. Of course, an external monitor output terminal is also generally provided so that it can be confirmed even on a monitor having a normal resolution.
【０００４】また、これらのビデオ機器は、処理対象の
画像を一時記憶する画像メモリを具備し、モニタ出力用
として、当該画像メモリに記憶される画素データを逐次
読み出し、映像信号に変換して内部モニタ及び外部モニ
タに出力するようにしている。Further, these video devices are equipped with an image memory for temporarily storing an image to be processed, and for monitor output, the pixel data stored in the image memory are sequentially read out, converted into a video signal, and internally converted. It outputs to the monitor and the external monitor.
【０００５】[0005]
【発明が解決しようとする課題】このように、従来例で
は、内部モニタと外部モニタに同じ映像信号を出力する
ようにしていた。換言すれば、解像度の低い内部モニタ
に出力する場合でも、通常解像度の外部モニタに要求さ
れる解像度で画像メモリの記憶データを読み出し、映像
信号に変換しており、内部モニタには過剰な画像情報が
供給されていることになる。このような過剰な画像情報
の読み出しに無駄に電力を消費している。As described above, in the conventional example, the same video signal is output to the internal monitor and the external monitor. In other words, even when outputting to an internal monitor with a low resolution, the stored data in the image memory is read at the resolution required for an external monitor with a normal resolution and converted into a video signal, and excessive image information is displayed on the internal monitor. Will be supplied. Electric power is wasted to read such excessive image information.
【０００６】本発明は、このような無駄な電力消費を節
減するビデオ出力回路を提示することを目的とする。It is an object of the present invention to provide a video output circuit that saves such useless power consumption.
【０００７】[0007]
【課題を解決するための手段】本発明に係るビデオ出力
回路は、複数のメモリ・ブロックに区分され、当該複数
のメモリ・ブロックに順に１画素ずつ画像データを記憶
する画像メモリと、通常解像度のモニタへの出力時に
は、当該画像メモリに格納される画像データを順に読み
出し、低解像度のモニタへの出力時には、当該画像メモ
リの所定メモリ・ブロックに記憶される画像データを読
み出すメモリ制御手段と、当該メモリ制御手段により読
み出された画像データを所定形式のビデオ信号に変換す
る変換手段とからなることを特徴とする。A video output circuit according to the present invention is divided into a plurality of memory blocks, and an image memory for storing image data pixel by pixel in order in the plurality of memory blocks and a normal resolution image memory. When outputting to a monitor, the image data stored in the image memory is sequentially read, and when outputting to a low-resolution monitor, a memory control unit that reads the image data stored in a predetermined memory block of the image memory, and The image data read by the memory control means is converted into a video signal of a predetermined format.
【０００８】[0008]
【作用】上記手段により、低解像度のモニタに出力する
ときには、画像メモリ全体でなく、所定メモリ・ブロッ
クのみから画像データを読み出せばよく、消費電力を節
減できる。また、低解像度のモニタであるので、このよ
うに画像データを間引いても画像表示上、問題はない。By the above means, when outputting to a low-resolution monitor, it is sufficient to read the image data only from a predetermined memory block instead of the entire image memory, and power consumption can be saved. Further, since the monitor has a low resolution, even if the image data is thinned out in this way, there is no problem in displaying the image.
【０００９】[0009]
【実施例】以下、図面を参照して本発明の一実施例を説
明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.
【００１０】図１は、静止画送信装置に適用した本発明
の一実施例の構成ブロック図を示す。図１において、１
０は全体を制御するＣＰＵであり、ＣＰＵバス１２を介
して、プログラムや固定定数などを記憶するＲＯＭ１
４、データなどを一時記憶するＲＡＭ１６、及び、送受
信データを変復調するモデム１８が接続する。２０はネ
ットワーク・コントロール・ユニット（ＮＣＵ）であ
り、接続端子２２，２４を介して、図示しない通信回線
に接続する。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention applied to a still image transmitting apparatus. In FIG. 1, 1
Reference numeral 0 is a CPU that controls the whole, and a ROM 1 that stores programs and fixed constants via the CPU bus 12.
4, a RAM 16 for temporarily storing data and the like, and a modem 18 for modulating / demodulating transmitted / received data are connected. Reference numeral 20 denotes a network control unit (NCU), which is connected to a communication line (not shown) via connection terminals 22 and 24.
【００１１】２６は、画像メモリ２８の書き込み及び読
み出しを制御するメモリ制御回路であり、ＣＰＵバス１
２を介してＣＰＵ１０により制御される。画像メモリ２
８は、本実施例では符号２８Ａ，２８Ｂ，２８Ｃ，２８
Ｄに示すように、４つの同じ記憶容量に区分されてい
る。勿論、ハードウエアとして区分しても、利用方法と
して区分してもよいことはいうまでもない。Reference numeral 26 is a memory control circuit for controlling the writing and reading of the image memory 28.
It is controlled by the CPU 10 via 2. Image memory 2
In the present embodiment, 8 is a reference numeral 28A, 28B, 28C, 28.
As shown in D, it is divided into four same storage capacities. Needless to say, it may be classified as either hardware or usage.
【００１２】３０はビデオ信号の入力端子、３２は入力
端子３０に入力するビデオ信号を画像メモリ２８の記憶
フォーマット（例えば、ＲＧＢや、輝度／色差など）の
信号に変換するデコーダ、３４はデコーダ３４の出力を
ディジタル化してメモリ制御回路２６に印加するＡ／Ｄ
変換器である。Reference numeral 30 is a video signal input terminal, 32 is a decoder for converting the video signal input to the input terminal 30 into a signal of a storage format (for example, RGB, luminance / color difference, etc.) of the image memory 28, and 34 is a decoder 34. A / D for digitizing the output of the memory and applying it to the memory control circuit 26
It is a converter.
【００１３】３６はメモリ制御回路２６からの画像デー
タをアナログ信号に変換するＤ／Ａ変換器、３８はＤ／
Ａ変換器３６からのアナログ画像信号を標準形式のビデ
オ信号に変換するエンコーダ、４０は内部モニタである
液晶モニタ、４２は外部ビデオ出力端子である。Reference numeral 36 is a D / A converter for converting the image data from the memory control circuit 26 into an analog signal, and 38 is a D / A converter.
An encoder for converting the analog image signal from the A converter 36 into a video signal in a standard format, 40 is a liquid crystal monitor which is an internal monitor, and 42 is an external video output terminal.
【００１４】４４は画像のフリーズを指示するフリーズ
・スイッチ、４６は伝送開始を指示する伝送開始スイッ
チ、４８は内部モニタと外部モニタの切換えスイッチで
あり、これらスイッチ４４，４６，４８は、オペレータ
により操作される。スイッチ４４，４６，４８の状態
は、パラレル・データを入出力するパラレル入出力回路
（ＰＩＯ）５０及びＣＰＵバス１２を介してＣＰＵ１０
に伝達される。また、内部／外部モニタ切換えスイッチ
４８の選択は、信号線５２を介してメモリ制御回路２６
にも伝達される。Reference numeral 44 is a freeze switch for instructing freeze of an image, 46 is a transmission start switch for instructing start of transmission, 48 is a switch for switching between an internal monitor and an external monitor, and these switches 44, 46, 48 are operated by an operator. Operated. The states of the switches 44, 46, and 48 are the states of the CPU 10 via the parallel input / output circuit (PIO) 50 for inputting / outputting parallel data and the CPU bus 12.
Be transmitted to. Further, the selection of the internal / external monitor changeover switch 48 is performed through the signal line 52.
Is also transmitted.
【００１５】以下、本実施例の動作を説明する。The operation of this embodiment will be described below.
【００１６】先ず、フリーズ・スイッチ４４を操作し
て、ビデオ入力端子３０に入力するビデオ信号の１画像
を画像メモリ２８にフリーズする。即ち、フリーズ・ス
イッチ４４の操作は、ＰＩＯ５０及びＣＰＵバス１２を
介してＣＰＵ１０に伝達され、ＣＰＵ１０は、ＣＰＵバ
ス１２を介してメモリ制御回路２６に画像取り込み開始
の制御コマンドを送信する。デコーダ３２はビデオ入力
端子３０から入力するビデオ信号を画像メモリ２８の記
憶形式に変換し、Ａ／Ｄ変換器３４はデコーダ３２の出
力を３ｆｓｃ（ｆｓｃは色副搬送波周波数）でサンプリ
ングして、ディジタル信号に変換する。First, the freeze switch 44 is operated to freeze one image of the video signal input to the video input terminal 30 in the image memory 28. That is, the operation of the freeze switch 44 is transmitted to the CPU 10 via the PIO 50 and the CPU bus 12, and the CPU 10 transmits a control command for starting image capture to the memory control circuit 26 via the CPU bus 12. The decoder 32 converts the video signal input from the video input terminal 30 into the storage format of the image memory 28, and the A / D converter 34 samples the output of the decoder 32 at 3 fsc (fsc is a color subcarrier frequency) and digitally outputs it. Convert to signal.
【００１７】メモリ制御回路２６はＣＰＵ１０からの制
御コマンドに応じて、Ａ／Ｄ変換器３４から出力される
画像データを取り込み、画像メモリ２８Ａ，２８Ｂ，２
８Ｃ，２８Ｄに順に１画素データずつ、１画面分を書き
込んでいく。これにより、フリーズが完了する。The memory control circuit 26 takes in the image data output from the A / D converter 34 in response to a control command from the CPU 10, and outputs the image memories 28A, 28B, 2
One screen worth of data is sequentially written into 8C and 28D, one pixel data at a time. This completes the freeze.
【００１８】６４０画素×４８０ラインの画像の画像メ
モリ２８Ａ，２８Ｂ，２８Ｃ，２８Ｄへの配分を図４に
示す。図４で、例えば”Ｄ１６２”は画像メモリ２８Ｄ
の１６２番目のアドレスに格納されることを示す。各画
像メモリ２８Ａ，２８Ｂ，２８Ｃ，２８Ｄには、７６，
８００（＝６４０×４８０／４）個の画素データが格納
される。The distribution of an image of 640 pixels × 480 lines to the image memories 28A, 28B, 28C and 28D is shown in FIG. In FIG. 4, for example, “D162” is the image memory 28D.
Is stored in the 162nd address of the. Each of the image memories 28A, 28B, 28C and 28D has 76,
800 (= 640 × 480/4) pieces of pixel data are stored.
【００１９】次に、このように画像メモリ２８にフリー
ズされた画像を内部／外部モニタに出力する動作を説明
する。メモリ制御回路２６は独自に、モニタ出力用の画
像メモリ２８からのデータ読み出しを行なっており、外
部モニタ出力か内部モニタ出力かに応じて異なる読み出
し方法をとる。Next, the operation of outputting the image thus frozen in the image memory 28 to the internal / external monitor will be described. The memory control circuit 26 independently reads data from the image memory 28 for monitor output, and takes a different reading method depending on whether it is an external monitor output or an internal monitor output.
【００２０】メモリ制御回路２６は、図２に示すよう
に、各画像メモリ２８Ａ，２８Ｂ，２８Ｃ，２８Ｄの読
み出しパルスＭＥＭ ＲＤ（Ａ），ＭＥＭ ＲＤ
（Ｂ），ＭＥＭ ＲＤ（Ｃ），ＭＥＭ ＲＤ（Ｄ）を出
力する読み出しパルス発生回路６０を具備する。読み出
しパルス発生回路６０は、周波数３ｆｓｃの基準クロッ
ク、及び信号線５２の内部／外部選択信号に応じて、読
み出しパルスＭＥＭＲＤ（Ａ），ＭＥＭ ＲＤ（Ｂ），
ＭＥＭ ＲＤ（Ｃ），ＭＥＭ ＲＤ（Ｄ）を発生する。As shown in FIG. 2, the memory control circuit 26 uses the read pulses MEM RD (A) and MEM RD for the image memories 28A, 28B, 28C and 28D.
(B), MEM RD (C), and MEM RD (D) are provided. The read pulse generation circuit 60 reads the read pulses MEMRD (A), MEM RD (B), and the read pulses MEMRD (A), MEM RD (B), and
MEM RD (C) and MEM RD (D) are generated.
【００２１】図５は外部モニタ出力時の、読み出しパル
ス発生回路６０のタイミング・チャートを示し、図６は
内部モニタ出力時のタイミング・チャートを示す。外部
モニタ出力時には、画像メモリ２８Ａ，２８Ｂ，２８
Ｃ，２８Ｄに順次読み出しパルスを印加し、画像データ
を読み出す。即ち、画像メモリ２８に記憶される１画面
の全画素データを読み出す。他方、内部モニタ出力時に
は、画像メモリ２８Ａにのみ読み出しパルスを印加し、
画像メモリ２８Ａのみから画像データを読み出す。FIG. 5 shows a timing chart of the read pulse generating circuit 60 at the time of external monitor output, and FIG. 6 shows a timing chart at the time of internal monitor output. When outputting to an external monitor, the image memories 28A, 28B, 28
A read pulse is sequentially applied to C and 28D to read image data. That is, all pixel data of one screen stored in the image memory 28 is read. On the other hand, when outputting to the internal monitor, the read pulse is applied only to the image memory 28A,
Image data is read from only the image memory 28A.
【００２２】メモリ制御回路２６はまた、図３に示すよ
うに、各画像メモリ２８Ａ，２８Ｂ，２８Ｃ，２８Ｄか
ら読み出された画像データＡ，Ｂ，Ｃ，Ｄを選択するス
イッチ回路６２、及びスイッチ回路６２により選択され
た画像データをラッチするラッチ回路６４を具備する。
スイッチ回路６２は、周波数３ｆｓｃの基準クロック、
及び信号線５２の内部／外部選択信号に応じて切り換え
られ、ラッチ回路６４は周波数３ｆｓｃの基準クロック
に応じてスイッチ回路６２の出力をラッチする。As shown in FIG. 3, the memory control circuit 26 also includes a switch circuit 62 for selecting the image data A, B, C, D read from the image memories 28A, 28B, 28C, 28D, and a switch. A latch circuit 64 for latching the image data selected by the circuit 62 is provided.
The switch circuit 62 uses a reference clock having a frequency of 3 fsc,
Further, the latch circuit 64 is switched according to the internal / external selection signal of the signal line 52, and the latch circuit 64 latches the output of the switch circuit 62 according to the reference clock of the frequency 3fsc.
【００２３】外部モニタ出力時、スイッチ回路６２は、
画像メモリ２８Ａ，２８Ｂ，２８Ｃ，２８Ｄからの各画
像データＡ，Ｂ，Ｃ，Ｄを順次選択して、ラッチ回路６
４に供給する。他方、内部モニタ出力時には、スイッチ
回路６２は、画像メモリ２８Ａからの画像データＡのみ
を選択する。ラッチ回路６４は周波数３ｆｓｃの基準ク
ロックに応じてスイッチ回路６２の出力をラッチし、ラ
ッチしたデータをＤ／Ａ変換器３６に印加する。即ち、
内部モニタ出力時には、１／４に間引かれた画像データ
がＤ／Ａ変換器３６に印加される。At the time of external monitor output, the switch circuit 62
The image data A, B, C, D from the image memories 28A, 28B, 28C, 28D are sequentially selected, and the latch circuit 6 is selected.
Supply to 4. On the other hand, when outputting from the internal monitor, the switch circuit 62 selects only the image data A from the image memory 28A. The latch circuit 64 latches the output of the switch circuit 62 according to the reference clock having the frequency of 3 fsc, and applies the latched data to the D / A converter 36. That is,
At the time of output from the internal monitor, the image data thinned to 1/4 is applied to the D / A converter 36.
【００２４】Ｄ／Ａ変換器３６はメモリ制御回路２６
（具体的にはラッチ回路６４）からの画像データをアナ
ログ信号に変換し、エンコーダ３８が所定形式のビデオ
信号に変換する。エンコーダ３８の出力は低解像度の液
晶モニタ４０に印加され、また、ビデオ出力端子４２を
介して外部モニタに印加される。The D / A converter 36 is the memory control circuit 26.
The image data from (specifically, the latch circuit 64) is converted into an analog signal, and the encoder 38 converts into a video signal of a predetermined format. The output of the encoder 38 is applied to a low resolution liquid crystal monitor 40, and is also applied to an external monitor via a video output terminal 42.
【００２５】ＣＰＵ１０は伝送開始スイッチ４６の操作
に応じて、メモリ制御回路２６に命じて画像メモリ２８
に記憶される画像データを１画素ずつ読み出させる。読
み出された画像データは、逐次、ＣＰＵバス１２を介し
てモデム１８に供給される。モデム１８はＣＰＵバス１
２からの画像データを変調する。変調されたデータは、
ＮＣＵ２０及び接続端子２２，２４を介して通信回線に
送出される。このようにして、１画面の画像データが通
信回線に送出される。In response to the operation of the transmission start switch 46, the CPU 10 commands the memory control circuit 26 to send the image memory 28.
The image data stored in is read out pixel by pixel. The read image data is sequentially supplied to the modem 18 via the CPU bus 12. Modem 18 is CPU bus 1
2. Modulate the image data from 2. The modulated data is
It is sent to the communication line via the NCU 20 and the connection terminals 22 and 24. In this way, the image data of one screen is sent to the communication line.
【００２６】[0026]
【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、比較的解像度の低い内部モニタ出
力の際に無駄な画像データ読み出しをしないので、消費
電力を大幅に節減できる。これは、例えば電池駆動のポ
ータブル機器では大きな利点となる。As can be easily understood from the above description, according to the present invention, unnecessary image data reading is not performed at the time of outputting an internal monitor having a relatively low resolution, so that power consumption can be significantly reduced. This is a great advantage in, for example, a battery-powered portable device.
【図１】 本発明の一実施例の構成ブロック図である。FIG. 1 is a configuration block diagram of an embodiment of the present invention.
【図２】 メモリ制御回路２６内の読み出しパルス発生
回路６０の周辺回路図である。FIG. 2 is a peripheral circuit diagram of a read pulse generation circuit 60 in the memory control circuit 26.
【図３】 メモリ制御回路２６内のデータ選択の回路構
成図である。FIG. 3 is a circuit configuration diagram of data selection in the memory control circuit 26.
【図４】 メモリ配置図である。FIG. 4 is a memory layout diagram.
【図５】 外部モニタ出力時の読み出しパルスのタイミ
ング・チャートである。FIG. 5 is a timing chart of read pulses when an external monitor is output.
【図６】 内部モニタ出力時の読み出しパルスのタイミ
ング・チャートである。FIG. 6 is a timing chart of read pulses when an internal monitor is output.
１０：ＣＰＵ １２：ＣＰＵバス １４：ＲＯＭ、１
６：ＲＡＭ １８：モデム２０：ネットワーク・コント
ロール・ユニット（ＮＣＵ） ２２，２４：接続端子
２６：メモリ制御回路 ２８（２８Ａ，２８Ｂ，２８
Ｃ，２８Ｄ）：画像メモリ ３０：ビデオ信号入力端子
３２：デコーダ ３４：Ａ／Ｄ変換器 ３６：Ｄ／Ａ
変換器 ３８：エンコーダ ４０：液晶モニタ ４２：
外部ビデオ出力端子 ４４：フリーズ・スイッチ ４
６：伝送開始スイッチ ４８：内部／外部モニタ切換え
スイッチ ５０：パラレル入出力回路（ＰＩＯ） ５
２：信号線６０：読み出しパルス発生回路 ６２：スイ
ッチ回路 ６４：ラッチ回路10: CPU 12: CPU bus 14: ROM, 1
6: RAM 18: Modem 20: Network control unit (NCU) 22, 24: Connection terminal
26: Memory control circuit 28 (28A, 28B, 28
C, 28D): image memory 30: video signal input terminal 32: decoder 34: A / D converter 36: D / A
Converter 38: Encoder 40: LCD monitor 42:
External video output terminal 44: Freeze switch 4
6: Transmission start switch 48: Internal / external monitor switch 50: Parallel input / output circuit (PIO) 5
2: Signal line 60: Read pulse generation circuit 62: Switch circuit 64: Latch circuit
Claims (1)
該複数のメモリ・ブロックに順に１画素ずつ画像データ
を記憶する画像メモリと、通常解像度のモニタへの出力
時には、当該画像メモリに格納される画像データを順に
読み出し、低解像度のモニタへの出力時には、当該画像
メモリの所定メモリ・ブロックに記憶される画像データ
を読み出すメモリ制御手段と、当該メモリ制御手段によ
り読み出された画像データを所定形式のビデオ信号に変
換する変換手段とからなることを特徴とするビデオ出力
回路。Claim: What is claimed is: 1. An image memory that is divided into a plurality of memory blocks, and stores image data for each pixel in order in the plurality of memory blocks. When the image data stored in the image memory is sequentially read and is output to a low-resolution monitor, the memory control unit that reads the image data stored in a predetermined memory block of the image memory and the memory control unit that reads the image data. And a conversion means for converting the image data into a video signal of a predetermined format.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15333791A JPH052379A (en) | 1991-06-25 | 1991-06-25 | Video output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15333791A JPH052379A (en) | 1991-06-25 | 1991-06-25 | Video output circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052379A true JPH052379A (en) | 1993-01-08 |
Family
ID=15560270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15333791A Withdrawn JPH052379A (en) | 1991-06-25 | 1991-06-25 | Video output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH052379A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9870754B2 (en) | 2013-03-13 | 2018-01-16 | Ricoh Company, Ltd. | Computer program product, information processing method, and information processing apparatus |
-
1991
- 1991-06-25 JP JP15333791A patent/JPH052379A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9870754B2 (en) | 2013-03-13 | 2018-01-16 | Ricoh Company, Ltd. | Computer program product, information processing method, and information processing apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |