JPH0965369A - Video signal processor - Google Patents

Abstract

PROBLEM TO BE SOLVED: To realize the video signal processor which can be made low-cost and small-sized. SOLUTION: First memory means 28 and 29 are controlled by a first memory control means 27 so that the write speed of video signals to first memory means 28 and 29 and the read speed of video signals from first memory means 28 and 29 are different from each other, and second memory means 31 and 32 are controlled by a second memory control means 33 so that the speed at which video signals read out from first memory means 28 and 29 are written in second memory means 31 and 32 and the read speed of video signals from second memory means 31 and 32 are equal to or different from each other. Thus, the number of memories required for are sequential operation of video signals is reduced, and a video signal processor 20 which can be made low-cost and small-sized is realized.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【目次】以下の順序で本発明を説明する。 発明の属する技術分野（図８及び図９） 発明が解決しようとする課題 課題を解決するための手段 発明の実施の形態 （１）第１実施例（図１〜図４） （２）第２実施例（図５及び図６） （３）第３実施例（図７） （４）他の実施例 発明の効果[Table of Contents] The present invention will be described in the following order. Technical Field to which the Invention belongs (FIGS. 8 and 9) Problem to be Solved by the Invention Means for Solving the Problems Embodiments of the Invention (1) First Example (FIGS. 1 to 4) (2) Second Example (FIGS. 5 and 6) (3) Third Example (FIG. 7) (4) Other Example Effects of the Invention

【０００２】[0002]

【発明の属する技術分野】本発明は映像信号処理装置に
関し、例えば液晶シヤツタ（Liquid crystal Shutter、
ＬＣＳ）を用いたテレビジヨン（ＴＶ）における映像信
号処理装置に適用して好適なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video signal processing device, for example, a liquid crystal shutter,
It is suitable to be applied to a video signal processing device in a television (TV) using LCS.

【０００３】[0003]

【従来の技術】従来、この種の映像信号処理装置におい
ては、例えば、パラレルで入力されるＲ（赤色）信号、
Ｇ（緑色）信号、Ｂ（青色）信号のフイールド周波数を
３倍速に変換してＲ信号、Ｇ信号及びＢ信号でなる面順
次信号を生成する場合、フイールドメモリを用いて速度
変換及び信号遅延を行つている。2. Description of the Related Art Conventionally, in this type of video signal processing device, for example, an R (red) signal input in parallel,
When the field frequencies of the G (green) signal and the B (blue) signal are converted to triple speed to generate a frame sequential signal composed of the R signal, the G signal and the B signal, a field memory is used to perform speed conversion and signal delay. I'm going.

【０００４】図８に示すように、例えばフイールド周波
数が60〔Ｈｚ〕のＲ信号、Ｇ信号及びＢ信号を３倍速処
理回路において３倍速処理し、それぞれフイールド周波
数が180〔Ｈｚ〕のＲ信号、Ｇ信号及びＢ信号に変換す
ることにより、３倍速の面順次信号を生成する。図８に
おいて、Ｒ１はＲ信号の１番目に入力したフイールド、
Ｇ１はＧ信号の１番目に入力したフイールド、Ｂ１はＢ
信号の１番目に入力したフイールドを表す。As shown in FIG. 8, for example, an R signal having a field frequency of 60 [Hz], a G signal and a B signal are processed at a triple speed in a triple speed processing circuit, and an R signal having a field frequency of 180 [Hz], By converting into a G signal and a B signal, a triple speed frame sequential signal is generated. In FIG. 8, R1 is the first input field of the R signal,
G1 is the first input field of the G signal, B1 is B
It represents the first input field of the signal.

【０００５】ここで従来の映像信号処理装置１の構成を
図９に示す。この映像信号処理装置１では、アナログ信
号でなるＲ信号、Ｇ信号及びＢ信号はそれぞれ対応する
アナログデイジタル（Ａ／Ｄ）コンバータ２、３及び４
において８ビツトのデイジタル信号に変換された後、そ
れぞれ例えば２〔Mbit〕のメモリ容量を有するフイール
ドメモリ５、６、７及び８に格納される。FIG. 9 shows the configuration of the conventional video signal processing device 1. In the video signal processing device 1, analog R, G and B signals which are analog signals respectively correspond to analog digital (A / D) converters 2, 3 and 4
After being converted into an 8-bit digital signal in, the data is stored in the field memories 5, 6, 7 and 8 each having a memory capacity of 2 [Mbit], for example.

【０００６】ここでフイールドメモリ８は、フイールド
メモリ７の読出し時のアドレス追越しを回避するために
設けられており、フイールドメモリ７にはＢ信号の第１
フイールド、フイールドメモリ８にはＢ信号の第２フイ
ールドがそれぞれ格納される。Ｒ信号、Ｇ信号及びＢ信
号は、それぞれフイールドメモリ制御回路９の制御に基
づいて、書込みクロツクの３倍速でフイールドメモリ
５、６、７及び８から読み出されることにより時間軸変
換され、ＲＧＢ切換え回路１０に送出される。ＲＧＢ切
換え回路１０は、Ｒ信号、Ｇ信号及びＢ信号をフイール
ド毎に切り換えて図８に示す面順次信号を生成し、デイ
ジタルアナログ（Ｄ／Ａ）コンバータ１１に送出する。
ＲＧＢ切換え回路１０から送出された面順次信号はＤ／
Ａコンバータ１１でアナログ信号に変換されて出力され
る。The field memory 8 is provided in order to avoid address overtaking at the time of reading the field memory 7, and the field memory 7 has the first B signal.
The second field of the B signal is stored in the field and field memory 8, respectively. The R signal, the G signal, and the B signal are time-axis converted by being read from the field memories 5, 6, 7 and 8 at a speed three times faster than the write clock under the control of the field memory control circuit 9, respectively, and the RGB switching circuit. Sent to 10. The RGB switching circuit 10 switches the R signal, the G signal, and the B signal for each field to generate the frame sequential signal shown in FIG. 8 and sends it to the digital analog (D / A) converter 11.
The frame sequential signal sent from the RGB switching circuit 10 is D /
The A converter 11 converts the analog signal and outputs the analog signal.

【０００７】[0007]

【発明が解決しようとする課題】ところがこのような映
像信号処理装置１において、既存の２〔Mbit〕のフイー
ルドメモリを用いてフイールド順次操作を実行すると、
サンプリング周波数（例えば10.7〔Ms/s〕）次第では、
フイールドメモリの容量の半分以上が使用されない状態
になり、メモリの使用効率が良くないという問題があつ
た。サンプリング周波数が10.7〔Ms/s〕の場合、１フイ
ールドに必要な容量はＮＴＳＣ（National Television
System Committee）方式で約１〔Mbit〕であるので、メ
モリ容量が１〔Mbit〕で４〔Mbit〕入力のフイールドメ
モリを用いることが考えられる。However, in such a video signal processing apparatus 1, when the field sequential operation is executed using the existing field memory of 2 [Mbit],
Depending on the sampling frequency (eg 10.7 [Ms / s]),
More than half of the field memory capacity is not used, and there is a problem that the memory is not used efficiently. When the sampling frequency is 10.7 [Ms / s], the capacity required for one field is NTSC (National Television).
Since it is about 1 [Mbit] in the System Committee system, it is conceivable to use a field memory with a memory capacity of 1 [Mbit] and 4 [Mbit] inputs.

【０００８】ところが、この場合、読出しクロツクをサ
ンプリングクロツクの６倍にしなければならず、メモリ
容量が１〔Mbit〕のフイールドメモリでは処理すること
ができない。従つて映像信号処理装置１で面順次操作を
行なう場合には、必ず２〔Mbit〕のフイールドメモリが
４個必要であつた。In this case, however, the read clock must be made 6 times as large as the sampling clock, and a field memory having a memory capacity of 1 [Mbit] cannot process. Therefore, when performing the frame sequential operation in the video signal processing device 1, it is necessary to always provide four field memories of 2 [Mbit].

【０００９】本発明は以上の点を考慮してなされたもの
で、低コストかつ小型化し得る映像信号処理装置を提案
しようとするものである。The present invention has been made in consideration of the above points, and it is an object of the present invention to propose a video signal processing apparatus which can be reduced in cost and miniaturized.

【００１０】[0010]

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、第１のメモリ手段には、入力され
る映像信号が書き込まれ、第１のメモリ制御手段は、第
１のメモリ手段に映像信号を書き込む速度と、第１のメ
モリ手段から映像信号を読み出す速度とが異なるように
第１のメモリ手段を制御し、第２のメモリ手段には、第
１のメモリ手段から読み出された映像信号が書き込ま
れ、第２のメモリ制御手段は、第２のメモリ手段に映像
信号を書き込む速度と、第２のメモリ手段から映像信号
を読み出す速度とが同じ又は異なるように第２のメモリ
手段を制御する。In order to solve the above problems, according to the present invention, an input video signal is written in the first memory means, and the first memory control means is the first memory means. The first memory means is controlled so that the speed at which the video signal is written to the first memory means and the speed at which the video signal is read from the first memory means are different, and the second memory means reads the first video signal from the first memory means. The second memory control means writes the video signal in the second memory means and the second memory control means writes the video signal in the second memory means at the same or different speed from the second memory means. Control means.

【００１１】第１のメモリ手段に映像信号を書き込む速
度と、第１のメモリ手段から映像信号を読み出す速度と
が異なるように第１のメモリ手段への映像信号の書込み
と第１のメモリ手段からの映像信号の読出しを制御し、
第１のメモリ手段から読み出された映像信号を第２のメ
モリ手段に書き込む速度と、第２のメモリ手段から映像
信号を読み出す速度とが同じ又は異なるように第２のメ
モリ手段への映像信号の書込みと第２のメモリ手段から
の映像信号の読出しを制御することにより、映像信号の
面順次操作に必要なメモリ数を削減することができると
共に、メモリの使用効率を大幅に向上させることができ
る。The writing of the video signal to the first memory means and the writing of the video signal from the first memory means so that the speed of writing the video signal to the first memory means and the speed of reading the video signal from the first memory means are different from each other. Control the reading of the video signal of
Video signal to the second memory means such that the speed of writing the video signal read from the first memory means to the second memory means and the speed of reading the video signal from the second memory means are the same or different. By controlling the writing of the video signal and the reading of the video signal from the second memory means, it is possible to reduce the number of memories required for the frame sequential operation of the video signal, and it is possible to significantly improve the memory use efficiency. it can.

【００１２】[0012]

【発明の実施の形態】以下図面について、本発明の一実
施例を詳述する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below in detail with reference to the drawings.

【００１３】（１）第１実施例 図１において、２０は全体として本発明の実施例による
映像信号処理装置を示し、赤色（Ｒ）信号、緑色（Ｇ）
信号及び青色（Ｂ）信号として入力される映像信号は、
それぞれ対応するアナログデイジタル（Ａ／Ｄ）コンバ
ータ２１、２２及び２３において８ビツトのデイジタル
信号ｄ１（図２（Ｂ））に変換された後、それぞれ対応
する８／１２ビツト変換回路２４、２５及び２６におい
て、ノーマル速のクロツク信号ｃｋ（図２（Ａ））の３
クロツクのうち初めの１クロツクの映像データが上位／
下位の４ビツトデータに時間順次され12ビツトの映像デ
ータｄ２に変換される（図２（Ｃ））。(1) First Embodiment In FIG. 1, reference numeral 20 indicates a video signal processing apparatus according to an embodiment of the present invention as a whole, which is a red (R) signal and a green (G) signal.
The video signal input as the signal and the blue (B) signal is
After being converted into the 8-bit digital signal d1 (FIG. 2B) in the corresponding analog digital (A / D) converters 21, 22 and 23, the corresponding 8 / 12-bit converting circuits 24, 25 and 26, respectively. , The normal speed clock signal ck (FIG. 2 (A)) 3
Of the clocks, the video data of the first one is higher /
The lower 4-bit data is time-sequentially converted into 12-bit video data d2 (FIG. 2C).

【００１４】例えば、図２（Ｂ）において、映像データ
１のうち上位４ビツトのデータ（１上）はデータ２に埋
め込まれ、下位４ビツトのデータ（１下）は映像データ
３に埋め込まれる。これにより、図２（Ｃ）に示すよう
に、必要データは３クロツクで２データとなる。For example, in FIG. 2B, the upper 4 bits of the video data 1 (upper 1) are embedded in the data 2, and the lower 4 bits of data (lower 1) are embedded in the video data 3. As a result, as shown in FIG. 2 (C), the necessary data is 3 clocks and 2 data.

【００１５】12ビツトの映像データに変換されたＲ信
号、Ｇ信号及びＢ信号の映像データｄ２のうち、Ｒ信号
及びＧ信号に応じた映像データは、ラインメモリ制御回
路２７から出力されるライトイネーブル信号ＷＥ１（図
２（Ｄ））のタイミングでそれぞれ対応するラインメモ
リ２８及び２９に書き込まれる。Ｂ信号に応じた映像デ
ータはノーマル速でそのままＲＧＢ切換え／時分割多重
化回路３０に送出される。ここでライトイネーブル信号
ＷＥ１は負極性である。Of the image data d2 of the R signal, G signal and B signal converted into 12 bit image data, the image data corresponding to the R signal and G signal is the write enable output from the line memory control circuit 27. It is written in the corresponding line memories 28 and 29 at the timing of the signal WE1 (FIG. 2 (D)). The video data corresponding to the B signal is sent to the RGB switching / time division multiplexing circuit 30 as it is at the normal speed. Here, the write enable signal WE1 has a negative polarity.

【００１６】ラインメモリ２８に書き込まれたＲ信号に
応じた映像データ、ラインメモリ２９に書き込まれたＧ
信号に応じた映像データは、ラインメモリ制御回路２７
から出力されるリードイネーブル信号ＲＥ１（図２
（Ｅ））のタイミングで、書込みクロツクの３倍速で２
回、すなわち２ライン分読み出される。このリードイネ
ーブル信号ＲＥ１は図２（Ｆ）に示すように、４クロツ
クが「Ｌ」レベル、５クロツクが「Ｈ」レベルの３倍速
の９クロツクシーケンスでなる。従つてＲ信号に応じた
映像データ、Ｇ信号に応じた映像データは、図２（Ｇ）
及び（Ｈ）に示すように、リードイネーブル信号ＲＥ１
の９クロツクシーケンスのうち最初の４クロツク
（「Ｌ」レベル）にラインメモリ２８、２９から読み出
され、ＲＧＢ切換え／時分割多重化回路３０に送出され
る。残りの５クロツク（「Ｈ」レベル）の期間は読み出
すデータがないため、ハイインピーダンス（Hi-imp）の
時域になる。Video data corresponding to the R signal written in the line memory 28 and G written in the line memory 29.
The video data corresponding to the signal is stored in the line memory control circuit 27.
Read enable signal RE1 (see FIG. 2).
At the timing of (E)), 2 at 3 times speed of the writing clock
One time, that is, two lines are read. As shown in FIG. 2 (F), the read enable signal RE1 is a triple clock 9-clock sequence in which 4 clocks are at "L" level and 5 clocks are at "H" level. Therefore, the video data corresponding to the R signal and the video data corresponding to the G signal are as shown in FIG.
And (H), the read enable signal RE1
The first 4 clocks ("L" level) of the 9 clock sequences are read from the line memories 28 and 29 and sent to the RGB switching / time division multiplexing circuit 30. Since there is no data to be read during the remaining 5 clocks (“H” level), it is in the high-impedance (Hi-imp) time range.

【００１７】これにより、ノーマル速で８／１２ビツト
変換回路２６より出力されるＢ信号の必要データを、リ
ードイネーブル信号ＲＥ１の９クロツクシーケンスのう
ち最後の５クロツク（Hi-imp）の位相と合わせることが
できる。すなわち図２（Ｉ）及び（Ｊ）に示すように、
ラインメモリ２８及び２９から読み出されたＲ信号及び
Ｇ信号の映像データｄ３（例えばＲ信号、Ｇ信号の映像
データ２、３、５、６）の直後のHi-impの時域にノーマ
ル速のＢ信号の必要データ（この場合、映像データＢ
２、Ｂ３）が重畳された状態、すなわちシリアルデータ
ｄ４としてＲＧＢ切換え／時分割多重化回路３０から送
出される。As a result, the necessary data of the B signal output from the 8/12 bit conversion circuit 26 at the normal speed is made the phase of the last 5 clocks (Hi-imp) of the 9 clock sequence of the read enable signal RE1. Can be matched. That is, as shown in FIGS. 2 (I) and (J),
At the normal speed in the Hi-imp time range immediately after the video data d3 of the R and G signals (for example, the video data 2, 3, 5, 6 of the R and G signals) read from the line memories 28 and 29. Required data of B signal (in this case, video data B
2, B3) are superposed, that is, sent from the RGB switching / time division multiplexing circuit 30 as serial data d4.

【００１８】ここで上述したことを図３を用いてライン
単位で説明する。図３（Ａ）及び（Ｂ）に示すように、
ラインメモリ２８、２９から映像データを書込みクロツ
クの３倍速で２回読み出すと、１水平走査期間（１Ｈ）
の時間に２ライン分の映像データ（例えばＲ信号の映像
データＲ１、Ｒ２、Ｇ信号の映像データＧ１、Ｇ２）が
ラインメモリ２８及び２９からそれぞれ読み出される。
このときＢ信号は、図３（Ｃ）に示すように、ノーマル
速でＲＧＢ切換え／時分割多重化回路３０に送出され
る。The above description will be described in line units with reference to FIG. As shown in FIGS. 3A and 3B,
When the video data is read out twice from the line memories 28 and 29 at the triple speed of the writing clock, one horizontal scanning period (1H)
During this period, two lines of video data (for example, R signal video data R1 and R2 and G signal video data G1 and G2) are read from the line memories 28 and 29, respectively.
At this time, the B signal is sent to the RGB switching / time division multiplexing circuit 30 at the normal speed as shown in FIG.

【００１９】このラインメモリ２８及び２９からそれぞ
れ読み出された２ライン分の３倍速データＲ１、Ｒ２及
びＧ１、Ｇ２は、ＲＧＢ切換え／時分割多重化回路３０
において、図３（Ｄ）に示す切換えタイミングで初めの
ラインデータはＲ、次のラインデータはＧというように
ライン毎に切り換えられ、それぞれ対応するフイールド
メモリ３１、３２に送出される。これにより、図３
（Ｅ）に示すように、Ｒ信号及びＧ信号の全てのライン
データをシリアルに出力することができる。The triple speed data R1, R2 and G1, G2 for two lines read from the line memories 28 and 29, respectively, are RGB switching / time division multiplexing circuit 30.
At the switching timing shown in FIG. 3D, the first line data is switched to R, the next line data is switched to G, and the data is sent to the corresponding field memories 31 and 32. As a result, FIG.
As shown in (E), all line data of the R signal and the G signal can be serially output.

【００２０】このとき、図３（Ｆ）に示すように、ＲＧ
Ｂ切換え／時分割多重化回路３０において、Ｒ信号のラ
インデータＲにＢ信号の奇数のラインデータＢが多重化
され、Ｇ信号のラインデータにＢ信号の偶数のラインデ
ータＢが多重化される。これにより、１フイールドにＲ
信号、Ｇ信号及びＢ信号全ての信号がクロツクの３倍速
のレートで多重化され、時間順次されてシリアルデータ
ｄ４としてフイールドメモリ３１、３２に送出される。At this time, as shown in FIG.
In the B switching / time division multiplexing circuit 30, the odd line data B of the B signal is multiplexed with the line data R of the R signal, and the even line data B of the B signal is multiplexed with the line data of the G signal. . With this, 1 field R
All the signals, the G signal and the B signal are multiplexed at a rate three times as fast as the clock, time-sequentially transmitted to the field memories 31 and 32 as serial data d4.

【００２１】この多重化された３倍速データｄ４のう
ち、Ｒ信号、Ｇ信号の映像データは、フイールドメモリ
制御回路３３から出力されるライトイネーブル信号ＷＥ
２（図２（Ｋ））のタイミングで３〔Mbit〕の容量を有
するフイールドメモリ３１に書き込まれ、Ｂ信号は、フ
イールドメモリ制御回路３３から出力されるライトイネ
ーブル信号ＷＥ３（図２（Ｌ））のタイミングで３〔Mb
it〕の容量を有するフイールドメモリ３２に書き込まれ
る。Of the multiplexed triple speed data d4, the video data of the R signal and the G signal is the write enable signal WE output from the field memory control circuit 33.
The write enable signal WE3 (FIG. 2 (L)), which is written in the field memory 31 having a capacity of 3 [Mbit] at the timing of 2 (FIG. 2 (K)) and the B signal is output from the field memory control circuit 33. At the timing of 3 [Mb
It] is written in the field memory 32 having a capacity of.

【００２２】ここでフイールドメモリ制御回路３３は、
図３（Ａ）及び（Ｂ）に示すようにラインメモリ２８、
２９から連続してデータを読み出すことによつて生ずる
データ以外のブランキング時間Ｈ_BLK にライトイネーブ
ル信号ＷＥ２及びＷＥ３をそれぞれフイールドメモリ３
１及び３２に送出するようになされている。Here, the field memory control circuit 33 is
As shown in FIGS. 3A and 3B, the line memory 28,
The write enable signals WE2 and WE3 are supplied to the field memory 3 during the blanking time H _BLK other than the data generated by continuously reading the data from the memory 29.
1 and 32.

【００２３】フイールドメモリ３１及び３２への書込み
操作は、まずＲ信号及びＢ信号の映像データがそれぞれ
対応するアドレス可能な12ビツト入力のフイールドメモ
リ３１及び３２に時間１Ｈで書き込まれ、次の時間１Ｈ
には、Ｇ信号及びＢ信号の映像データがそれぞれ対応す
るフイールドメモリ３１及び３２に書き込まれる。In the write operation to the field memories 31 and 32, first, the image data of the R signal and the B signal are written in the corresponding addressable 12-bit input field memories 31 and 32 at time 1H, and next time 1H.
, The video data of the G signal and the B signal are written in the corresponding field memories 31 and 32, respectively.

【００２４】すなわちＲＧＢ切替え／時分割多重化回路
３０で時間順次された映像データｄ４は、フイールドメ
モリ３１及び３２にライン単位で書き込まれる。例えば
図４に示すように、Ｒ信号のラインデータＲはフイール
ドメモリ３１における第１のメモリ領域（Ｒ）のアドレ
ス０番地から書き込まれ、Ｇ信号のラインデータＧは、
ＮＴＳＣ方式の場合フイールドメモリ３１における第２
のメモリ領域（Ｇ）のアドレス120 番地から書き込ま
れ、ＰＡＬ（Phase Alternation by Line ）方式の場合
にはアドレス144 番地から書き込まれる。これによりフ
イールドメモリ３１において、テレビジヨン信号の有効
走査線数を満足するＲ信号及びＧ信号を書き込むことが
できる。That is, the video data d4 time-sequentially processed by the RGB switching / time division multiplexing circuit 30 is written in the field memories 31 and 32 in line units. For example, as shown in FIG. 4, the line data R of the R signal is written from the address 0 of the first memory area (R) in the field memory 31, and the line data G of the G signal is
In the case of NTSC system, the second in the field memory 31
The memory area (G) is written from address 120, and in the case of the PAL (Phase Alternation by Line) system, it is written from address 144. As a result, in the field memory 31, it is possible to write R and G signals that satisfy the number of effective scanning lines of the television signal.

【００２５】またＢ信号のラインデータＢは、第１フイ
ールドはフイールドメモリ３２における第１のメモリ領
域（Ｂ１）にアドレス０番地から書き込まれ、第２フイ
ールドはＮＴＳＣ方式の場合フイールドメモリ３２にお
ける第２のメモリ領域（Ｂ２）のアドレス 120番地から
書き込まれ、ＰＡＬ方式の場合には第２のメモリ領域
（Ｂ２）の 144番地から書き込まれる。この場合、フイ
ールドメモリ制御回路３３は、一方のフイールドを書き
込んでいる時間に他方のフイールドを読み出すようにフ
イールドメモリ３２を制御する。これにより、フイール
ドメモリ３２の読出し時の追い越しを回避することがで
きる。In the line data B of the B signal, the first field is written in the first memory area (B1) of the field memory 32 from the address 0, and the second field is the second field in the field memory 32 in the case of the NTSC system. The memory area (B2) is written from the address 120, and in the case of the PAL method, the second memory area (B2) is written from the address 144. In this case, the field memory control circuit 33 controls the field memory 32 so as to read the other field while writing one field. This makes it possible to avoid overtaking when reading the field memory 32.

【００２６】フイールドメモリ制御回路３３は、フイー
ルドメモリ３１にリードイネーブル信号ＲＥ２、フイー
ルドメモリ３２にリードイネーブル信号ＲＥ３を送出す
る。これにより、フイールドメモリ３１、３２におい
て、フイールドメモリ３１の第１のメモリ領域（Ｒ）→
フイールドメモリ３１の第２のメモリ領域（Ｇ）→フイ
ールドメモリ３２の第１のメモリ領域（Ｂ１）→フイー
ルドメモリ３１の第１のメモリ領域（Ｒ）→フイールド
メモリ３１の第２のメモリ領域（Ｇ）→フイールドメモ
リ３２の第２のメモリ領域（Ｂ２）の順に映像データが
読み出される。The field memory control circuit 33 sends a read enable signal RE2 to the field memory 31 and a read enable signal RE3 to the field memory 32. As a result, in the field memories 31 and 32, the first memory area (R) of the field memory 31 →
Second memory area (G) of field memory 31 → first memory area (B1) of field memory 32 → first memory area (R) of field memory 31 → second memory area (G) of field memory 31 ) → The video data is read in the order of the second memory area (B2) of the field memory 32.

【００２７】フイールドメモリ３１から読み出された12
ビツトの３倍速データは１２／８ビツト変換回路３４で
８ビツトのデータに復元された後、デイジタルアナログ
（Ｄ／Ａ）コンバータ３５でアナログ信号に変換されて
出力される。かくして、フイールド周波数が３倍速の映
像信号Ｓ２を得ることができる。12 read from the field memory 31
The bit triple speed data is restored to 8 bit data by the 12/8 bit conversion circuit 34, then converted to an analog signal by the digital analog (D / A) converter 35 and output. Thus, it is possible to obtain the video signal S2 having a field frequency of triple speed.

【００２８】以上の構成において、それぞれラインメモ
リ２８及び２９にライン単位で書き込まれたＲ信号の映
像データ及びＧ信号の映像データを書込み時の３倍速で
読み出し、３倍速で読み出されたＲ信号及びＧ信号の各
映像データと、８／１２ビツト変換回路２６から入力さ
れるＢ信号の映像データとをＲＧＢ切換え／時分割多重
化回路３０で時分割多重化してシリアルデータｄ４を生
成し、Ｒ信号及びＧ信号の各映像データをフイールドメ
モリ３１にフイールド単位で書き込むと共に、Ｂ信号の
映像データをフイールドメモリ３２にフイールド単位で
書き込み、フイールドメモリ３１及び３２から所定の順
序でＲ信号、Ｇ信号及びＢ信号の各映像データを読み出
す。従つてこの映像信号処理装置１では、フイールド順
次操作に必要なフイールドメモリの容量を従来の８〔Mb
it〕（２〔Mbit〕×４個）から６〔Mbit〕（３〔Mbit〕
×２個）に低減し得ると共に、フイールドメモリ３１、
３２の使用効率を大幅に向上させることができる。In the above configuration, the R signal image data and the G signal image data, which are written in line units in the line memories 28 and 29 respectively, are read out at the triple speed at the time of writing and the R signal read at the triple speed. And the video data of the G signal and the video data of the B signal input from the 8/12 bit conversion circuit 26 are time division multiplexed by the RGB switching / time division multiplexing circuit 30 to generate serial data d4, and R Each video data of the signal and the G signal is written in the field memory 31 in the field unit, and the video data of the B signal is written in the field memory 32 in the field unit, and the R signal, the G signal and the G signal in the predetermined order from the field memories 31 and 32. Each video data of the B signal is read. Therefore, in the video signal processing apparatus 1, the field memory capacity required for field sequential operation is 8 [Mb
it] (2 [Mbit] x 4) to 6 [Mbit] (3 [Mbit]
X 2) and the field memory 31,
The use efficiency of 32 can be significantly improved.

【００２９】またこの映像信号処理装置１では、Ｒ信
号、Ｇ信号及びＢ信号として入力される映像信号を、12
ビツトの映像データに変換したことにより、フイールド
メモリ３１、３２とのインタフエースでデータビツト幅
を８ビツト×３＝24ビツトから12ビツトに抑えることが
でき、フイールドメモリ３１、３２を集積化する際にデ
ータポート数を削減することができる。In this video signal processing device 1, the video signals input as the R signal, G signal and B signal are
By converting to bit image data, the data bit width can be suppressed from 8 bits × 3 = 24 bits to 12 bits by the interface with the field memories 31 and 32, and the field memories 31 and 32 can be integrated. The number of data ports can be reduced.

【００３０】以上の構成によれば、Ｒ信号及びＧ信号に
応じた映像データをラインメモリ２８及び２９を用いて
３倍速のデータに変換し、３倍速データに変換されたＲ
信号及びＧ信号のHi-impの時域にＢ信号に応じた映像デ
ータを多重化してＲ／Ｇ／Ｂ信号でなるシリアルデータ
ｄ４を作成して、Ｒ信号及びＧ信号の各映像データをフ
イールドメモリ３１にフイールド単位で書き込むと共
に、Ｂ信号の映像データをフイールドメモリ３２にフイ
ールド単位で書き込むようにしたことにより、使用する
フイールドメモリの容量を従来の８〔Mbit〕（２〔Mbi
t〕×４個）から６〔Mbit〕（３〔Mbit〕×２個）に低
減し得ると共に、フイールドメモリ３１及び３２の使用
効率を大幅に向上させることができ、かくして低コスト
かつ小型化し得る映像信号処理装置を実現し得る。According to the above configuration, the video data corresponding to the R signal and the G signal are converted into triple speed data by using the line memories 28 and 29, and the converted R data is converted into triple speed data.
The video data corresponding to the B signal is multiplexed in the Hi-imp time range of the signal and the G signal to create the serial data d4 composed of the R / G / B signal, and the respective video data of the R signal and the G signal are fielded. By writing the image data of the B signal in the field memory 32 in the field unit while writing the field data in the memory 31 in the field unit, the capacity of the field memory to be used can be 8 Mbit (2 [Mbit]).
t] × 4) to 6 [Mbit] (3 [Mbit] × 2), and the use efficiency of the field memories 31 and 32 can be significantly improved, thus achieving low cost and downsizing. A video signal processing device can be realized.

【００３１】（２）第２実施例 図１との対応部分に同一符号を付して示す図５におい
て、４０は全体として本発明を適用した液晶シヤツタを
用いたカラーテレビジヨンを示し、ＲＧＢデコーダ４１
は、入力される映像信号Ｓ１をＲ信号、Ｇ信号及びＢ信
号にデコードして映像信号処理装置１に送出する。映像
信号処理装置１は、Ｒ信号、Ｇ信号及びＢ信号に対して
面順次操作を行つてフイールド周波数が３倍のシリアル
なＲ／Ｇ／Ｂ信号Ｓ２を生成し、当該Ｒ／Ｇ／Ｂ信号Ｓ
２を映像信号増幅回路４２及びＬＣＳ駆動回路４３に送
出する。(2) Second Embodiment In FIG. 5 in which parts corresponding to those in FIG. 1 are designated by the same reference numerals, 40 indicates a color television using a liquid crystal shutter to which the present invention is applied as a whole, and an RGB decoder. 41
Decodes the input video signal S1 into an R signal, a G signal and a B signal and sends them to the video signal processing device 1. The video signal processing device 1 performs a frame sequential operation on the R signal, the G signal, and the B signal to generate a serial R / G / B signal S2 having a field frequency three times higher, and the R / G / B signal is generated. S
2 is sent to the video signal amplifier circuit 42 and the LCS drive circuit 43.

【００３２】また映像信号処理装置１は、Ｒ／Ｇ／Ｂ信
号Ｓ２に同期した 180〔Hz〕の周波数を有するクロツク
信号Ｓ３を垂直偏向回路４４に送出し、 47.25〔kHz 〕
の周波数を有するクロツク信号Ｓ４を水平偏向回路４５
及び高圧発生回路（ＦＢＴ）４６に送出する。映像信号
増幅回路４２はＲ／Ｇ／Ｂ信号Ｓ２に基づいて生成した
ＣＲＴ駆動信号Ｓ５を白黒ＣＲＴ４７に送出してＣＲＴ
４７を駆動する。Further, the video signal processing apparatus 1 sends the clock signal S3 having a frequency of 180 [Hz] synchronized with the R / G / B signal S2 to the vertical deflection circuit 44, and 47.25 [kHz].
The horizontal deflection circuit 45 outputs the clock signal S4 having the frequency
And to the high voltage generation circuit (FBT) 46. The video signal amplifier circuit 42 sends the CRT drive signal S5 generated based on the R / G / B signal S2 to the black and white CRT 47 to send it to the CRT.
Drive 47.

【００３３】垂直偏向回路４４はクロツク信号Ｓ３に基
づいて駆動信号Ｓ６を生成し、当該駆動信号Ｓ６によつ
て偏向ヨーク４８の垂直周期を 180〔Hz〕で駆動し、水
平偏向回路４５はクロツク信号Ｓ４に基づいて駆動信号
Ｓ７を生成し、当該駆動信号Ｓ７によつて偏向ヨーク４
８の偏向周期を 45.75〔kHz 〕で駆動する。高圧発生回
路４６はクロツク信号Ｓ４に基づいて直流の高圧電圧Ｓ
８を得、当該高圧電圧Ｓ８を水平偏向回路４５に供給す
ると共にＣＲＴ４７のアノードに供給する。The vertical deflection circuit 44 generates a drive signal S6 based on the clock signal S3 and drives the deflection yoke 48 at a vertical cycle of 180 Hz by the drive signal S6. A drive signal S7 is generated based on S4, and the deflection yoke 4 is generated by the drive signal S7.
Drive 8 deflection cycles at 45.75 [kHz]. The high voltage generation circuit 46 generates a high voltage DC S based on the clock signal S4.
8, the high voltage S8 is supplied to the horizontal deflection circuit 45 and the anode of the CRT 47.

【００３４】ＬＣＳ駆動回路４３はＲ／Ｇ／Ｂ信号Ｓ２
に基づいたＬＣＳ駆動信号Ｓ９を生成し、当該ＬＣＳ駆
動信号Ｓ９をＬＣＳ４９に送出する。ＬＣＳ４９は白黒
ＣＲＴ４７からの白色光を受け、ＬＣＳ駆動信号Ｓ９に
基づいて１／60秒の間に時間順次に赤色光、緑色光及び
青色光を出射する。The LCS drive circuit 43 uses the R / G / B signal S2.
The LCS drive signal S9 based on the above is generated and the LCS drive signal S9 is sent to the LCS 49. The LCS 49 receives the white light from the black and white CRT 47, and emits the red light, the green light, and the blue light in time sequence for 1/60 seconds based on the LCS drive signal S9.

【００３５】ここでＬＣＳ４９の構成を図６に示し、Ｌ
ＣＳ４９は、偏光板５０、液晶板５１、偏光板５２、液
晶板５３及び偏光板５４によつて構成されている。偏光
板５０は赤色光Ｒ及び緑色光Ｇを縦波、青色光Ｂを横波
に偏光し、偏光板５２は縦波の赤色光Ｒ、横波の緑色光
Ｇ及び青色光Ｂだけを透過させ、偏光板５４は横波の赤
色光Ｒ、緑色光Ｇ又は青色光Ｂだけを透過させるように
なされている。また液晶板５１及び５３は、それぞれＬ
ＣＳ駆動信号Ｓ９に基づいてオン状態に設定された場合
には、それぞれ偏光板５１及び５３からの入射光をその
まま透過させ、オフ状態に設定されている場合には、入
射光の偏光方向を90°回転させて出射するようになされ
ている。The structure of the LCS 49 is shown in FIG.
The CS 49 is composed of a polarizing plate 50, a liquid crystal plate 51, a polarizing plate 52, a liquid crystal plate 53, and a polarizing plate 54. The polarizing plate 50 polarizes the red light R and the green light G into a longitudinal wave and the blue light B into a transverse wave, and the polarizing plate 52 transmits only the longitudinal wave red light R, the transverse wave green light G and the blue light B, and polarizes them. The plate 54 is configured to transmit only the transverse-wave red light R, green light G, or blue light B. Further, the liquid crystal plates 51 and 53 are respectively L
When it is set to the ON state based on the CS drive signal S9, the incident light from each of the polarizing plates 51 and 53 is transmitted as it is, and when it is set to the OFF state, the polarization direction of the incident light is set to 90%. It is designed to be rotated and emitted.

【００３６】従つてＬＣＳ４９は、Ｂ信号に応じたＬＣ
Ｓ駆動信号Ｓ９を受けると、液晶板５１及び５３がオン
状態に設定されて横波でなる青色光Ｂを偏光板５４から
出射させ（図６（Ａ））、Ｒ信号に応じたＬＣＳ駆動信
号Ｓ９を受けると、液晶板５１はオン、液晶板５３はオ
フに設定されて横波でなる赤色光Ｒを偏光板５４から出
射させ（図６（Ｂ））、Ｇ信号に応じたＬＣＳ駆動信号
Ｓ９を受けると、液晶板５１はオフ、液晶板５３はオン
に設定されて横波でなる緑色光Ｇを偏光板５４から出射
させる。ここで液晶板５１及び５３が双方ともオフに設
定された場合には、赤色光Ｒ、緑色光Ｇ及び青色光Ｂの
いずれも偏光板５４からは出射されず黒くなる。かくし
てカラーテレビジヨン４０には映像信号Ｓ１に応じた映
像が表示される。Therefore, the LCS 49 is an LC corresponding to the B signal.
Upon receiving the S drive signal S9, the liquid crystal plates 51 and 53 are set to the ON state and the blue light B having a transverse wave is emitted from the polarizing plate 54 (FIG. 6A), and the LCS drive signal S9 corresponding to the R signal is output. When the liquid crystal plate 51 is received, the liquid crystal plate 53 is turned on and the liquid crystal plate 53 is turned off, and the red light R consisting of transverse waves is emitted from the polarizing plate 54 (FIG. 6B), and the LCS drive signal S9 corresponding to the G signal is output. Upon receiving the liquid crystal plate 51, the liquid crystal plate 51 is turned off and the liquid crystal plate 53 is turned on, and the green light G having a transverse wave is emitted from the polarizing plate 54. Here, when both the liquid crystal plates 51 and 53 are set to OFF, none of the red light R, the green light G, and the blue light B is emitted from the polarizing plate 54 and becomes black. Thus, an image corresponding to the image signal S1 is displayed on the color television 40.

【００３７】以上の構成において、このカラーテレビジ
ヨン４０では、映像信号処理装置１においてラインメモ
リ２８、２９及びフイールドメモリ３１、３２を用いて
フイールド周波数が３倍の映像信号Ｓ２を生成し、この
映像信号Ｓ２に基づいて白黒ＣＲＴ４７及びＬＣＳ４９
を駆動して映像信号Ｓ１に応じた映像を得る。以上の構
成によれば、映像信号Ｓ１のフイールドデータの倍速処
理を行う映像信号処理装置に映像信号処理装置１を適用
したことにより、フイールドメモリの容量を従来の８
〔Mbit〕（２〔Mbit〕×４個）から６〔Mbit〕（３〔Mb
it〕×２個）に低減し得るので、低コストかつ小型化し
得るカラーテレビジヨンを実現することができる。In the color television 40 having the above structure, the video signal processing apparatus 1 uses the line memories 28 and 29 and the field memories 31 and 32 to generate the video signal S2 having a field frequency three times higher. Black and white CRT 47 and LCS 49 based on signal S2
Is driven to obtain an image corresponding to the image signal S1. According to the above configuration, by applying the video signal processing device 1 to the video signal processing device that performs the double speed processing of the field data of the video signal S1, the capacity of the field memory can be reduced to the conventional one.
[Mbit] (2 [Mbit] x 4) to 6 [Mbit] (3 [Mb
It] × 2), so that it is possible to realize a low cost and miniaturized color television.

【００３８】（３）第３実施例 図１との対応部分に同一符号を付して示す図７におい
て、６０は全体として本発明を適用したプロジエクタ装
置を示し、映像信号処理装置１はパラレルに入力される
Ｒ信号、Ｇ信号及びＢ信号からフイルード周波数が３倍
のシリアルなＲ／Ｇ／Ｂ信号Ｓ１を生成し、当該Ｒ／Ｇ
／Ｂ信号Ｓ１をそれぞれ駆動回路６１及び６２に送出す
る。(3) Third Embodiment In FIG. 7 in which parts corresponding to those in FIG. 1 are designated by the same reference numerals, 60 denotes a projector device to which the present invention is applied as a whole, and a video signal processing device 1 is arranged in parallel. A serial R / G / B signal S1 having a triple field frequency is generated from the input R signal, G signal, and B signal, and the R / G / S signal is generated.
The / B signal S1 is sent to the drive circuits 61 and 62, respectively.

【００３９】駆動回路６１はＲ／Ｇ／Ｂ信号Ｓ１に基づ
いてモータ６３を駆動し、これによりモータ６３はＲ／
Ｇ／Ｂ信号Ｓ１に同期して回転式のカラーフイルタ６４
を回転させることにより、白色光源６５から照射される
白色光Ｌを赤色光Ｒ、緑色光Ｇ又は青色光Ｂの成分にし
て順次鏡面反射型光変調器（Digital Micromirror Devi
ce）６６に入射させる。The drive circuit 61 drives the motor 63 based on the R / G / B signal S1.
Rotating color filter 64 synchronized with G / B signal S1
The white light L emitted from the white light source 65 is turned into a component of the red light R, the green light G, or the blue light B by rotating the.
ce) 66.

【００４０】この鏡面反射型光変調器６６は、映像デー
タの画素の配列に応じて微小鏡面素子が複数配列されて
構成され、この微小鏡面素子は映像データの画素の配列
に応じたフレームメモリの各メモリセルに対応して配置
され、各メモリセルの状態に応じて対応する微小鏡面素
子の傾き状態がそれぞれ別個に変化するようになされて
いる。The specular reflection type optical modulator 66 is constructed by arranging a plurality of minute mirror surface elements according to the arrangement of the pixels of the image data, and the minute mirror surface elements of the frame memory corresponding to the arrangement of the pixels of the image data. It is arranged so as to correspond to each memory cell, and the tilted state of the corresponding micromirror element changes individually according to the state of each memory cell.

【００４１】駆動回路６２はＲ／Ｇ／Ｂ信号Ｓ１に基づ
いて鏡面反射型光変調器６６の各鏡面素子を駆動制御す
る。これにより鏡面反射型光変調器６６は、有効反射光
としてそれぞれ赤色光、緑色光、青色光を形成し、これ
らの赤色光、緑色光、青色光は投射レンズ６７を透過
し、所定の位置に配置されたスクリーン６８上に拡大投
影される。かくしてプロジエクタ装置６０は、映像信号
Ｓ１に基づくカラー映像を映写し得るようになされてい
る。The drive circuit 62 drives and controls each specular element of the specular reflection type optical modulator 66 based on the R / G / B signal S1. As a result, the specular reflection type optical modulator 66 forms red light, green light and blue light as effective reflected light, respectively, and these red light, green light and blue light are transmitted through the projection lens 67 to a predetermined position. The image is enlarged and projected on the arranged screen 68. Thus, the projector device 60 is adapted to project a color image based on the image signal S1.

【００４２】以上の構成において、このプロジエクタ装
置６０では、映像信号処理装置１においてラインメモリ
２８、２９及びフイールドメモリ３１、３２を用いてフ
イールド周波数が３倍のシリアルなＲ／Ｇ／Ｂ信号Ｓ２
を生成し、このＲ／Ｇ／Ｂ信号Ｓ２に基づいてカラーフ
イルタ６４及び鏡面反射型光変調器６６を駆動制御して
映像信号Ｓ１に応じたカラー映像をスクリーン６８上に
得る。以上の構成によれば、映像信号のフイールドデー
タの倍速処理を行う映像信号処理装置に映像信号処理装
置１を適用したことにより、フイールドメモリの容量を
従来の８〔Mbit〕（２〔Mbit〕×４個）から６〔Mbit〕
（３〔Mbit〕×２個）に低減し得るので、低コストかつ
小型化し得るプロジエクタ装置を実現することができ
る。In the projector device 60 having the above structure, the serial R / G / B signal S2 having a triple field frequency is used by using the line memories 28 and 29 and the field memories 31 and 32 in the video signal processing device 1.
Is generated, and the color filter 64 and the specular reflection type optical modulator 66 are driven and controlled based on the R / G / B signal S2 to obtain a color image on the screen 68 according to the image signal S1. According to the above configuration, by applying the video signal processing device 1 to the video signal processing device for performing the double speed processing of the field data of the video signal, the capacity of the field memory is 8 [Mbit] (2 [Mbit] × 4) to 6 [Mbit]
Since it can be reduced to (3 [Mbit] × 2), it is possible to realize a projector device that can be reduced in cost and miniaturized.

【００４３】（４）他の実施例 なお上述の実施例においては、Ｒ信号、Ｇ信号及びＢ信
号のうちＲ信号及びＧ信号に応じた映像データをそれぞ
れ対応するラインメモリ２８及び２９に書き込んだ場合
について述べたが、本発明はこれに限らず、Ｒ信号、Ｇ
信号及びＢ信号のうちＲ信号及びＢ信号に応じた映像デ
ータ又はＧ信号及びＢ信号に応じた映像データをそれぞ
れ対応するラインメモリに書き込むようにしてもよい。(4) Other Embodiments In the above embodiment, the video data corresponding to the R and G signals of the R, G and B signals are written in the corresponding line memories 28 and 29, respectively. Although the case has been described, the present invention is not limited to this, and R signal, G
Of the signals and the B signals, the image data corresponding to the R and B signals or the image data corresponding to the G and B signals may be written in the corresponding line memories.

【００４４】また上述の実施例においては、映像信号の
うちＲ信号及びＧ信号に応じた映像データをそれぞれ対
応するラインメモリ２８及び２９に書き込んだ場合につ
いて述べたが、本発明はこれに限らず、映像信号のうち
少なくとも１つ以上の任意の色信号に応じた映像データ
をラインメモリに書き込むようにしてもよい。さらに上
述の実施例においては、第１のメモリ手段から読み出さ
れた１つ以上の色信号に応じた映像データと、１つ以上
の色信号以外の色信号に応じた映像データとを時分割多
重化する時分割多重化手段としてＲＧＢ切換え／時分割
多重化回路３０を用いた場合について述べたが、本発明
はこれに限らず、時分割多重化手段としてこの他種々の
時分割多重化手段を適用し得る。Further, in the above-mentioned embodiment, the case where the video data corresponding to the R signal and the G signal among the video signals are written in the corresponding line memories 28 and 29 respectively, but the present invention is not limited to this. Video data corresponding to at least one arbitrary color signal of the video signals may be written in the line memory. Further, in the above-described embodiment, the video data corresponding to the one or more color signals read from the first memory means and the video data corresponding to the color signals other than the one or more color signals are time-divided. The case where the RGB switching / time-division multiplexing circuit 30 is used as the time-division multiplexing means for multiplexing has been described, but the present invention is not limited to this, and various other time-division multiplexing means as the time-division multiplexing means. Can be applied.

【００４５】さらに上述の実施例においては、全ての色
信号に応じた映像データのビツト数を第２のメモリ手段
の入出力ビツト数に変換する第１のデータ変換手段とし
て８／12ビツト変換回路２４、２５及び２６を用いた場
合について述べたが、本発明はこれに限らず、第２のメ
モリ手段の入出力ビツト数に変換し得れば、第１のデー
タ変換手段として、この他種々の第１のデータ変換手段
を適用し得る。さらに上述の実施例においては、第２の
メモリ手段から読み出された映像データのビツト数を、
第１のデータ変換手段によつて変換する前のビツト数に
変換する第２のデータ変換手段として12／８ビツト変換
回路３４を用いた場合について述べたが、本発明はこれ
に限らず、第１のデータ変換手段によつて変換する前の
ビツト数に変換し得れば、第２のデータ変換手段として
この他種々のデータ変換手段を適用し得る。Further, in the above embodiment, the 8/12 bit conversion circuit is used as the first data conversion means for converting the number of bits of the video data corresponding to all the color signals into the number of input / output bits of the second memory means. Although the case of using 24, 25 and 26 has been described, the present invention is not limited to this, and as long as it can be converted into the number of input / output bits of the second memory means, it can be used as the first data converting means. The first data conversion means of can be applied. Further, in the above-mentioned embodiment, the number of bits of the video data read from the second memory means
The case where the 12/8 bit conversion circuit 34 is used as the second data conversion means for converting the number of bits before conversion by the first data conversion means has been described, but the present invention is not limited to this. If the number of bits before conversion can be converted by the first data conversion means, various other data conversion means can be applied as the second data conversion means.

【００４６】さらに上述の実施例においては、映像信号
のフイールド周波数を３倍に変換する場合について述べ
たが、本発明はこれに限らず、必要に応じて映像信号の
フイールド周波数を所定倍に変換するようにしてもよ
い。さらに上述の実施例においては、本発明を液晶シヤ
ツタを用いたカラーテレビジヨン及びプロジエクタ装置
に適用した場合について述べたが、本発明はこれに限ら
ず、要は映像信号のフイールドデータを倍速処理するも
のであれば、この他種々のものに適用し得る。Further, in the above-mentioned embodiment, the case where the field frequency of the video signal is converted to 3 times is described, but the present invention is not limited to this, and the field frequency of the video signal is converted to a predetermined frequency if necessary. You may do it. Further, in the above-described embodiment, the case where the present invention is applied to the color television and projector apparatus using the liquid crystal shutter is described, but the present invention is not limited to this, and the point is that the field data of the video signal is processed at double speed. If it is a thing, it can be applied to various things other than this.

【００４７】さらに上述の実施例においては、第２のメ
モリ手段に映像信号を書き込む速度と、第２のメモリ手
段から映像信号を読み出す速度とが同じになるように第
２のメモリ手段を制御する場合について述べたが本発明
はこれに限らず、第２のメモリ手段に映像信号を書き込
む速度と、第２のメモリ手段から映像信号を読み出す速
度とが異なるように第２のメモリ手段を制御してもよ
い。Further, in the above-described embodiment, the second memory means is controlled so that the speed at which the video signal is written in the second memory means and the speed at which the video signal is read from the second memory means are the same. Although the case has been described, the present invention is not limited to this, and the second memory means is controlled so that the speed at which the video signal is written in the second memory means and the speed at which the video signal is read from the second memory means are different. May be.

【００４８】[0048]

【発明の効果】上述のように本発明によれば、第１のメ
モリ手段に映像信号を書き込む速度と、第１のメモリ手
段から映像信号を読み出す速度とが異なるように第１の
メモリ手段を第１のメモリ制御手段によつて制御し、第
１のメモリ手段から読み出された映像信号を第２のメモ
リ手段に書き込む速度と、第２のメモリ手段から映像信
号を読み出す速度とが同じ又は異なるように第２のメモ
リ手段を第２のメモリ制御手段によつて制御することに
より、映像信号の面順次操作に必要なメモリ数を削減す
ることができる共に、メモリの使用効率を大幅に向上さ
せることができ、かくして低コストかつ小型化し得る映
像信号処理装置を実現し得る。As described above, according to the present invention, the first memory means is provided so that the speed of writing the video signal in the first memory means and the speed of reading the video signal from the first memory means are different. The speed controlled by the first memory control means and writing the video signal read from the first memory means into the second memory means is equal to the speed of reading the video signal from the second memory means or By differently controlling the second memory means by the second memory control means, it is possible to reduce the number of memories required for the frame sequential operation of the video signal and to significantly improve the memory usage efficiency. Thus, it is possible to realize a video signal processing device which can be made low in cost and can be miniaturized.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施例による映像信号処理装置の構成
を示すブロツク図である。FIG. 1 is a block diagram showing a configuration of a video signal processing device according to an embodiment of the present invention.

【図２】クロツク単位でのデータの切換えの説明に供す
るタイミングチヤートである。FIG. 2 is a timing chart used to explain data switching in clock units.

【図３】ライン単位でのデータの切換えの説明に供する
タイミングチヤートである。FIG. 3 is a timing chart used for explaining switching of data in units of lines.

【図４】ＲＧＢ信号のフイールドメモリへの書込み領域
の説明に供する略線図である。FIG. 4 is a schematic diagram for explaining an area for writing RGB signals in a field memory.

【図５】本発明を適用した液晶シヤツタを用いたカラー
テレビジヨンの構成を示すブロツク図である。FIG. 5 is a block diagram showing a configuration of a color television using a liquid crystal shutter to which the present invention is applied.

【図６】ＬＣＳの動作の説明に供する略線図である。FIG. 6 is a schematic diagram for explaining the operation of the LCS.

【図７】本発明を適用したプロジエクタ装置の構成を示
すブロツク図である。FIG. 7 is a block diagram showing the configuration of a projector device to which the present invention is applied.

【図８】従来のＲＧＢ信号の面順次操作の説明に供する
ブロツク図である。FIG. 8 is a block diagram for explaining a conventional frame sequential operation of RGB signals.

【図９】従来の映像信号処理装置の構成を示すブロツク
図である。FIG. 9 is a block diagram showing a configuration of a conventional video signal processing device.

【符号の説明】[Explanation of symbols]

１、２０……映像信号処理装置、２、３、４、２１、２
２、２３……アナログデイジタル（Ａ／Ｄ）コンバー
タ、５、６、７、８、３１、３２……フイールドメモ
リ、９、３３……フイールドメモリ制御回路、１０……
ＲＧＢ切換え回路、１１、３５……デイジタルアナログ
（Ｄ／Ａ）コンバータ、２４、２５、２６……８／１２
ビツト変換回路、２７……ラインメモリ制御回路、２
８、２９……ラインメモリ、３０……ＲＧＢ切換え／時
分割多重化回路、３４……１２／８ビツト変換回路、４
０……カラーテレビジヨン、４１……ＲＧＢデコーダ、
４２……映像信号増幅回路、４３……ＬＣＳ駆動回路、
４４……垂直偏向回路、４５……水平偏向回路、４６…
…高圧発生回路、４７……偏向ヨーク、４８……白黒Ｃ
ＲＴ、４９……ＬＣＳ、５０、５２、５４……偏向板、
５１、５３……液晶板、６０……プロジエクタ装置、６
１、６２……駆動回路、６３……モータ、６４……カラ
ーフイルタ、６５……白色光源、６６……鏡面反射型光
変調器、６７……投射レンズ、６８……スクリーン。1, 20 ... Video signal processing device 2, 3, 4, 21, 2
2, 23 ... Analog digital (A / D) converter 5, 6, 7, 8, 31, 32 ... Field memory, 9, 33 ... Field memory control circuit, 10 ...
RGB switching circuit, 11, 35 ... Digital analog (D / A) converter, 24, 25, 26 ... 8/12
Bit conversion circuit, 27 ... Line memory control circuit, 2
8, 29 ... Line memory, 30 ... RGB switching / time division multiplexing circuit, 34 ... 12/8 bit conversion circuit, 4
0 ... Color television, 41 ... RGB decoder,
42 ... video signal amplification circuit, 43 ... LCS drive circuit,
44 ... Vertical deflection circuit, 45 ... Horizontal deflection circuit, 46 ...
... High-voltage generating circuit, 47 ... Deflection yoke, 48 ... Black and white C
RT, 49 ... LCS, 50, 52, 54 ... Deflection plate,
51, 53 ... Liquid crystal plate, 60 ... Projector device, 6
1, 62 ... Driving circuit, 63 ... Motor, 64 ... Color filter, 65 ... White light source, 66 ... Specular reflection type optical modulator, 67 ... Projection lens, 68 ... Screen.

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】入力される映像信号が書き込まれる第１の
メモリ手段と、 上記第１のメモリ手段に上記映像信号を書き込む速度
と、上記第１のメモリ手段から上記映像信号を読み出す
速度とが異なるように上記第１のメモリ手段を制御する
第１のメモリ制御手段と、 上記第１のメモリ手段から読み出された上記映像信号が
書き込まれる第２のメモリ手段と、 上記第２のメモリ手段に上記映像信号を書き込む速度
と、上記第２のメモリ手段から上記映像信号を読み出す
速度とが同じ又は異なるように上記第２のメモリ手段を
制御する第２のメモリ制御手段とを具えることを特徴と
する映像信号処理装置。1. A first memory means for writing an input video signal, a speed for writing the video signal in the first memory means, and a speed for reading the video signal from the first memory means. First memory control means for controlling the first memory means differently, second memory means for writing the video signal read from the first memory means, and second memory means. And a second memory control means for controlling the second memory means so that the speed of writing the video signal and the speed of reading the video signal from the second memory means are the same or different. Characteristic video signal processing device. 【請求項２】上記第１のメモリ手段は、ラインメモリで
あり、 上記第２のメモリ手段は、フイールドメモリであり、 上記映像信号は、原色信号であることを特徴とする請求
項１に記載の映像信号処理装置。2. The first memory means is a line memory, the second memory means is a field memory, and the video signal is a primary color signal. Video signal processing device. 【請求項３】上記第１のメモリ手段は、 上記映像信号のうち少なくとも１つ以上の任意の色信号
に応じた映像データを格納し、 上記第１のメモリ制御手段は、 上記第１のメモリ手段に書き込まれた上記１つ以上の色
信号に応じた映像データを、当該映像データの上記第１
のメモリ手段への書込み時の所定倍の速度で読み出し、 上記第１のメモリ手段から読み出された上記１つ以上の
色信号に応じた映像データと、上記１つ以上の色信号以
外の色信号に応じた映像データとを時分割多重化して上
記第２のメモリ手段に送出する時分割多重化手段を具え
ることを特徴とする請求項２に記載の映像信号処理装
置。3. The first memory means stores video data according to at least one arbitrary color signal of the video signals, and the first memory control means includes the first memory. The video data corresponding to the one or more color signals written in the means is converted into the first video data of the video data.
Image data corresponding to the one or more color signals read from the first memory means and colors other than the one or more color signals. 3. The video signal processing device according to claim 2, further comprising time division multiplexing means for time-division multiplexing the video data corresponding to the signal and transmitting the time-division multiplexed data to the second memory means. 【請求項４】全ての上記色信号に応じた上記映像データ
のビツト数を、上記第２のメモリ手段の入出力ビツト数
に変換する第１のデータ変換手段と、 上記第２のメモリ手段から読み出された上記映像データ
のビツト数を、上記第１のデータ変換手段によつて変換
する前のビツト数に変換する第２のデータ変換手段とを
具え、上記第１のメモリ手段及び上記時分割多重化手段
には、上記第２のメモリ手段の入出力ビツト数に変換さ
れた上記映像データが送出されることを特徴とする請求
項３に記載の映像信号処理装置。4. The first data converting means for converting the number of bits of the video data corresponding to all the color signals into the number of input / output bits of the second memory means, and the second memory means. Second data conversion means for converting the read bit number of the video data into the bit number before being converted by the first data converting means, the first memory means and the time 4. The video signal processing apparatus according to claim 3, wherein the video data converted into the number of input / output bits of the second memory means is sent to the division multiplexing means.