JPH05235764A - A/d converter - Google Patents
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- JPH05235764A JPH05235764A JP4007197A JP719792A JPH05235764A JP H05235764 A JPH05235764 A JP H05235764A JP 4007197 A JP4007197 A JP 4007197A JP 719792 A JP719792 A JP 719792A JP H05235764 A JPH05235764 A JP H05235764A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は画像信号を処理するアナ
ログ／ディジタル変換装置（以下、Ａ／Ｄ変換装置と称
す）に関し、特にディジタル信号処理を伴うカメラ信号
処理に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an analog / digital converter (hereinafter referred to as an A / D converter) for processing an image signal, and more particularly to a camera signal processing accompanied by digital signal processing.
【０００２】[0002]
【従来の技術】従来、この種の高精度ディジタル信号処
理においては、アナログ／ディジタル変換（以下、Ａ／
Ｄ変換と称す）における量子化精度が信号処理系全体の
精度に影響を与える。従って、従来のシステムでは変換
器にコストの高い高量子化精度Ａ／Ｄ変換器を用いる
か、または低量子化精度のＡ／Ｄ変換器を複数個接続す
ることにより高量子化精度のＡ／Ｄ変換を実現してい
る。2. Description of the Related Art Conventionally, in this kind of high precision digital signal processing, analog / digital conversion (hereinafter referred to as A /
The quantization accuracy in the D conversion) affects the accuracy of the entire signal processing system. Therefore, in the conventional system, a high-quantity-accuracy A / D converter, which is expensive, is used for the converter, or a plurality of low-quantization-accuracy A / D converters are connected to the high-quantity-accuracy A / D converter. D conversion is realized.
【０００３】図６は従来の一例を示すＡ／Ｄ変換装置の
ブロック図である。図６に示すように、この従来例は入
力端子ＩＮに並列接続されるＡ／Ｄ変換器１０Ａ，１０
Ｂと、これらＡ／Ｄ変換器１０Ａ，１０Ｂの両出力を入
力しエンコードして出力端子群ＯＵＴに出力するエンコ
ーダ２７とを有する。FIG. 6 is a block diagram of an A / D conversion device showing a conventional example. As shown in FIG. 6, this conventional example has A / D converters 10A and 10A connected in parallel to an input terminal IN.
B, and an encoder 27 that inputs both outputs of these A / D converters 10A and 10B, encodes them, and outputs them to the output terminal group OUT.
【０００４】図７は図６における従来のＡ／Ｄ変換動作
を説明するためのタイミング図である。図７に示すよう
に、図６のＡ／Ｄ変換装置は入力端子ＩＮからチャージ
・カップルド・デバイス（ＣＣＤ）等の信号源より発生
したアナログ信号Ａを入力する。但し、図７中の数値
は、入力信号の最大値を１００としたときの信号レベル
である。この信号ＡがＡ／Ｄ変換器１０Ａ，１０Ｂに各
々入力される。Ａ／Ｄ変換器１０Ａは７ビットの量子化
精度を持ち、またＡ／Ｄ変換器１０Ｂは８ビットの量子
化精度を持ち、各々のＡ／Ｄ変換器１０Ａ，１０Ｂはオ
フセット基準電位が調整されている。図７のＣに示す通
り入力信号の最大値を１００％としたときの６０％以上
の信号が入力した場合、Ａ／Ｄ変換器１０Ａが処理を受
持ち、６０％以下の場合は、図７のＢに示す通り、Ａ／
Ｄ変換器１０Ｂが処理を受け持つ。そして、Ａ／Ｄ変換
器１０Ａ，１０Ｂの出力をエンコーダ２７で合成する。FIG. 7 is a timing chart for explaining the conventional A / D conversion operation in FIG. As shown in FIG. 7, the A / D converter of FIG. 6 inputs an analog signal A generated from a signal source such as a charge coupled device (CCD) from an input terminal IN. However, the numerical values in FIG. 7 are signal levels when the maximum value of the input signal is 100. The signal A is input to the A / D converters 10A and 10B, respectively. The A / D converter 10A has a 7-bit quantization precision, the A / D converter 10B has a 8-bit quantization precision, and the offset reference potentials of the A / D converters 10A and 10B are adjusted. ing. As shown in FIG. 7C, when 60% or more of the signal when the maximum value of the input signal is 100% is input, the A / D converter 10A takes charge of the processing, and when 60% or less, the case of FIG. As shown in B, A /
The D converter 10B takes charge of the processing. The encoder 27 synthesizes the outputs of the A / D converters 10A and 10B.
【０００５】[0005]
【発明が解決しようとする課題】上述した従来のＡ／Ｄ
変換装置は、高量子化精度（ビデオカメラにおいては１
０ビット以上）または低量子化精度のＡ／Ｄ変換器（６
〜７ビット）を複数個用い、そしてそれらの出力信号を
合成しなければならない。高量子化精度Ａ／Ｄ変換器
は、低量子化精度Ａ／Ｄ変換器を用いる場合でも同様だ
が、量子化精度をＮビット拡大しようとすると、２N 個
以上のＡ／Ｄ変換器を必要とし、コスト高は免れない。
また、複数個のＡ／Ｄ変換器を使用する場合、Ａ／Ｄ変
換器間の微妙なレベル調整も必要となり、生産コストを
上げてしまう。DISCLOSURE OF THE INVENTION The above-mentioned conventional A / D
The conversion device has a high quantization accuracy (1 for a video camera).
0 bit or more) or A / D converter with low quantization accuracy (6
.About.7 bits) and their output signals must be combined. The same applies to a high-quantization precision A / D converter even when a low-quantization precision A / D converter is used. However, when trying to expand the quantization precision by N bits, 2 N or more A / D converters are required. And the high cost is unavoidable.
Further, when using a plurality of A / D converters, it is necessary to make a fine level adjustment between the A / D converters, which increases the production cost.
【０００６】本発明の目的は、かかるＡ／Ｄ変換器もし
くはＡ／Ｄ変換回路の個数を少なくして解像度を上昇さ
せ、微妙なレベル調整を不要にするとともに、高精度の
ディジタル信号を得られるＡ／Ｄ変換装置を提供するこ
とにある。The object of the present invention is to reduce the number of such A / D converters or A / D conversion circuits to increase the resolution, eliminate the need for delicate level adjustment, and obtain a highly accurate digital signal. It is to provide an A / D conversion device.
【０００７】[0007]
【課題を解決するための手段】本発明のＡ／Ｄ変換装置
は、アナログ信号を入力し増幅してクランプを行うアナ
ログ信号処理回路と、前記アナログ信号処理回路の出力
および前記入力されたアナログ信号をアナログ／ディジ
タル変換するアナログ／ディジタル変換回路と、前記ア
ナログ／ディジタル変換回路の変換出力を入力してレベ
ル検出を行うとともに演算，遅延，レベル比較を行って
ディジタル信号を出力端子に切換出力するディジタル信
号処理回路と、前記ディジタル信号処理回路の前記レベ
ル検出により前記演算の制御を行うシステム制御手段
と、前記システム制御手段の出力および前記ディジタル
信号処理回路の遅延出力をディジタル／アナログ変換し
て前記アナログ信号処理回路を制御するディジタル／ア
ナログ変換回路とを有して構成される。SUMMARY OF THE INVENTION An A / D converter according to the present invention is an analog signal processing circuit for inputting, amplifying and clamping an analog signal, an output of the analog signal processing circuit and the input analog signal. Analog-to-digital conversion circuit for converting analog to digital, and a digital output for converting the digital signal to the output terminal by inputting the converted output of the analog-to-digital conversion circuit to perform level detection, calculation, delay and level comparison. A signal processing circuit, system control means for controlling the operation by detecting the level of the digital signal processing circuit, digital / analog conversion of the output of the system control means and the delayed output of the digital signal processing circuit, and the analog signal. A digital / analog conversion circuit that controls the signal processing circuit And configured.
【０００８】[0008]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示すＡ／Ｄ変換
装置の回路図である。図１に示すように、本実施例は入
力端子ＩＮから内部入力端Ｔ１を介してアナログ信号が
出力されるアナログ信号処理回路１と、このアナログ信
号処理回路１の出力端Ｔ２，Ｔ３より入力端子Ｔ６，Ｔ
７を介して得られたアナログ信号をディジタル信号に変
換するＡ／Ｄ変換回路２と、このＡ／Ｄ変換回路２から
の出力を処理し出力端子群ＯＵＴにディジタル信号を出
力するディジタル信号処理回路３と、この処理回路３か
らの遅延出力をＤ／Ａ変換してアナログ信号処理回路１
を制御するＤ／Ａ変換回路５と、これらの回路の動作を
制御するマイクロコンピュータ４とを備えている。ま
ず、アナログ信号処理回路１は減算回路６と電圧制御増
幅器（ＶＣＡ）７およびクランプ回路８を有し、出力端
Ｔ２，Ｔ３から出力する。入力端子ＩＮは減算回路６の
被減数入力に接続されるとともに、出力端Ｔ２に接続さ
れている。これら減算回路６およびＶＣＡ７はＤ／Ａ変
換回路５より制御入力端Ｔ５，Ｔ４を介してそれぞれ制
御される。また、Ａ／Ｄ変換回路２は入力端Ｔ６，Ｔ７
を切換える信号選択回路９とＡ／Ｄ変換器１０および２
つのデータラッチ１１，１２を有し、出力端Ｔ８，Ｔ９
から出力される。一方、Ｄ／Ａ変換回路５は入力端Ｔ２
２，Ｔ２３に接続されたＤ／Ａ変換器２５，２６を有
し、それらの出力端Ｔ２４，Ｔ２５を介してアナログ信
号処理回路１を制御する。更に、ディジタル信号処理回
路３は入力端Ｔ１１からのデータと定数発生回路１４か
らのデータとの減算を行う減算器１３と、乗算回路１５
および加算回路１６と、出力端子ＯＵＴに接続され出力
データを切換える信号選択回路１７と、最大レベル検出
回路（ＭＡＸ）２１および最小レベル検出回路（ＭＩ
Ｎ）２０と、信号レベル比較回路２２および２３と、ゲ
ート回路２４と、信号遅延部１８および１９とを有す
る。これら信号レベル比較回路２２，２３の出力をゲー
ト回路２４の２入力として供給し、その出力により信号
選択回路１７を制御する。Embodiments of the present invention will now be described with reference to the drawings. FIG. 1 is a circuit diagram of an A / D conversion device showing an embodiment of the present invention. As shown in FIG. 1, in this embodiment, an analog signal processing circuit 1 from which an analog signal is output from an input terminal IN via an internal input terminal T1, and an output terminal T2, T3 of the analog signal processing circuit 1 T6, T
A / D conversion circuit 2 for converting an analog signal obtained via 7 into a digital signal, and a digital signal processing circuit for processing the output from the A / D conversion circuit 2 and outputting the digital signal to the output terminal group OUT. 3 and the analog signal processing circuit 1 by D / A converting the delay output from the processing circuit 3.
A D / A conversion circuit 5 for controlling the circuit and a microcomputer 4 for controlling the operation of these circuits. First, the analog signal processing circuit 1 has a subtraction circuit 6, a voltage control amplifier (VCA) 7 and a clamp circuit 8, and outputs from the output terminals T2 and T3. The input terminal IN is connected to the minuend input of the subtraction circuit 6 and also to the output terminal T2. The subtraction circuit 6 and the VCA 7 are controlled by the D / A conversion circuit 5 via control input terminals T5 and T4. The A / D conversion circuit 2 has input terminals T6 and T7.
Signal selection circuit 9 and A / D converters 10 and 2 for switching between
It has two data latches 11 and 12, and output terminals T8 and T9
Is output from. On the other hand, the D / A conversion circuit 5 has an input terminal T2.
2, D / A converters 25 and 26 connected to T23, and control the analog signal processing circuit 1 via their output terminals T24 and T25. Further, the digital signal processing circuit 3 includes a subtracter 13 for subtracting the data from the input terminal T11 and the data from the constant generation circuit 14, and a multiplication circuit 15.
And an adder circuit 16, a signal selection circuit 17 connected to the output terminal OUT for switching output data, a maximum level detection circuit (MAX) 21 and a minimum level detection circuit (MI).
N) 20, signal level comparison circuits 22 and 23, gate circuit 24, and signal delay units 18 and 19. The outputs of these signal level comparison circuits 22 and 23 are supplied as two inputs of the gate circuit 24, and the output thereof controls the signal selection circuit 17.
【０００９】図２は図１のアナログ信号処理回路におけ
る各種信号波形図である。図２に示すように、アナログ
信号処理回路１における信号Ｓ１は入力端子ＩＮより入
力されるが、この入力信号Ｓ１は、減算器１３において
１Ｈ（Ｈは１水平期間）以前に入力した信号Ｓ２、すな
わち入力端子Ｔ６，信号選択回路９，Ａ／Ｄ変換器１
０，データラッチ１１，出力端Ｔ８，入力端Ｔ１０，信
号遅延部１８，Ｄ／Ａ変換器２６を経由した信号Ｓ２と
ともに減算回路６に入力される。その差分が計算されて
信号Ｓ３になる。この差分信号Ｓ３は電圧制御増幅器７
で振幅を制御して信号Ｓ４になる。この信号Ｓ４はクラ
ンプ回路８で０ＶがＡ／Ｄ変換器１０の入力レンジの中
心になるようにクランプし、信号Ｓ５を作成する。この
クランプした信号Ｓ５は出力端Ｔ３から出力される。ま
た、入力信号Ｓ１は出力端Ｔ２から出力される。FIG. 2 is a diagram of various signal waveforms in the analog signal processing circuit of FIG. As shown in FIG. 2, the signal S1 in the analog signal processing circuit 1 is input from the input terminal IN. This input signal S1 is the signal S2 input in the subtractor 13 before 1H (H is one horizontal period), That is, the input terminal T6, the signal selection circuit 9, the A / D converter 1
0, the data latch 11, the output terminal T8, the input terminal T10, the signal delay unit 18, and the signal S2 that has passed through the D / A converter 26 are input to the subtraction circuit 6. The difference is calculated and becomes the signal S3. This difference signal S3 is the voltage control amplifier 7
The amplitude is controlled by to obtain the signal S4. This signal S4 is clamped by the clamp circuit 8 so that 0 V becomes the center of the input range of the A / D converter 10, and a signal S5 is created. The clamped signal S5 is output from the output terminal T3. Further, the input signal S1 is output from the output end T2.
【００１０】図３は図１のＡ／Ｄ変換回路における各種
信号のタイミング図である。図３に示すように、このＡ
／Ｄ変換回路２の入力端Ｔ６，Ｔ７を介して入力した信
号Ｓ１およびＳ５は信号選択回路９で時分割多重され
る。すなわち、交互に選択して出力され、信号Ｓ６にな
る。この信号Ｓ６はＡ／Ｄ変換器１０でディジタル信号
に変換された後、データラッチ１１，１２で保持され、
再度Ｓ１，Ｓ５に分解されて出力端Ｔ８，Ｔ９より信号
Ｓ７，Ｓ８として出力される。FIG. 3 is a timing chart of various signals in the A / D conversion circuit of FIG. As shown in FIG.
The signals S1 and S5 input through the input terminals T6 and T7 of the / D conversion circuit 2 are time division multiplexed by the signal selection circuit 9. That is, they are alternately selected and output, and become the signal S6. This signal S6 is converted into a digital signal by the A / D converter 10, and then held by the data latches 11 and 12,
It is again decomposed into S1 and S5 and output as signals S7 and S8 from output terminals T8 and T9.
【００１１】図４は図１のディジタル信号処理回路およ
びマイクロコンピュータにおける各種信号の波形図であ
る。図４に示すように、ディジタル信号処理回路３にお
ける入力端Ｔ１０，Ｔ１１を介して信号Ｓ７，Ｓ８が入
力されるが、特に信号Ｓ８は減算器１３を介して最大レ
ベル検出回路（ＭＡＸ）２１および最小レベル検出回路
（ＭＩＮ）２０に入力される。この差分信号Ｓ８の１フ
ィールドの最大値および最小値が求められると、その値
は出力端Ｔ１４，Ｔ１５を介してマイクロコンピュータ
４の入力端Ｔ１８，Ｔ１９に出力される。一方、マイク
ロコンピュータ４は受け取った最大値および最小値に基
ずきＤ／Ａ変換回路５のＤ／Ａ変換器２５を介してアナ
ログ信号処理回路１の電圧制御増幅器（ＶＣＡ）７を制
御する制御信号Ｃ１を計算し、出力端Ｔ２１から出力す
る。この制御信号Ｃ１はＡ／Ｄ変換器１０をより効率的
に使うように計算される。また、このマイクロコンピュ
ータ４は制御信号Ｃ１の逆数１／Ｃ１を出力端Ｔ２０か
らディジタル信号処理回路３の入力端Ｔ１６を介して乗
算回路１５に出力する。上述した信号Ｓ８は減算器１３
で定数発生回路１４から発生した定数Ｃ３を引かれ、信
号Ｓ１２となる。ここで、Ｃ３をクランプ回路８で設定
した０Ｖレベルに相当する値に設定すると、Ｓ１２＝Ｓ
８−Ｃ３＝Ｓ４になる。この信号Ｓ１２は乗算器１５で
マイクロコンピュータ４からの制御信号Ｃ１の逆数１／
Ｃ１と乗算され、アナログ信号処理回路１の減算器６の
出力信号のレベルに戻されることにより、信号Ｓ９｛＝
（Ｓ８−Ｃ３）／Ｃ１｝になる。この信号Ｓ９は加算回
路１６で信号Ｓ７が信号遅延部１８，１９により信号Ｓ
９のタイミングに対し１Ｈ遅れた信号Ｓ１０｛＝Ｓ２｝
と加えられ、信号Ｓ１１｛＝（Ｓ８−Ｃ３）／Ｃ１＋Ｓ
１０｝が求められる。また、信号選択回路１７は信号レ
ベル比較回路２２，２３及びゲート回路２４によって求
められる信号Ｓ１５によって制御される。すなわち、入
力端Ｔ１２，Ｔ１３を介して入力される信号Ｓ１３より
大きく且つ信号Ｓ１４より小さい場合に信号Ｓ７を選択
し、逆に、入力端Ｔ１２より入力する信号Ｓ１３より小
さいか、もしくは入力端Ｔ１３より入力する信号Ｓ１４
より大きい場合には信号Ｓ１１を選択する。この選択さ
れた信号が出力端子ＯＵＴから信号Ｓ１６として出力さ
れる。その結果として、信号Ｓ１１が選択された時、出
力信号Ｓ１６は信号Ｓ１１が信号のダイナミックレンジ
を限定して量子化したことにより、信号Ｓ７が選ばれた
時よりも高精度の信号になる。FIG. 4 is a waveform diagram of various signals in the digital signal processing circuit and the microcomputer shown in FIG. As shown in FIG. 4, the signals S7 and S8 are input through the input terminals T10 and T11 of the digital signal processing circuit 3, and in particular, the signal S8 is transmitted through the subtracter 13 to the maximum level detection circuit (MAX) 21 and It is input to the minimum level detection circuit (MIN) 20. When the maximum value and the minimum value of one field of the difference signal S8 are obtained, the values are output to the input terminals T18 and T19 of the microcomputer 4 via the output terminals T14 and T15. On the other hand, the microcomputer 4 controls the voltage control amplifier (VCA) 7 of the analog signal processing circuit 1 through the D / A converter 25 of the D / A conversion circuit 5 based on the received maximum value and minimum value. The signal C1 is calculated and output from the output terminal T21. This control signal C1 is calculated to use the A / D converter 10 more efficiently. Further, the microcomputer 4 outputs the reciprocal 1 / C1 of the control signal C1 from the output end T20 to the multiplication circuit 15 via the input end T16 of the digital signal processing circuit 3. The signal S8 described above is the subtractor 13
Then, the constant C3 generated from the constant generation circuit 14 is subtracted, and the signal S12 is obtained. Here, when C3 is set to a value corresponding to the 0V level set by the clamp circuit 8, S12 = S
8-C3 = S4. This signal S12 is the reciprocal 1/1 of the control signal C1 from the microcomputer 4 in the multiplier 15.
By being multiplied by C1 and returned to the level of the output signal of the subtractor 6 of the analog signal processing circuit 1, the signal S9 {=
(S8-C3) / C1}. This signal S9 is added by the adder circuit 16 and the signal S7 is changed by the signal delay units 18 and 19.
Signal S10 {= S2} delayed by 1H with respect to timing 9
And the signal S11 {= (S8-C3) / C1 + S
10} is required. The signal selection circuit 17 is controlled by the signal S15 obtained by the signal level comparison circuits 22 and 23 and the gate circuit 24. That is, the signal S7 is selected when it is larger than the signal S13 input via the input terminals T12 and T13 and smaller than the signal S14, and conversely, it is smaller than the signal S13 input from the input terminal T12 or from the input terminal T13. Input signal S14
If it is larger, the signal S11 is selected. The selected signal is output as the signal S16 from the output terminal OUT. As a result, when the signal S11 is selected, the output signal S16 is a more accurate signal than when the signal S7 is selected because the signal S11 is quantized by limiting the dynamic range of the signal.
【００１２】要するに、上述した一実施例によれば、ビ
デオ信号における隣りあう画素（垂直方向）相互関係の
高さを利用して次に入力される信号のレベルを予測し、
その予測したレベルをオフセットとしてその差分をディ
ジタル信号に変換する。しかも、１フィールドまたは１
フレームに於ける差分の最大と最小値を求め、それに応
じて差分の信号振幅を制御し、Ａ／Ｄ変換回路２の入力
レンジを最大に使うことにより最も効率の良いＡ／Ｄ変
換を実現することができる。In short, according to the above-described embodiment, the level of the next input signal is predicted by utilizing the height of the mutual relationship between adjacent pixels (vertical direction) in the video signal,
The difference is converted into a digital signal by using the predicted level as an offset. Moreover, 1 field or 1
The maximum and minimum values of the difference in the frame are obtained, the signal amplitude of the difference is controlled accordingly, and the maximum input range of the A / D conversion circuit 2 is used to realize the most efficient A / D conversion. be able to.
【００１３】上述した一実施例は使用するＡ／Ｄ変換器
１０よりＮ倍（Ｎは入力信号により動的に変化する）の
量子化精度の信号を出力するが、Ａ／Ｄ変換回路２は入
力信号を時分割多重し所望のサンプリング周波数の２倍
でサンプリングし、データラッチ（ＤＬ）１１，１２で
分解することにより２入力アナログ信号のディジタル化
を実現している。このため、カメラシステムのような広
帯域の信号を扱うシステムに適応した場合、３０ＭＨｚ
の高速スイッチ回路が必要となる。これを解決する実施
例を以下に説明する。In the above-described embodiment, the A / D converter 10 to be used outputs a signal with N times the quantization precision (N dynamically changes depending on the input signal), but the A / D converter circuit 2 The input signals are time-division multiplexed, sampled at twice the desired sampling frequency, and decomposed by the data latches (DL) 11 and 12 to realize the digitization of 2-input analog signals. Therefore, when applied to a system that handles wideband signals such as a camera system, 30 MHz
High-speed switch circuit is required. An embodiment for solving this will be described below.
【００１４】図５は本発明の他の実施例を示すＡ／Ｄ変
換装置の回路図である。図５に示すように、本実施例は
前述した一実施例と比較し、Ａ／Ｄ変換回路２が相違し
ている。すなわち、本実施例は２個のＡ／Ｄ変換器１０
Ａ，１０Ｂを使うことにより、２入力信号のディジタル
化を実現し、アナログ信号処理による高速スイッチング
を不必要にするとともに、回路設計を容易にしている。
このＡ／Ｄ変換回路２は入力端Ｔ６，Ｔ７および出力端
Ｔ８，Ｔ９間にそれぞれ接続された２つのＡ／Ｄ変換器
１０Ａ，１０Ｂを備え、信号選択回路９やデータラッチ
１１，１２を不要にしている。FIG. 5 is a circuit diagram of an A / D conversion device showing another embodiment of the present invention. As shown in FIG. 5, this embodiment is different from the above-described one embodiment in the A / D conversion circuit 2. That is, the present embodiment uses two A / D converters 10.
By using A and 10B, digitization of two input signals is realized, high-speed switching by analog signal processing is unnecessary, and circuit design is facilitated.
This A / D conversion circuit 2 includes two A / D converters 10A and 10B connected between input terminals T6 and T7 and output terminals T8 and T9, respectively, and does not require the signal selection circuit 9 or the data latches 11 and 12. I have to.
【００１５】[0015]
【発明の効果】以上説明したように、本発明のＡ／Ｄ変
換装置は１Ｈ以前の信号をもとに現在の信号レベルを予
測し、その予測した信号レベルを拡大して信号を量子化
することにより、少ない個数のＡ／Ｄ変換回路を用いて
解像度を上げることができ、入力信号の垂直周波数帯域
が狭ければ狭いほど量子化精度を上げることが出来、よ
り高精度のディジタル信号を得ることができるという効
果がある。As described above, the A / D converter of the present invention predicts the current signal level based on the signal before 1H, and expands the predicted signal level to quantize the signal. As a result, the resolution can be increased by using a small number of A / D conversion circuits, and the narrower the vertical frequency band of the input signal is, the higher the quantization accuracy can be and the higher precision digital signal can be obtained. The effect is that you can.
【図１】本発明の一実施例を示すＡ／Ｄ変換装置の回路
図である。FIG. 1 is a circuit diagram of an A / D conversion device showing an embodiment of the present invention.
【図２】図１のアナログ信号処理回路における各種信号
の波形図である。FIG. 2 is a waveform diagram of various signals in the analog signal processing circuit of FIG.
【図３】図１のＡ／Ｄ変換回路における各種信号のタイ
ミング図である。3 is a timing diagram of various signals in the A / D conversion circuit of FIG.
【図４】図１のディジタル信号処理回路およびマイクロ
コンピュータにおける各種信号のタイミング図である。FIG. 4 is a timing chart of various signals in the digital signal processing circuit and the microcomputer shown in FIG.
【図５】本発明の他の実施例を示すＡ／Ｄ変換装置の回
路図である。FIG. 5 is a circuit diagram of an A / D conversion device showing another embodiment of the present invention.
【図６】従来の一例を示すＡ／Ｄ変換装置のブロック図
である。FIG. 6 is a block diagram of an A / D conversion device showing a conventional example.
【図７】図６におけるＡ／Ｄ変換動作を説明するための
タイミング図である。FIG. 7 is a timing chart for explaining the A / D conversion operation in FIG.
【符号の説明】 １ アナログ信号処理回路 ２ Ａ／Ｄ変換回路 ３ ディジタル信号処理回路 ４ マイクロコンピュータ ５ Ｄ／Ａ変換回路 ６，１３ 減算器 ７ 電圧制御増幅器 ８ クランプ回路 ９，１７ 信号選択回路 １０，１０Ａ，１０Ｂ Ａ／Ｄ変換器 １１，１２ データラッチ（ＤＬ） １４ 定数発生回路 １５ 乗算回路 １６ 加算回路 １８，１９ 信号遅延部 ２０ 最小レベル検出回路（ＭＩＮ） ２１ 最大レベル検出回路（ＭＡＸ） ２２，２３ 信号レベル比較回路 ２４ ゲート回路 ２５，２６ Ｄ／Ａ変換器 ＩＮ 入力端子 ＯＵＴ 出力端子[Explanation of reference numerals] 1 analog signal processing circuit 2 A / D conversion circuit 3 digital signal processing circuit 4 microcomputer 5 D / A conversion circuit 6, 13 subtractor 7 voltage control amplifier 8 clamp circuit 9, 17 signal selection circuit 10, 10A, 10B A / D converter 11, 12 Data latch (DL) 14 Constant generator circuit 15 Multiplier circuit 16 Adder circuit 18, 19 Signal delay unit 20 Minimum level detection circuit (MIN) 21 Maximum level detection circuit (MAX) 22, 23 signal level comparison circuit 24 gate circuit 25, 26 D / A converter IN input terminal OUT output terminal
Claims (7)
を行うアナログ信号処理回路と、前記アナログ信号処理
回路の出力および前記入力されたアナログ信号をアナロ
グ／ディジタル変換するアナログ／ディジタル変換回路
と、前記アナログ／ディジタル変換回路の変換出力を入
力してレベル検出を行うとともに演算，遅延，レベル比
較を行ってディジタル信号を出力端子に切換出力するデ
ィジタル信号処理回路と、前記ディジタル信号処理回路
の前記レベル検出により前記演算の制御を行うシステム
制御手段と、前記システム制御手段の出力および前記デ
ィジタル信号処理回路の遅延出力をディジタル／アナロ
グ変換して前記アナログ信号処理回路を制御するディジ
タル／アナログ変換回路とを有することを特徴とするア
ナログ／ディジタル変換装置。1. An analog signal processing circuit for inputting and amplifying an analog signal to perform clamping, an analog / digital converting circuit for analog / digital converting the output of the analog signal processing circuit and the input analog signal, and A digital signal processing circuit for inputting the converted output of the analog / digital conversion circuit to perform level detection, performing arithmetic, delay and level comparison, and switching and outputting a digital signal to an output terminal, and the level detection of the digital signal processing circuit. System control means for controlling the calculation by means of the above, and a digital / analog conversion circuit for digital / analog converting the output of the system control means and the delayed output of the digital signal processing circuit to control the analog signal processing circuit. Analog / digital characterized by Converter.
端子からのアナログ入力を被減数入力とし且つ前記ディ
ジタル／アナログ変換回路からの第一の出力を減数入力
とする減算器と、前記減算器の出力を前記ディジタル／
アナログ変換回路からの第二の出力により利得調整する
電圧制御増幅器と、前記電圧制御増幅器の出力をクラン
プするクランプ回路とで構成し、前記アナログ入力を前
記アナログ／ディジタル変換回路に対する第一出力およ
び前記クランプ回路の出力を第二出力とする請求項１記
載のアナログ／ディジタル変換装置。2. The analog signal processing circuit, wherein the analog input from the input terminal is a subtracted input and the first output from the digital / analog conversion circuit is a subtractive input, the output of the subtractor The digital /
A voltage control amplifier for adjusting the gain by the second output from the analog conversion circuit, and a clamp circuit for clamping the output of the voltage control amplifier, wherein the analog input is the first output to the analog / digital conversion circuit and the The analog / digital converter according to claim 1, wherein the output of the clamp circuit is the second output.
前記アナログ信号処理回路からの第一および第二出力を
選択する第一の信号選択回路と、前記第一の信号選択回
路の出力をアナログ／ディジタル変換するアナログ／デ
ィジタル変換器と、前記アナログ／ディジタル変換器の
出力をそれぞれラッチする二つのデータラッチとで構成
し、前記データラッチの各出力を前記ディジタル信号処
理回路の二入力とする請求項１記載のアナログ／ディジ
タル変換装置。3. The analog / digital conversion circuit,
A first signal selection circuit for selecting the first and second outputs from the analog signal processing circuit; an analog / digital converter for analog / digital converting the output of the first signal selection circuit; and the analog / digital 2. The analog / digital converter according to claim 1, wherein the output of the converter is composed of two data latches for respectively latching, and each output of the data latch is two inputs of the digital signal processing circuit.
ナログ／ディジタル変換回路からの第一の入力を遅延さ
せる第一の信号遅延部および前記第一の信号遅延部の出
力をさらに遅延させる第二の信号遅延部と、前記アナロ
グ／ディジタル変換回路からの第二の入力と定数発生回
路の定数との減算を行う減算器と、前記減算器の出力と
前記システム制御手段の出力との乗算を行う乗算器と、
前記乗算器の出力と前記第二の信号遅延部からの出力と
の加算を行う加算器と、前記減算器の出力をそれぞれ入
力して最大レベルおよび最少レベルを検出する最大レベ
ルおよび最小レベル検出手段と、前記減算器の出力をそ
れぞれ一方の入力とし且つ他方の入力に基準電圧がそれ
ぞれ供給される第一および第二の信号レベル比較回路
と、前記第一および第二の信号レベル比較回路の出力の
論理和を取るゲート回路と、前記ゲート回路の出力によ
り前記アナログ／ディジタル変換回路からの第一の入力
および前記乗算器の出力を切換え制御する第二の信号選
択回路とで構成され、前記最大レベルおよび最小レベル
検出手段の出力により前記システム制御手段を制御する
請求項１記載のアナログ／ディジタル変換装置。4. The digital signal processing circuit further comprises a first signal delay section for delaying a first input from the analog / digital conversion circuit and a second signal delay section for further delaying an output of the first signal delay section. A signal delay unit, a subtracter for subtracting the second input from the analog / digital conversion circuit and the constant of the constant generation circuit, and a multiplication for multiplying the output of the subtractor and the output of the system control means. A vessel,
An adder for adding the output of the multiplier and the output from the second signal delay section, and a maximum level and minimum level detecting means for inputting the outputs of the subtractor to detect the maximum level and the minimum level, respectively. And a first and second signal level comparison circuit having an output of the subtracter as one input and a reference voltage supplied to the other input, respectively, and outputs of the first and second signal level comparison circuits And a second signal selection circuit for switching and controlling the first input from the analog / digital conversion circuit and the output of the multiplier by the output of the gate circuit. 2. The analog / digital converter according to claim 1, wherein the system control means is controlled by the output of the level and minimum level detection means.
ピュータで構成し、前記ディジタル信号処理回路および
前記ディジタル／アナログ変換回路を制御する請求項１
記載のアナログ／ディジタル変換装置。5. The system control means is composed of a microcomputer and controls the digital signal processing circuit and the digital / analog conversion circuit.
The described analog / digital converter.
前記システム制御手段の出力および前記ディジタル信号
処理回路の遅延出力をディジタル／アナログ変換する第
一および第二のディジタル／アナログ変換器で構成し、
前記第一および第二のディジタル／アナログ変換器の出
力で前記アナログ信号処理回路を制御する請求項１記載
のアナログ／ディジタル変換装置。6. The digital / analog conversion circuit,
The output of the system control means and the delayed output of the digital signal processing circuit are constituted by first and second digital / analog converters for digital / analog conversion,
2. The analog / digital conversion device according to claim 1, wherein the analog signal processing circuit is controlled by the outputs of the first and second digital / analog converters.
前記アナログ信号処理回路の第一および第二出力をそれ
ぞれアナログ／ディジタル変換する二つのアナログ／デ
ィジタル変換器で構成し、前記二つのアナログ／ディジ
タル変換器の各出力を前記ディジタル信号処理回路の二
入力とする請求項１記載のアナログ／ディジタル変換装
置。7. The analog / digital conversion circuit comprises:
The first and second outputs of the analog signal processing circuit are respectively configured by two analog / digital converters that perform analog / digital conversion, and the respective outputs of the two analog / digital converters are input to the digital signal processing circuit. The analog / digital conversion device according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4007197A JPH05235764A (en) | 1992-01-20 | 1992-01-20 | A/d converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4007197A JPH05235764A (en) | 1992-01-20 | 1992-01-20 | A/d converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235764A true JPH05235764A (en) | 1993-09-10 |
Family
ID=11659310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4007197A Withdrawn JPH05235764A (en) | 1992-01-20 | 1992-01-20 | A/d converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235764A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07312553A (en) * | 1994-05-19 | 1995-11-28 | Nec Corp | A/d converter circuit |
| JPH09135134A (en) * | 1995-11-09 | 1997-05-20 | Nikon Corp | Gain setting method |
-
1992
- 1992-01-20 JP JP4007197A patent/JPH05235764A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07312553A (en) * | 1994-05-19 | 1995-11-28 | Nec Corp | A/d converter circuit |
| JPH09135134A (en) * | 1995-11-09 | 1997-05-20 | Nikon Corp | Gain setting method |
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|---|---|---|---|
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