JPH05235338A - Semiconductor device and manufacture thereof - Google Patents
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- JPH05235338A JPH05235338A JP3597992A JP3597992A JPH05235338A JP H05235338 A JPH05235338 A JP H05235338A JP 3597992 A JP3597992 A JP 3597992A JP 3597992 A JP3597992 A JP 3597992A JP H05235338 A JPH05235338 A JP H05235338A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置、特にＭＯＳ
トランジスタをもちいた微細寸法の集積回路素子の構造
およびその製造方法に関するものである。BACKGROUND OF THE INVENTION The present invention relates to a semiconductor device, particularly a MOS.
The present invention relates to a structure of a fine-sized integrated circuit device using a transistor and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】半導体素子は、加工精度の微細化や高集
積化によって、その性能と機能を向上させている。素子
寸法の微細化は膜厚方向の微細化を伴う必要があるが、
実際には素子の電気的特性や信頼性を悪化させたり、膜
厚の制御性が低下するため、膜厚をあまり薄くすること
ができない。2. Description of the Related Art Semiconductor elements have been improved in performance and function by miniaturization of processing accuracy and high integration. The miniaturization of the element size needs to be accompanied by the miniaturization in the film thickness direction.
Actually, the electrical characteristics and reliability of the device are deteriorated and the controllability of the film thickness is deteriorated, so that the film thickness cannot be made too thin.
【０００３】その結果、素子の断面はパターンが複雑に
入り組んだ状態であり、絶縁膜が充分に平坦化されず
に、絶縁膜の段差が残ることになる。薄膜を形成する際
には、下地の形状によって、絶縁膜の段差や被覆性が変
化するため、平坦化されていない下地では最悪の場合、
配線層の断線や配線層間の絶縁不良が発生することにな
る。As a result, the cross section of the element is in a state where the patterns are intricately intricate, and the insulating film is not sufficiently flattened, and the steps of the insulating film remain. When forming a thin film, the step and the coverage of the insulating film change depending on the shape of the base, so in the worst case with a non-planarized base,
This will cause disconnection of the wiring layers and insulation failure between the wiring layers.
【０００４】ゲート電極に関しては微細化とともに、シ
ート抵抗の低い材料が従来の多結晶シリコンに変わって
用いられており、各種のシリサイド（タングステンシリ
サイド、チタンシリサイド、モリブデンシリサイドな
ど）を上層に用い、下層に多結晶シリコンを用いるポリ
サイド構造が一般的になっている。多結晶シリコン単層
のゲート電極のドライエッチングは、レジスト層に対し
て比較的忠実に７０〜９０度の側壁角度の断面形状が得
られる。しかし、ポリサイド構造では一般的にシリサイ
ドのエッチング速度に比べて、多結晶シリコンのエッチ
ング速度が大きく、下層の多結晶シリコンが上層のシリ
サイドに対して細く加工されるため、オーバーハングが
形成されて、後の工程で堆積する上層の絶縁膜の段差の
被覆性が不十分になり、トランジスタ特性のばらつきが
生じやすい。With respect to the gate electrode, with the miniaturization, a material having a low sheet resistance is used instead of conventional polycrystalline silicon. Various kinds of silicide (tungsten silicide, titanium silicide, molybdenum silicide, etc.) are used for the upper layer and the lower layer. In general, a polycide structure using polycrystalline silicon has become popular. The dry etching of the gate electrode of the polycrystalline silicon single layer can obtain a cross-sectional shape with a sidewall angle of 70 to 90 degrees relatively faithfully to the resist layer. However, in the polycide structure, the etching rate of polycrystalline silicon is generally higher than the etching rate of silicide, and the polycrystalline silicon of the lower layer is finely processed with respect to the silicide of the upper layer, so an overhang is formed. The step coverage of the upper insulating film deposited in a later step becomes insufficient and the transistor characteristics are likely to vary.
【０００５】この様子を、図４に示す従来のポリサイド
ゲート電極の構造を示す断面図を用いて説明する。This situation will be described with reference to the sectional view showing the structure of the conventional polycide gate electrode shown in FIG.
【０００６】図４において、シリコン基板１１の主面上
にゲート酸化膜１２が形成され、その上に多結晶シリコ
ン層１３、シリサイド層１４が順次積層される。所定パ
ターンに転写されたレジスト層１５をマスクにしてエッ
チングすると、シリサイド１４はレジスト層１５ほぼ同
一形状でエッチングされるが、多結晶シリコン１３はア
ンダーカットが生じ、シリサイド層１４よりも細くな
る。ところが、ゲート電極寸法はトランジスタ特性を決
定する重要な因子であるから、このようなエッチングで
は、所望のゲート電極寸法が得られず、また寸法のばら
つきが大きくなるため、所望の素子特性を得ることが困
難である。また、後の工程で上層に積層される層間絶縁
膜が、こうしたオーバーハング部分に堆積できないため
に何も積層されない空間が生じ、素子の信頼性の面から
も好ましい構造ではない。In FIG. 4, a gate oxide film 12 is formed on the main surface of a silicon substrate 11, and a polycrystalline silicon layer 13 and a silicide layer 14 are sequentially stacked on the gate oxide film 12. When the resist layer 15 transferred to a predetermined pattern is used as a mask for etching, the silicide 14 is etched in substantially the same shape, but the polycrystalline silicon 13 is undercut and becomes thinner than the silicide layer 14. However, since the gate electrode size is an important factor that determines the transistor characteristics, the desired gate electrode size cannot be obtained by such etching and the dimensional variation becomes large, so that the desired device characteristics can be obtained. Is difficult. Further, since the interlayer insulating film to be laminated on the upper layer in a later step cannot be deposited on the overhang portion, there is a space in which nothing is laminated, which is not a preferable structure from the viewpoint of device reliability.
【０００７】その後のドライエッチング技術の進歩によ
り、下層の多結晶シリコンにアンダーカットが生じない
加工方法が可能になっている。この形状を図５に示す。Since then, advances in dry etching technology have enabled a processing method in which an undercut does not occur in the underlying polycrystalline silicon. This shape is shown in FIG.
【０００８】図５において、シリコン基板１１の主面上
にゲート酸化膜１２が形成され、その上に多結晶シリコ
ン層１３、シリサイド層１４が順次積層されている。所
定のパターンに転写されたレジスト１５に従ってエッチ
ングを行なうと、シリサイド１４はほぼレジスト層１５
をマスクにエッチングされ、多結晶シリコン層１３にア
ンダーカットのないエッチングがなされ、ゲート電極寸
法がレジスト寸法とほとんど同じになる。In FIG. 5, a gate oxide film 12 is formed on the main surface of a silicon substrate 11, and a polycrystalline silicon layer 13 and a silicide layer 14 are sequentially stacked on the gate oxide film 12. When etching is performed according to the resist 15 transferred to a predetermined pattern, the silicide 14 is almost removed from the resist layer 15.
Is used as a mask to etch the polycrystalline silicon layer 13 without undercutting, and the gate electrode size becomes almost the same as the resist size.
【０００９】[0009]
【発明が解決しようとする課題】ドライエッチング技術
の進歩により、垂直な断面形状をもつゲート電極の加工
が可能になったが、今度は微細寸法プロセスでの平坦化
という観点から問題が生ずる。ゲート電極の膜厚を薄く
すると、シート抵抗の増大、堆積膜厚に対するばらつき
の増大、および、ソース・ドレイン領域を形成するため
のイオン注入に対するマスク性の低下を生じるので、ゲ
ート電極の薄膜化に十分には対応できず、垂直な断面形
状のコーナー部分が平坦化の妨げとなる。ゲート電極の
ドライエッチングでテーパーを形成したり、コーナーに
丸みをもたせることは実際には困難なことであるし、ま
たそれがゲート電極寸法にばらつきを生じさせる原因と
もなりやすい。The progress of dry etching technology has made it possible to process a gate electrode having a vertical sectional shape, but this time, a problem arises from the viewpoint of planarization in a fine dimension process. If the film thickness of the gate electrode is reduced, the sheet resistance increases, the variation with respect to the deposited film thickness increases, and the masking property against the ion implantation for forming the source / drain regions deteriorates. It is not possible to deal with it sufficiently, and the corners of the vertical cross section hinder the flattening. It is actually difficult to form a taper or to make a corner round by dry etching of the gate electrode, and it tends to cause variations in gate electrode dimensions.
【００１０】シリサイドのエッチングにおいては、下層
の多結晶シリコンにアンダーカットが生じないように、
ポリマー等の堆積性の薄膜ができる条件にエッチングガ
スを設定されている。この薄膜の成長速度を少し大きく
すれば、図６（ａ）に示すようにテーパーを形成するこ
とができる。しかし、このテーパー角度の制御性は十分
なものではなく、図６（ｂ）に示すように、テーパー角
度が少し異なるだけで、ゲート電極底面の寸法にばらつ
きｔを生じてしまう。また、電界緩和を目的としてゲー
トとドレインの重なりを作るために、ソース・ドレイン
のイオン注入に角度をつける場合には、ゲート長が同じ
でも実質的なゲート長がテーパーの角度によって変化
し、トランジスタ特性のばらつきが生ずることも問題に
なる。During the etching of the silicide, undercut should not occur in the lower polycrystalline silicon,
The etching gas is set under the condition that a depositable thin film of polymer or the like is formed. By slightly increasing the growth rate of this thin film, a taper can be formed as shown in FIG. However, the controllability of the taper angle is not sufficient, and as shown in FIG. 6B, a slight difference in taper angle causes variation t in the dimension of the bottom surface of the gate electrode. Also, in order to make the gate and drain overlap for the purpose of relaxing the electric field, when the ion implantation of the source and drain is angled, even if the gate length is the same, the substantial gate length changes depending on the taper angle. The occurrence of variations in characteristics is also a problem.
【００１１】本発明は上記の問題点を解消し、トランジ
スタ特性のばらつきが少なく、ゲート電極の平坦化が容
易になる半導体装置およびその製造方法を提供すること
を目的とする。An object of the present invention is to solve the above problems, to provide a semiconductor device in which variations in transistor characteristics are small and a gate electrode can be easily flattened, and a manufacturing method thereof.
【００１２】[0012]
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の主面のゲート酸化膜上に所定のパターンで
形成された多結晶シリコン領域と、この多結晶シリコン
層上に積層されたシリサイド層とで構成された積層構造
のゲート電極を備え、シリサイド層が多結晶シリコン層
に対して０.０３〜０.３μｍ細く形成されたものであ
る。The semiconductor device of the present invention comprises:
A gate electrode having a laminated structure including a polycrystalline silicon region formed in a predetermined pattern on the gate oxide film on the main surface of the semiconductor substrate and a silicide layer laminated on the polycrystalline silicon layer is provided. The layer is formed to be 0.03 to 0.3 μm thinner than the polycrystalline silicon layer.
【００１３】本発明の半導体装置の製造方法は、半導体
基板の主面のゲート酸化膜上に多結晶シリコン層および
シリサイド層を積層した後、所定のパターンに従ってエ
ッチングして積層構造のゲート電極を形成し、さらに、
多結晶シリコン層およびシリサイド層の表面が露出した
状態で所定温度に保たれたエッチング液を用いてエッチ
ングするものである。According to the method of manufacturing a semiconductor device of the present invention, a polycrystalline silicon layer and a silicide layer are laminated on a gate oxide film on a main surface of a semiconductor substrate and then etched according to a predetermined pattern to form a laminated gate electrode. And then
Etching is performed using an etching solution kept at a predetermined temperature with the surfaces of the polycrystalline silicon layer and the silicide layer exposed.
【００１４】[0014]
【作用】このような構成によれば、新たなドライエッチ
ング条件を開発することなく、コーナー（角）の部分が
丸くなっており、断面側壁がややテーパーを有してい
て、さらにそれがゲート酸化膜に接する付近ではほぼ垂
直になっているゲート電極断面形状が、比較的簡単に得
られ、平坦化が容易になる。According to this structure, the corners are rounded and the side wall of the cross section is slightly tapered without developing new dry etching conditions. The cross-sectional shape of the gate electrode, which is almost vertical in the vicinity of the contact with the film, is relatively easy to obtain, and planarization is easy.
【００１５】[0015]
【実施例】次に、図面を用いながら本発明にかかる半導
体装置の構造について説明する。理想的な断面形状を図
１に示す。すなわちコーナー（角）の部分は丸くなって
おり、断面側壁はややテーパーを有しているがゲート酸
化膜に接する付近ではほほ垂直になっている。この形状
では平坦化に有利でかつゲート電極寸法の制御性が良好
である。このような複雑な形状はドライエッチングのみ
ではとうてい実現できるものではなく、追加の微量ウェ
ットエッチングにより実現できる。The structure of a semiconductor device according to the present invention will be described below with reference to the drawings. The ideal cross-sectional shape is shown in FIG. That is, the corners are rounded and the cross-section side walls have a slight taper, but are almost vertical in the vicinity of the contact with the gate oxide film. This shape is advantageous for flattening and has good controllability of the gate electrode size. Such a complicated shape cannot be realized by dry etching alone, but can be realized by additional trace wet etching.
【００１６】シリコン、シリコン酸化膜などを一括して
微量エッチングする洗浄方法としてアンモニア、過酸化
水素水混合液がよく知られている。通常、洗浄のため、
エッチング膜厚がそれほど多くならない程度にとどめて
いるが、適度のエッチング量に設定すれば断面形状を改
良することができる。シリサイドはシリコンあるいは多
結晶シリコンに比べてエッチング速度が大きく、洗浄の
目的では液の温度を下げて適度なエッチング速度とエッ
チング量になるように設定するが、本発明ではむしろシ
リサイドを適量エッチングすることを目的としているの
で、断面形状が変わる程度のエッチング量を設定する。
ドライエッチングに用いる条件は従来技術で説明した、
断面が垂直になる条件である。アンモニア、過酸化水素
水によるエッチングの経時変化を図２に示す。多結晶シ
リコン層１３に比べてシリサイド層１４のエッチング速
度が大きいので、シリサイド層１４のコーナー部には丸
みが形成されるとともに、その寸法が多結晶シリコン層
１３に比べて小さくなる。シリサイド１４に近い多結晶
シリコン層１３の側壁では、上面側と横方向からのエッ
チングが進行するので、テーパーが形成されるが、その
ゲート酸化膜１２に近い部分は垂直なままである。この
エッチングは１回で行なう必要はない。もともとが洗浄
を目的としているから、それを兼ねて何回かのエッチン
グの後に目的とする形状になるように設定すればよい。A mixed solution of ammonia and hydrogen peroxide is well known as a cleaning method for collectively etching a minute amount of silicon, a silicon oxide film and the like. Usually for cleaning,
Although the etching film thickness is limited to such an extent that it does not increase so much, the cross-sectional shape can be improved by setting an appropriate etching amount. Silicide has a higher etching rate than silicon or polycrystalline silicon, and for cleaning purposes, the temperature of the liquid is lowered to set an appropriate etching rate and etching amount. However, in the present invention, an appropriate amount of silicide should be etched. Therefore, the etching amount is set so that the cross-sectional shape changes.
The conditions used for dry etching are explained in the prior art,
This is the condition that the cross section becomes vertical. FIG. 2 shows changes with time in etching with ammonia and hydrogen peroxide. Since the etching rate of the silicide layer 14 is higher than that of the polycrystalline silicon layer 13, the corner portion of the silicide layer 14 is rounded and its size is smaller than that of the polycrystalline silicon layer 13. On the side wall of the polycrystalline silicon layer 13 close to the silicide 14, etching progresses from the upper surface side and the lateral direction, so that a taper is formed, but the portion close to the gate oxide film 12 remains vertical. This etching need not be performed once. Since the purpose of the cleaning is originally intended, it may be set so that the desired shape may be obtained after several times of etching also for that purpose.
【００１７】なお、低不純物濃度ドレイン（ＬＤＤ）を
形成するために、図３に示すように、スペーサとしての
シリコン酸化膜１６を、ゲート電極１４の下層多結晶シ
リコン層１４ｂ上であって、その上部多結晶シリコン層
１４ａの側壁部分に形成することが行われる。この場合
にも、シリコン酸化膜６のコーナー（角）部分に丸みを
つければ、本発明の効果が得られるのは言うまでもない
ことである。In order to form a low impurity concentration drain (LDD), a silicon oxide film 16 as a spacer is formed on the lower polycrystalline silicon layer 14b of the gate electrode 14 as shown in FIG. The formation is performed on the side wall portion of the upper polycrystalline silicon layer 14a. Even in this case, needless to say, the effect of the present invention can be obtained by rounding the corners of the silicon oxide film 6.
【００１８】本発明の方法の実施例について述べる。ア
ンモニアと過酸化水との混合比、液温、ならびに時間を
示す。An embodiment of the method of the present invention will be described. The mixing ratio of ammonia and peroxide water, liquid temperature, and time are shown.
【００１９】 混合比 ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：８ 液 温 ５０℃ 時 間 ２０分 シリサイドとしてタングステンシリサイドを用いた。そ
の組成は成長時でＷ：Ｓｉ＝１：２.４であり、膜厚は
１５０ｎｍである。多結晶シリコン層は、ジクロルシラ
ンを原料ガスとして圧力２００ｍＴｏｒｒ、成長温度６
１０℃で２００ｎｍの膜厚に成長させて形成した。Mixing ratio NH 4 OH: H 2 O 2 : H 2 O = 1: 1: 8 Liquid temperature 50 ° C. Time 20 minutes Tungsten silicide was used as the silicide. Its composition is W: Si = 1: 2.4 during growth, and the film thickness is 150 nm. The polycrystalline silicon layer has a growth temperature of 6 m and a pressure of 200 mTorr using dichlorosilane as a source gas.
It was formed by growing to a film thickness of 200 nm at 10 ° C.
【００２０】何回かに分けてエッチングする場合には、
積算時間が同じになるように設定する。実施例では２回
に分けて実施した。When etching is divided into several times,
Set so that the accumulated time is the same. In the example, the operation was performed twice.
【００２１】上述の混合比や温度、時間は一例であり、
所定の形状が得られる条件であれば特にそれについての
制約はない。高濃度イオン注入によって多少の速度上昇
が認められるが、目的とする断面形状が得られるならば
問題は生じない。シリサイドと多結晶シリコンのエッチ
ング速度比は、３〜８倍程度以上になるように液組成と
温度を選択する。シリサイドの総エッチング量としては
３０〜８０ｎｍ程度が適当である。このときの多結晶シ
リコンのエッチング量は４〜８ｎｍ程度である。このほ
かの液組成でも上記エッチング量とエッチング速度比の
条件を満たすならば適用可能である。また、実施例につ
いてはポリサイド構造で説明したが、異なる積層膜であ
っても本発明を同様に適用することができる。The above-mentioned mixing ratio, temperature, and time are examples, and
If there is a condition that a predetermined shape can be obtained, there are no particular restrictions. Although a slight increase in speed is recognized by the high-concentration ion implantation, no problem occurs if the target cross-sectional shape can be obtained. The liquid composition and temperature are selected so that the etching rate ratio between silicide and polycrystalline silicon is about 3 to 8 times or more. It is suitable that the total etching amount of silicide is about 30 to 80 nm. The etching amount of polycrystalline silicon at this time is about 4 to 8 nm. Other liquid compositions can be applied as long as the conditions of the etching amount and the etching rate ratio are satisfied. Further, although the polycide structure is described in the embodiments, the present invention can be similarly applied to different laminated films.
【００２２】ドライエッチング条件は本発明に直接関係
しないが、例として下記に示す。 装置名 マイクロ波プラズマエッチャー ガ ス Ｃｌ2、ＣＨ2Ｆ2，ＳＦ6、Ｈｅ 真空度 １０ｍＴｏｒｒ 図３に示すように、シリコン基板１１上にゲート酸化膜
１２を形成し、さらに下層多結晶シリコン層１３ａを形
成し、その上に自然酸化膜を残したまま上層多結晶シリ
コン層１４ａを成長させ、所定のパターンを有するレジ
ストをマスクとして、上層多結晶シリコン層１４ａのみ
をエッチングする。このとき、下層多結晶シリコン層１
３ａ上の自然酸化膜がエッチングストッパーとなる。そ
ののち、トランジスタのスペーサを形成するため酸化膜
を成長させてエッチングすると、酸化膜スペーサ１６が
形成される。この酸化膜スペーサ１６をマスクにして下
層多結晶シリコン層１３ａをエッチングすると、図３に
示した構造ができあがる。逆Ｔ字型ゲート電極構造は、
素子寸法の微細化によってドレイン近傍の電界が上昇す
ることを防止するため、ゲート電極とドレインとがオー
バーラップさせた構造にするための工夫である。上述し
たように下層多結晶シリコン層１３ａ上の自然酸化膜で
上層多結晶シリコン層１４ａのエッチングを停止させる
ため、非常に選択比の高い異方性エッチング技術が必要
となるが、ウェットエッチングの選択比を利用すれば逆
Ｔ字型ゲート電極構造をきわめて容易に作ることがで
き、特性も安定している。The dry etching conditions are not directly related to the present invention, but are shown below as an example. Device name Microwave plasma etcher Gas Cl 2 , CH 2 F 2 , SF 6 , He He vacuum degree 10 mTorr As shown in FIG. 3, a gate oxide film 12 is formed on a silicon substrate 11, and a lower polycrystalline silicon layer 13 a is formed. Is formed, the upper polycrystalline silicon layer 14a is grown with the natural oxide film left thereon, and only the upper polycrystalline silicon layer 14a is etched using a resist having a predetermined pattern as a mask. At this time, the lower polycrystalline silicon layer 1
The natural oxide film on 3a serves as an etching stopper. After that, when an oxide film is grown and etched to form a spacer of the transistor, an oxide film spacer 16 is formed. When the lower polycrystalline silicon layer 13a is etched using the oxide film spacers 16 as a mask, the structure shown in FIG. 3 is completed. The inverted T-shaped gate electrode structure is
This is a device for forming a structure in which the gate electrode and the drain overlap in order to prevent the electric field near the drain from rising due to the miniaturization of the element size. As described above, since the etching of the upper polycrystalline silicon layer 14a is stopped by the natural oxide film on the lower polycrystalline silicon layer 13a, an anisotropic etching technique having a very high selection ratio is required. If the ratio is utilized, an inverted T-shaped gate electrode structure can be formed very easily and the characteristics are stable.
【００２３】本発明の方法をこの構造の半導体装置に適
用する場合、下層の多結晶シリコン層１３を膜厚１００
ｎｍ、上層のシリサイド１４をは膜厚２５０〜３００ｎ
ｍで形成し、最終膜厚をそれぞれ１００ｎｍ、１５０〜
２００ｎｍとすれば、ゲート電極１４の上層部分と下層
部分とでおよそ１００ｎｍの幅の段差が形成される。When the method of the present invention is applied to the semiconductor device having this structure, the lower polycrystalline silicon layer 13 has a film thickness of 100.
nm, the upper silicide 14 has a film thickness of 250 to 300 n.
m, and the final film thickness is 100 nm, 150-
If the thickness is 200 nm, a step having a width of about 100 nm is formed between the upper layer portion and the lower layer portion of the gate electrode 14.
【００２４】[0024]
【発明の効果】以上説明したように本発明では、コーナ
ー（角）の部分は丸く、断面側壁はややテーパーを有し
ているがゲート酸化膜に接する付近ではほぼ垂直になる
理想的なゲート電極の断面形状が比較的簡単に得られ、
トランジスタ特性のばらつきが少なく、ゲート電極の平
坦化が容易になる。As described above, according to the present invention, an ideal gate electrode in which the corners are round and the side walls of the cross section are slightly tapered, but are almost vertical in the vicinity of contact with the gate oxide film. The cross-sectional shape of can be obtained relatively easily,
There is little variation in transistor characteristics, and it is easy to flatten the gate electrode.
【図１】本発明のゲート電極における理想的な断面形状
を説明するための要部断面図FIG. 1 is a sectional view of a main part for explaining an ideal sectional shape of a gate electrode of the present invention.
【図２】本発明の半導体装置の製造方法の一実施例を説
明するための断面図FIG. 2 is a cross-sectional view for explaining one embodiment of a method for manufacturing a semiconductor device of the present invention.
【図３】本発明の半導体装置の実施例における逆Ｔ字型
ゲート電極の構造を示す断面図FIG. 3 is a cross-sectional view showing the structure of an inverted T-shaped gate electrode in the embodiment of the semiconductor device of the present invention.
【図４】従来の半導体装置の電極部分の構造の一例を示
す断面図FIG. 4 is a sectional view showing an example of a structure of an electrode portion of a conventional semiconductor device.
【図５】従来の半導体装置の電極部分の構造の他の例を
示す断面図FIG. 5 is a cross-sectional view showing another example of the structure of the electrode portion of the conventional semiconductor device.
【図６】従来のゲート電極にテーパーを形成する方法を
説明するための断面図FIG. 6 is a sectional view for explaining a conventional method for forming a taper on a gate electrode.
１１ シリコン基板 １２ ゲート酸化膜 １３ 多結晶シリコン層 １４ シリサイド １５ レジスト 11 Silicon Substrate 12 Gate Oxide Film 13 Polycrystalline Silicon Layer 14 Silicide 15 Resist
Claims (2)
定のパターンで形成された多結晶シリコン層、および、
前記多結晶シリコン層上に積層されたシリサイド層で構
成された積層構造のゲート電極を備え、前記シリサイド
層が前記多結晶シリコン層に対して０.０３〜０.３μｍ
細いことを特徴とする半導体装置。1. A polycrystalline silicon layer formed in a predetermined pattern on a gate oxide film on a main surface of a semiconductor substrate, and
A gate electrode having a stacked structure formed of a silicide layer stacked on the polycrystalline silicon layer is provided, and the silicide layer has a thickness of 0.03 to 0.3 μm with respect to the polycrystalline silicon layer.
A semiconductor device characterized by being thin.
結晶シリコン層およびシリサイド層を積層した後、所定
のパターンに従ってエッチングして積層構造のゲート電
極を形成してから、前記多結晶シリコン層およびシリサ
イド層の表面が露出した状態で所定温度に保たれたエッ
チング液を用いてエッチングすることを特徴とする半導
体装置の製造方法。2. A polycrystalline silicon layer and a silicide layer are laminated on a gate oxide film on a main surface of a semiconductor substrate and then etched according to a predetermined pattern to form a gate electrode having a laminated structure. A method for manufacturing a semiconductor device, comprising: performing etching with an etching solution maintained at a predetermined temperature in a state where the surfaces of the layer and the silicide layer are exposed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3597992A JPH05235338A (en) | 1992-02-24 | 1992-02-24 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3597992A JPH05235338A (en) | 1992-02-24 | 1992-02-24 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235338A true JPH05235338A (en) | 1993-09-10 |
Family
ID=12457011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3597992A Pending JPH05235338A (en) | 1992-02-24 | 1992-02-24 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235338A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5491100A (en) * | 1992-11-23 | 1996-02-13 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor device having a contact window structure |
| US7538039B2 (en) | 2004-04-28 | 2009-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a wiring over a substrate |
| DE102015117230B4 (en) | 2015-09-30 | 2023-09-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming a semiconductor device structure |
-
1992
- 1992-02-24 JP JP3597992A patent/JPH05235338A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5491100A (en) * | 1992-11-23 | 1996-02-13 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor device having a contact window structure |
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