JPH05233804A - Median filter - Google Patents

Abstract

PURPOSE:To obtain the median filter at low cost with a hardware amount less than half in comparison with the conventional amount by inserting new data to already positioned data. CONSTITUTION:This median filter is provided with pixel data identifying means 113a-113i, pixel data discharging means 115a-115i and 116a-116i, pixel data inserting means 115a-115i and 116a-116i, and pixel data extracting means. Concerning an operation to update pixel data for each picture element, picture elements to get out of a comparing object at the time of updating and picture element to be newly added to the comparing object are managed by relative position numbers for identification from [m is an integer 1] m<2> pieces of pixel data such as positive integers from '0' to (m<2>-1) or (u, v) (0<=u<=m-1, 0<=v<=m-1) expressed by the remainder system of m while utilizing the size relation of (m<2>-1) pieces of pixel data are already known among the m<2> pieces of pixel data so as to a ways insert one new data to the (m<2>-1) pieces of already ordered data.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、衛星放送受信装置や
ＦＡ（Factory Automation；ファクトリ・オートメーシ
ョン）機器のパターン認識装置や自動外観検査装置等で
入力画像データの雑音成分の低減を含む画質改善のため
に用いられるメディアンフィルタに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to image quality improvement including reduction of noise components of input image data in a satellite broadcasting receiver, a pattern recognition device of FA (Factory Automation) equipment, an automatic appearance inspection device and the like. It relates to a median filter used for.

【０００２】[0002]

【従来の技術】多値画像の画像処理で、雑音成分の低減
を含む画質改善のために、画像認識の前処理でよく用い
られるメディアンフィルタは、隣接するｍ×ｍ個（ｍは
１より大きい正の整数）の画素領域の中で、最大値から
ｍ² ／２番目の画素の値を中央値として出力するフィル
タである。2. Description of the Related Art In image processing of a multi-valued image, median filters often used in preprocessing of image recognition for improving image quality including reduction of noise components are adjacent m × m filters (m is larger than 1). It is a filter that outputs the value of the m ² / 2nd pixel from the maximum value as the median value in the (positive integer) pixel area.

【０００３】メディアンフィルタは、局所平均をとるフ
ィルタに比較して、輪郭部がぼけないという利点がある
ため、フリッカ状の雑音の除去に有効である。メディア
ンフィルタでの処理は、ｎビット長の画像信号Ｉ（ｉ，
ｊ）について隣接するｍ×ｍ個の画素領域を想定し、そ
の領域内の画素値を逐次比較し、画素値の大きい順番に
並べたときのｍ² ／２番目の画素値を処理結果として出
力するものであり、ソート処理の一種と考えることがで
きる。The median filter is effective in removing flicker-like noise because it has the advantage that the contour portion is not blurred as compared with a filter that takes a local average. The processing by the median filter is performed by the image signal I (i, i,
Assuming adjacent m × m pixel regions for j), pixel values in the regions are sequentially compared, and the m ² / 2nd pixel value when arranged in the descending order of pixel values is output as the processing result. It can be considered as a sort of sorting process.

【０００４】メディアンフィルタを構成する従来例とし
て、各画素間での比較を行うコンパレータモジュールの
ネットワークで構成する例が、ソーティング・アンド・
サーチング、ザ・アート・オブ・コンピュータ・プログ
ラミング（Sorting and Searching,THE ART OF COMPUTE
R PROGRAMMING vol.3 pp.220-246 ）に掲載されてい
る。この構成の具体例を、ｍ＝３の場合について、図を
用いて説明する。As a conventional example of configuring a median filter, an example of configuring with a network of comparator modules for comparing each pixel is a sorting and
Sorting and Searching, THE ART OF COMPUTE
R PROGRAMMING vol.3 pp.220-246). A specific example of this configuration will be described with reference to the drawings when m = 3.

【０００５】図４は３×３個の画素領域に対してメディ
アンフィルタを構成する場合のブロック図である。図４
において、画像信号入力端子４０にはｎビット長の画像
信号Ｉ（ｉ＋２，ｊ＋１）が入力され、画像信号入力端
子４１には画像信号入力端子４０よりも１水平期間ずれ
たｎビット長の画像信号Ｉ（ｉ＋２，ｊ）が入力され、
画像信号入力端子４２には画像信号入力端子４０よりも
２水平期間ずれたｎビット長の画像信号Ｉ（ｉ＋２，ｊ
−１）が入力される。FIG. 4 is a block diagram when a median filter is formed for 3 × 3 pixel areas. Figure 4
, An image signal I (i + 2, j + 1) having an n-bit length is input to the image signal input terminal 40, and an image signal having an n-bit length shifted by one horizontal period from the image signal input terminal 40 is input to the image signal input terminal 41. I (i + 2, j) is input,
The image signal input terminal 42 has an image signal I (i + 2, j) of n-bit length which is shifted from the image signal input terminal 40 by two horizontal periods.
-1) is input.

【０００６】データロード機能付のｎビットデータラッ
チ４３ａ〜４３ｃで、これらの画像信号をラッチし、一
画素単位でつぎのｎビットデータラッチ４４ａに画像信
号を送りこむ。ｎビットデータラッチ４４ａ〜４４ｉで
は、データロード機能付のｎビットデータラッチ４３ａ
〜４３ｃでパラレルからシリアルに変換された画像信号
が、４４ａから４４ｉまで順番に、Ｉ（ｉ，ｊ＋１），
Ｉ（ｉ，ｊ），Ｉ（ｉ，ｊ−１），Ｉ（ｉ−１，ｊ＋
１），Ｉ（ｉ−１，ｊ），Ｉ（ｉ−１，ｊ−１），Ｉ
（ｉ−２，ｊ＋１），Ｉ（ｉ−２，ｊ），Ｉ（ｉ−２，
ｊ−１）という形で、一次元のデータ列としてセットさ
れる。These image signals are latched by the n-bit data latches 43a to 43c with a data loading function, and the image signals are sent to the next n-bit data latch 44a in pixel units. The n-bit data latches 44a to 44i are the n-bit data latches 43a with the data loading function.
The image signals converted from parallel to serial at ~ 43c are I (i, j + 1), 44a to 44i in order.
I (i, j), I (i, j-1), I (i-1, j +)
1), I (i-1, j), I (i-1, j-1), I
(I-2, j + 1), I (i-2, j), I (i-2,
j-1) and is set as a one-dimensional data string.

【０００７】コンパレータモジュール４５ａ〜４５ｙで
は、入力された二つのデータの大小比較を行い、大きい
方のデータを上側の出力端子より出力し、小さい方のデ
ータを下側の出力端子より出力する。このコンパレータ
モジュール４５ａ〜４５ｙの構造をもう少し具体化した
ものが図５である。図５において、ｎビット長のデータ
入力端子５０に、いまｎビット長のデータＭ_k が入力さ
れているとする。また、ｎビット長のデータ入力端子５
１に、いまｎビット長のデータＭ_l が入力されていると
する。In the comparator modules 45a to 45y, the two input data are compared in size, the larger data is output from the upper output terminal, and the smaller data is output from the lower output terminal. FIG. 5 is a more specific embodiment of the structure of the comparator modules 45a to 45y. In FIG. 5, it is assumed that the data M _k having an n-bit length is currently input to the data input terminal 50 having an n-bit length. In addition, an n-bit data input terminal 5
It is assumed that the data M ₁ having an n-bit length is input to ₁ .

【０００８】ｎビット長の比較器５２では、データＭ_k
とデータＭ_l の大小比較を行い、データＭ_k がデータＭ
_l よりも大きい時は、フラグ信号５３に“１”をセット
し、それ以外の場合は“０”をセットする。この関係を
数式で表現すると、数１のようになる。In the n-bit length comparator 52, the data M _k
And data M _l are compared in magnitude, and data M _k is data M
_When it is larger than _l , the flag signal 53 is set to "1", and otherwise it is set to "0". When this relationship is expressed by a mathematical formula, it becomes as shown in Formula 1.

【０００９】[0009]

【数１】IF Ｍ_k ≧Ｍ_l then Flag＝１ IF Ｍ_k ＜Ｍ_l then Flag＝０ つぎに、スイッチ５４では、フラグ信号５３に従い、入
力されたデータＭ_k ，Ｍ_l を、ｎビット長のデータＭ’
_k ，Ｍ’_l としてｎビット長の出力端子５５，５６に振
り分ける。## EQU1 ## IF M _k ≧ M _l then Flag = 1 IF M _k <M _l then Flag = 0 Then, in the switch 54, according to the flag signal 53, the input data M _k and M _l are n-bit long. Data M '
_It is distributed to the output terminals 55 and 56 having an n-bit length as _k and M ′ _l .

【００１０】フラグ信号５３が“１”の時には、データ
Ｍ’_k としてデータＭ_k がセットされ、データＭ’_l と
してデータＭ_l がセットされる。一方、フラグ信号５３
が“０”の時には、データＭ’_k としてデータＭ_l がセ
ットされ、データＭ’_l としてデータＭ_k がセットされ
る。この関係を数式で表現すると、数２のように表現で
きる。[0010] When the flag signal 53 is "1", the data M 'data M _k as _k is set, the data M' data M _l is set as _l. On the other hand, the flag signal 53
But in the time of "0", the data M 'data M _l as _k is set, the data M' data M _k is set as _l. If this relationship is expressed by a mathematical expression, it can be expressed as in Equation 2.

【００１１】[0011]

【数２】 IF Flag＝１ then Ｍ’_k ＝Ｍ_k 、Ｍ’_l ＝Ｍ_l IF Flag＝０ then Ｍ’_k ＝Ｍ_l 、Ｍ’_l ＝Ｍ_k これらのコンパレータモジュール４５ａ〜４５ｙのネッ
トワークを通すことにより、上から大きさの順に並べ換
えられたデータが、ｎビット長のデータラッチ４６ａ〜
４６ｉにセットされ、ソーティグ処理が終了する。[Number 2] _{IF Flag = 1 then M 'k} = M k, M' l = M l IF Flag = 0 then M 'k = M l, M' l = M k a network of these comparator module 45a~45y By passing the data, the data rearranged in the order of size from the top is the data latches 46a to
46i is set, and the sorting process is completed.

【００１２】この結果、上から５番目のデータラッチ４
６ｅに所望の中央値（メディアン）を得ることができ
る。As a result, the fifth data latch 4 from the top
A desired median can be obtained in 6e.

【００１３】[0013]

【発明が解決しようとする課題】しかしながら、この構
成では、コンパレータモジュール４５ａ〜４５ｙのネッ
トワークで、コンパレータモジュール４５ａ〜４５ｙが
２５個（もし、６番目以下の順位付けのためのコンパレ
ータモジュールを取り除くと２３個）が必要である。However, in this configuration, in the network of the comparator modules 45a to 45y, the number of the comparator modules 45a to 45y is 25 (if the comparator modules for ranking the sixth rank and below are removed, 23 Are required).

【００１４】処理の逐次性を考慮すると、さらに９段の
パイプライン構成が必要となり、パイプラインレジスタ
として図示以外に７２個のｎビット長のデータラッチが
必要となる。このように、ｍ＝３の９個のデータに対す
るメディアンフィルタでも、データのスループットをよ
くするために同期型のパイプライン構成をとると、２３
個のコンパレータモジュールと９０個のデータラッチと
３個のデータロード機能付のデータラッチとが必要とな
る。Considering the sequentiality of processing, a pipeline structure of 9 stages is further required, and 72 n-bit data latches other than those shown in the figure are required as pipeline registers. In this way, even in the median filter for 9 data of m = 3, if the synchronous pipeline configuration is adopted to improve the data throughput, it becomes 23
This requires comparator modules, 90 data latches, and 3 data latches with a data loading function.

【００１５】また、ｍ＝４の場合には、５４個のコンパ
レータモジュールと１７６個のデータラッチと４個のデ
ータロード機能付のデータラッチとが必要となる。この
ため、ｍ≧５というような場合に対応するには、必要と
なるハードウエア量が膨大となり現実的ではない。この
発明の目的は、少ないハードウェア量で実現することが
でき、安価なメディアンフィルタを提供することであ
る。When m = 4, 54 comparator modules, 176 data latches and 4 data latches with data loading function are required. Therefore, in order to deal with the case of m ≧ 5, the amount of hardware required is enormous, which is not realistic. An object of the present invention is to provide an inexpensive median filter that can be realized with a small amount of hardware.

【００１６】[0016]

【課題を解決するための手段】この発明は、画素データ
が一画素毎に更新される動作では、ｍ² 個の画素データ
の内の（ｍ² −１）個の画素データについては、その大
小関係が既知であることを利用して、更新時に比較対象
から外れる画素と新規に比較に加わる画素とを、ｍ² 個
の画素データから識別するための相対位置番号たとえば
０〜（ｍ² −１）までの正の整数やｍの剰余系で表現さ
れる（ｕ，ｖ）（0 ≦ｕ≦ｍ−１，０≦ｖ≦ｍ−１）で
管理し、常に（ｍ² −１）個の既に順位付けられたデー
タに対して、新規の１個を挿入することにより、ｍ×ｍ
のメディアンフィルタ処理を実現するものである。SUMMARY OF THE INVENTION The present invention, in the operation of the pixel data is updated every one pixel, the (m ² -1) pieces of pixel data of the m ² pieces of pixel data, the magnitude By utilizing the fact that the relationship is known, a relative position number for identifying a pixel that is out of the comparison target at the time of updating and a pixel newly added to the comparison from the m ² pixel data, for example, 0 to (m ² −1) ), And (u, v) (0 ≤ u ≤ m-1, 0 ≤ v ≤ m-1) expressed by a remainder system of m, and always manages (m ² -1) By inserting a new one into the already ranked data, m × m
The median filter processing of is realized.

【００１７】つまり、この発明のメディアンフィルタ
は、１個ずつ更新されるｍ² 個（ｍは１より大きい正整
数）の画素データを相互に比較してｍ² 個の画素データ
の中から中央値を有する画素データを抽出するメディア
ンフィルタであり、画素データ識別手段と画素データ排
出手段と画素データ挿入手段と画素データ抽出手段とを
備えている。That is, the median filter of the present invention compares m ² (m is a positive integer larger than 1) pixel data, which are updated one by one, with each other, and calculates the median value from the m ² pixel data. Is a median filter for extracting pixel data having a pixel data identifying means, a pixel data discharging means, a pixel data inserting means, and a pixel data extracting means.

【００１８】画素データ識別手段は、データラッチ上で
大きさ順に並べられた旧のｍ² 個の画素データの列から
更新時に比較対象から外れる画素データと残りの（ｍ²
−１）の画素データとを識別するとともに、残りの（ｍ
² −１）の画素データと更新時に新規に比較対象に加わ
る画素データとを識別する機能を有し、ｍ² 個の画素デ
ータを識別するのに、ｍ² 個の画素データの各々に対し
て０〜（ｍ² −１）までの正の整数もしくはｍの剰余系
で表現される（ｕ，ｖ）（ただし、０≦ｕ≦ｍ−１，０
≦ｖ≦ｍ−１）を割り当てている。The pixel data identification means includes pixel data that is out of the comparison target at the time of updating and the remaining (m ²⁾ from the column of the old m ² pixel data arranged in the size order on the data latch.
−1) pixel data and the remaining (m
² -1) and the pixel data having the update time ability to identify the pixel data applied to the new comparison target, to identify the m ² pieces of pixel data, for each of the m ² pieces of pixel data Represented by a positive integer from 0 to (m ² −1) or a remainder system of m (u, v) (where 0 ≦ u ≦ m−1,0
≦ v ≦ m−1) is assigned.

【００１９】画素データ排出手段は、大きさ順に並べら
れた旧のｍ² 個の画素データの配列から比較対象から外
れる画素データを画素データ識別手段による識別情報に
基づいて選択的に排出する機能を有する。画素データ挿
入手段は、画素データ識別手段による識別情報に基づい
て大きさ順に配列された残りの（ｍ² −１）の画素デー
タと新規に比較対象に加わる画素データとを比較して残
りの（ｍ² −１）の画素データの列の中に新規に比較対
象に加わる画素データを大きさ順の並びを崩さない状態
に挿入して新のｍ² 個の画素データの列を作成する機能
を有する。The pixel data discharging means has a function of selectively discharging pixel data out of the comparison target from the array of the old m ² pixel data arranged in order of size based on the identification information by the pixel data identification means. Have. The pixel data insertion unit compares the remaining (m ² −1) pixel data arranged in order of size based on the identification information by the pixel data identification unit with the pixel data newly added to the comparison target, and the remaining ( The function of creating new m ² pixel data columns by inserting the pixel data newly added to the comparison target into the m ² -1) pixel data columns in a state that the arrangement in the order of size is not broken. Have.

【００２０】画素データ抽出手段は、画素データ挿入手
段により作成された新のｍ² 個の画素データの列の中央
の画素データを中央値として抽出する機能を有する。The pixel data extraction means has a function of extracting the central pixel data of the column of the new m ² pixel data created by the pixel data insertion means as the median value.

【００２１】[0021]

【作用】この発明の構成によれば、既に比較処理が終了
した旧のｍ² 個の画素データから、比較対象から外すべ
き画素データを例えばｍの剰余系で表現される相対位置
番号（ｕ，ｖ）で指定し、そのデータが存在していたデ
ータラッチに対して、下位のデータをシフトし、最下位
のデータラッチの値を“０”とし、相対位置番号（ｕ，
ｖ）＝（ｍ，ｍ）とし、（ｍ² −１）個の順位付けられ
たデータ列をデータラッチ上に実現する。つぎに、新規
の比較対象となる画素データが加わると、先程比較対象
から外された画素データの相対位置番号（ｕ，ｖ）をこ
の画素データに与え、（ｍ² −１）個の順位付けられた
データ列との比較を行う。According to the structure of the present invention, pixel data to be excluded from the comparison target is extracted from the old m ² pixel data for which comparison processing has already been completed, for example, a relative position number (u, v), the lower data is shifted with respect to the data latch in which the data existed, the value of the lowest data latch is set to “0”, and the relative position number (u,
v) = (m, m), and realizes (m ² −1) ordered data strings on the data latches. Next, when new pixel data to be compared is added, the relative position number (u, v) of the pixel data previously removed from the comparison is given to this pixel data, and (m ² −1) ranking is performed. It is compared with the specified data string.

【００２２】その中のｉ番目以降のデータよりもこのデ
ータが大きければ、ｉ番目以降のデータおよび相対位置
番号が１つずつ下方へシフトし、このデータとその相対
位置番号が、ｉ番目のデータラッチにロードされること
で比較動作が完結し、ｍ画素毎に、１組のｍ×ｍ個の画
素データに対するメディアンフィルタの出力が得られ
る。If this data is larger than the i-th data and thereafter, the i-th data and the relative position numbers are shifted downward by one, and this data and its relative position number are shifted to the i-th data. The comparison operation is completed by being loaded in the latch, and the output of the median filter for one set of m × m pixel data is obtained for every m pixels.

【００２３】この発明のメディアンフィルタによると、
ｍ² 個の画素データに対して、（２×ｍ² −１）個の比
較器と（２×ｍ² ）個のデータラッチとｍ個のデータロ
ード機能付のデータラッチと制御回路からメディアンフ
ィルタを構成することができる。例えば、ｍ＝３の時に
１７個の比較器と１８個のデータラッチと３個のデータ
ロード機能付のデータラッチと制御回路とで、ｍ＝４の
時に３１個の比較器と３２個のデータラッチと４個のデ
ータロード機能付のデータラッチと制御回路とで、ｍ＝
５の時に４９個の比較器と５０個のデータラッチと５個
のデータロード機能付のデータラッチと制御回路とでメ
ディアンフィルタが構成ができる。According to the median filter of the present invention,
For m ² pixel data, (2 × m ² −1) comparators, (2 × m ² ) data latches, m data latches with data loading function and control circuit to median filter Can be configured. For example, when m = 3, there are 17 comparators, 18 data latches, 3 data latches with data loading function, and a control circuit. When m = 4, 31 comparators and 32 data latches. Latch, data latch with four data loading functions, and control circuit, m =
At the time of 5, a median filter can be configured by 49 comparators, 50 data latches, 5 data latches with a data load function, and a control circuit.

【００２４】このように、この発明のメディアンフィル
タは、従来例に比較して、半分以下のハードウェア量で
実現でき、１画素１クロック期間で処理を実行できるメ
ディアンフィルタを安価に提供することができる。As described above, the median filter of the present invention can be realized with less than half the amount of hardware as compared with the conventional example, and it is possible to inexpensively provide the median filter which can execute the processing in one clock period of one pixel. it can.

【００２５】[0025]

【実施例】以下、この発明のメディアンフィルタの一実
施例を図面とともに説明する。図１はこの発明の一実施
例で、ｍ＝３の場合の３×３のウィンドウサイズでメデ
ィアンフィルタを構成した場合のブロック図である。図
１において、クロック信号１００はこの回路全体の基準
クロックであり、回路の同期的な動作を制御する。タイ
ミング生成および相対番号生成回路１０１はクロック信
号１００より回路内部のタイミング信号群の生成と入力
されるデータ毎に識別のために付加される例えば３の剰
余系で表現される４ビットの相対位置番号（ｕ，ｖ）
（0 ≦ｕ≦２，０≦ｖ≦2 ）の生成を行う。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the median filter of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram of an embodiment of the present invention in which a median filter is configured with a window size of 3 × 3 when m = 3. In FIG. 1, a clock signal 100 is a reference clock for the entire circuit and controls the synchronous operation of the circuit. The timing generation / relative number generation circuit 101 generates a timing signal group in the circuit from the clock signal 100 and is added for identification for each input data, for example, a 4-bit relative position number represented by a remainder system of 3, for example. (U, v)
(0 ≤ u ≤ 2, 0 ≤ v ≤ 2) is generated.

【００２６】内部同期クロック１０２は内部回路に対す
る同期信号である。画素クロック１０３は画素信号のラ
ッチおよびシフト動作に対する同期信号である。４ビッ
トの相対位置番号１０４は、入力された画像信号を他の
ｍ² −１個のデータと識別するために用いられる付加情
報で、例えば０〜（ｍ² −１）までの正の整数やｍの剰
余系で表現される（ｕ，ｖ）（0 ≦ｕ≦ｍ−１，０≦ｖ
≦ｍ−１）を用いることができるが、ここでは３の剰余
系で表現される４ビット情報（ｕ，ｖ）（0 ≦ｕ≦２，
０≦ｖ≦２）を用いて説明する。The internal synchronizing clock 102 is a synchronizing signal for an internal circuit. The pixel clock 103 is a synchronization signal for latching and shifting pixel signals. The 4-bit relative position number 104 is additional information used to distinguish the input image signal from other m ² −1 pieces of data, and is, for example, a positive integer from 0 to (m ² −1) or (u, v) represented by the remainder system of m (0 ≤ u ≤ m-1, 0 ≤ v
≦ m−1) can be used, but here, 4-bit information (u, v) (0 ≦ u ≦ 2, represented by a remainder system of 3 is used.
The description will be made using 0 ≦ v ≦ 2).

【００２７】画像信号入力端子１０５には、ｎビット長
の画像信号Ｉ（ｉ＋２，ｊ＋１）が入力され、画像信号
入力端子１０６には画像信号入力端子１０５よりも１水
平期間ずれたｎビット長の画像信号Ｉ（ｉ＋２，ｊ）が
入力され、画像信号入力端子１０７には画像信号入力端
子１０５よりも２水平期間ずれたｎビット長の画像信号
Ｉ（ｉ＋２，ｊ−１）が入力される。An image signal I (i + 2, j + 1) having an n-bit length is input to the image signal input terminal 105, and the image signal input terminal 106 has an n-bit length shifted by one horizontal period from the image signal input terminal 105. The image signal I (i + 2, j) is input, and the image signal input terminal 107 is input with the image signal I (i + 2, j−1) having an n-bit length which is shifted by two horizontal periods from the image signal input terminal 105.

【００２８】データロード機能付のｎビットデータラッ
チ１０８ａ〜１０８ｃは、これらの画像信号入力端子１
０５〜１０７より入力される画像信号をラッチする。４
ビット長のデータラッチ１０９は、タイミング生成およ
び相対番号生成回路１０２より生成される相対位置番号
（ｕ，ｖ）（0 ≦ｕ≦２，０≦ｖ≦２）をラッチする。
ｎビットデータラッチ１１０は、データロード機能付の
ｎビットデータラッチ１０８ａ〜１０８ｃより、画素ク
ロック１０３に同期してシフト動作で送られてくる画像
信号をラッチする。The n-bit data latches 108a to 108c with the data loading function are connected to the image signal input terminal 1
The image signals input from 05 to 107 are latched. Four
The bit length data latch 109 latches the relative position number (u, v) (0 ≤ u ≤ 2, 0 ≤ v ≤ 2) generated by the timing generation and relative number generation circuit 102.
The n-bit data latch 110 latches the image signal sent by the shift operation in synchronization with the pixel clock 103 from the n-bit data latches 108 a to 108 c with the data loading function.

【００２９】ｎビットのデータラッチ１１１ａ〜１１１
ｉは、右端を最大として順序付けられた画像信号（画素
データ）を保持する。ｎビットの比較回路１１２ａ〜１
１２ｉは、ｎビットデータラッチ１１０にラッチされた
新規入力の画像信号とｎビットのデータラッチ１１１ａ
〜１１１ｉに保持されている既存のｍ² −１個の画像信
号との大きさを比較する。N-bit data latches 111a-111
i holds image signals (pixel data) ordered with the right end being the maximum. n-bit comparison circuits 112a-1
12i is a newly input image signal latched by the n-bit data latch 110 and an n-bit data latch 111a.
The magnitudes of the image signals are compared with the existing m ² −1 image signals held in 111 i.

【００３０】４ビットのデータラッチ１１３ａ〜１１３
ｉは、ｎビットのデータラッチ１１１ａ〜１１１ｉに保
持されている画像信号に対応する相対位置番号（ｕ，
ｖ）（０≦ｕ≦２，０≦ｖ≦２）を保持し、４ビットの
一致検出回路１１４ｂ〜１１４ｉは、４ビットデータラ
ッチ１０９にラッチされた新規入力の画像信号に対応す
る相対位置番号と４ビットのデータラッチ１１３ａ〜１
１３ｉに保持されている既存のｍ² −１個の相対位置番
号との一致を検出する（画素データ識別手段を構成す
る）。4-bit data latches 113a to 113
i is a relative position number (u, corresponding to the image signal held in the n-bit data latches 111a to 111i).
v) (0 ≦ u ≦ 2, 0 ≦ v ≦ 2), and the 4-bit match detection circuits 114b to 114i have relative position numbers corresponding to the newly input image signal latched by the 4-bit data latch 109. And 4-bit data latches 113a-1
A match with the existing m ² −1 relative position numbers held in 13i is detected (constituting pixel data identification means).

【００３１】４入力セレクタ１１５ａ〜１１５ｉは、比
較回路１１２ａ〜１１２ｉの比較結果および４ビットの
一致検出回路１１４ｂ〜１１４ｉの検出結果に従い、ｎ
ビットデータラッチ１１１ａ〜１１１ｉに更新されるデ
ータを、ｎビットデータラッチ１１０上のデータをロー
ド、右方シフト、左方シフト、現在のデータを保持の４
つの場合から選択する（画素データ排出，挿入手段を構
成する）。The four-input selectors 115a to 115i generate n according to the comparison results of the comparison circuits 112a to 112i and the detection results of the 4-bit match detection circuits 114b to 114i.
The data updated in the bit data latches 111a to 111i is loaded into the n-bit data latch 110, right shift, left shift, and the current data is held.
Select from two cases (constitutes pixel data discharge and insertion means).

【００３２】４入力セレクタ１１６ａ〜１１６ｉは、比
較回路１１２ａ〜１１２ｉの比較結果および４ビットの
一致検出回路１１４ｂ〜１１４ｉの検出結果に従い、４
ビットのデータラッチ１１３ａ〜１１３ｉに更新される
データを、４ビット長のデータラッチ１０９上のデータ
をロード、右方シフト、左方シフト、現在のデータを保
持の４つの場合から選択する（画素データ排出，挿入手
段を構成する）。The 4-input selectors 116a to 116i have 4 input selectors according to the comparison results of the comparison circuits 112a to 112i and the detection results of the 4-bit match detection circuits 114b to 114i.
The data to be updated in the bit data latches 113a to 113i is selected from the four cases of loading the data in the 4-bit length data latch 109, right shift, left shift, and holding the current data (pixel data It constitutes the ejecting and inserting means).

【００３３】なお、特に図示はしていないが、ｍ個の画
素データについての排出、挿入処理が済んだ後にｍ² 個
の画素データを格納したデータラッチの中央のデータラ
ッチの画素データを中央値として抽出する手段が設けら
れている。つぎに、図２の具体的な画像データ例を用い
て、図１の回路動作を説明する。今、図２の太枠で示さ
れたデータに対してメディアンフィルタ処理が終了した
時点を初期状態にして、点線で囲まれた部分のメディア
ンフィルタ処理を行う場合の回路動作を説明する。わか
りやすくするために、この時の処理フローを図示したも
のが図３である。Although not shown in the drawing, the pixel data of the data latch in the center of the data latch storing m ² pixel data after the discharge and insertion processing of m pixel data is completed is set to the median value. Is provided. Next, the circuit operation of FIG. 1 will be described using the specific image data example of FIG. Now, the circuit operation in the case where the median filter processing of the portion surrounded by the dotted line is performed by setting the time when the median filter processing is completed for the data shown by the thick frame in FIG. 2 to the initial state will be described. For the sake of clarity, FIG. 3 illustrates the processing flow at this time.

【００３４】図３の（０）ステップの初期状態で格子の
上段は相対位置番号を格納する４ビットのデータラッチ
１１３ａ〜１１３ｉに保持されているデータに対応し、
下段は画像信号を格納するｎビットのデータラッチ１１
１ａ〜１１１ｉに保持されているデータに対応し、右端
を最大値として左方向に次第に小さな値が格納されてい
る。In the initial state of step (0) of FIG. 3, the upper stage of the lattice corresponds to the data held in the 4-bit data latches 113a to 113i for storing the relative position number,
The lower stage is an n-bit data latch 11 for storing image signals.
Corresponding to the data held in 1a to 111i, the right end is stored as a maximum value, and a smaller value is stored in the left direction.

【００３５】この時のメディアンフィルタ出力は、右端
から５番目のｎビットのデータラッチ１１１ｅに格納さ
れている相対位置番号（０，２）の“９６”である。つ
ぎに、処理対象を点線で囲まれた領域にシフトするとす
る。この時、画像信号入力端子１０５〜１０７より入力
される画像信号は“５６”，“８２”，“５６”で、そ
れぞれに対応する相対位置番号は、それぞれ（０，0
），（０，１），（０，２）で、タイミング生成およ
び相対番号生成回路１０１で画素クロック１０３に同期
して生成される。The output of the median filter at this time is "96" of the relative position number (0, 2) stored in the n-bit data latch 111e which is the fifth from the right end. Next, it is assumed that the processing target is shifted to the area surrounded by the dotted line. At this time, the image signals input from the image signal input terminals 105 to 107 are "56", "82", and "56", and the relative position numbers corresponding to each are (0, 0).
), (0, 1), (0, 2) are generated in synchronization with the pixel clock 103 by the timing generation and relative number generation circuit 101.

【００３６】ｎビットのデータラッチ１０８ａ〜１０８
ｃに取り込まれたこれらの画像信号はシフト動作で、ｎ
ビットデータラッチ１１０に取り込まれる。最初の画像
信号“５６”がｎビットデータラッチ１１０に取り込ま
れると同時に4 ビットのデータラッチ１０９には、この
画像信号に対応する相対位置番号（０，２）がセットさ
れる。N-bit data latches 108a-108
These image signals taken in by c are shifted and n
It is taken into the bit data latch 110. At the same time that the first image signal "56" is taken into the n-bit data latch 110, the relative position number (0, 2) corresponding to this image signal is set in the 4-bit data latch 109.

【００３７】そして、最初に図３の（１）ステップの既
存データ中で、新規入力の画像信号と同じ相対位置番号
を有する画素信号の排出を行う。この時の実行プロセス
は、現在の相対位置番号１０４と９個ある４ビットのデ
ータラッチ１１３ａ〜１１３ｉ上のデータとを、それぞ
れ一致検出器１１４ｂ〜１１４ｉで一致検出をおこな
い、一致が見られた検出器の出力フラグを“１”とし、
以下そこから左側のすべての出力フラグを“１”とす
る。First, in the existing data in step (1) of FIG. 3, the pixel signal having the same relative position number as the newly input image signal is discharged. In the execution process at this time, the current relative position number 104 and the data in the nine 4-bit data latches 113a to 113i are detected by the coincidence detectors 114b to 114i, respectively. Set the output flag of the container to "1",
Hereinafter, all the output flags on the left side from there will be set to "1".

【００３８】この出力フラグによって、画像信号用４入
力セレクタ１１５ａ〜１１５ｉと相対位置番号用４入力
セレクタ１１６ａ〜１１６ｉを制御し、一致検出のあっ
たラッチから左側で、画像信号および相対位置番号が右
方シフトさせる。この動作は、排出対象データをクリア
して右づめを行う動作に対応する。この時、最左端には
データは存在しないので、画像信号としてｎビットラッ
チ１１１ａにはデフォルト値として“００”がセットさ
れ、相対位置番号として４ビットラッチ１１３ａにデフ
ォルト値として（３，３）がセットされる。This output flag controls the four-input selectors 115a to 115i for image signals and the four-input selectors 116a to 116i for relative position numbers so that the image signal and the relative position number are on the left side from the latch where the coincidence is detected. Shift one direction. This operation corresponds to the operation of clearing the discharge target data and performing right padding. At this time, since there is no data at the leftmost end, "00" is set as the default value in the n-bit latch 111a as the image signal, and (3, 3) is set as the default value in the 4-bit latch 113a as the relative position number. Is set.

【００３９】つぎに、（２）ステップとしてｎビットデ
ータラッチ１１０上の画像信号“５６”と９個あるｎビ
ットのデータラッチ１１１ａ〜１１１ｉ上のデータと
を、それぞれ比較器１１２ａ〜１１２ｉで大小比較を行
い、データラッチ上のデータが大きい時はこの比較器の
出力フラグを“１”とし、データラッチ上のデータが小
さい時はこの比較器の出力フラグを“０”とする。Next, in step (2), the image signal "56" on the n-bit data latch 110 and the data on the nine n-bit data latches 111a to 111i are compared by the comparators 112a to 112i. When the data on the data latch is large, the output flag of this comparator is set to "1", and when the data on the data latch is small, the output flag of this comparator is set to "0".

【００４０】この出力フラグによって、画像信号用４入
力セレクタ１１５ａ〜１１５ｉと相対位置番号用４入力
セレクタ１１６ａ〜１１６ｉを制御し、一致が検出され
たラッチから左側で、画像信号および相対位置番号を左
方シフトさせ、一致のあった所のデータラッチに新規入
力の画像信号と相対位置番号をロードする。これによ
り、既存の順列に、一個のデータをインサートソートす
ることが完結する。この時の状態が、図３の（３）ステ
ップ目の状態である。This output flag controls the four-input selectors 115a to 115i for image signals and the four-input selectors 116a to 116i for relative position numbers, and the image signal and the relative position number are left on the left side of the latch where a match is detected. The image data and the relative position number which are newly input are loaded into the data latch where there is a match. This completes the insert sort of one piece of data in the existing permutation. The state at this time is the state of the step (3) in FIG.

【００４１】同様にして、相対位置番号（０，１）の画
像信号“８２”を入力した時の処理フローが、図３の
（４）〜（６）ステップであり、そのつぎの相対位置番
号（０，０）の画像信号“５６”を入力した時の処理フ
ローが、図３の（７）〜（９）ステップである。この結
果、図３の（９）ステップのように、図２の点線で囲ま
れた３×３の領域に対するメディアンフィルタの出力値
は“９４”となる。Similarly, the processing flow when the image signal "82" of the relative position number (0, 1) is input is steps (4) to (6) in FIG. 3, and the next relative position number. The processing flow when the image signal "56" of (0,0) is input is steps (7) to (9) in FIG. As a result, as in step (9) of FIG. 3, the output value of the median filter for the 3 × 3 area surrounded by the dotted line in FIG. 2 is “94”.

【００４２】[0042]

【発明の効果】この発明のメディアンフィルタによれ
ば、ｍ² 個の画素データの内（ｍ² −１）個の画素デー
タについては、その大小関係が既知であることを利用し
て、比較対象から外れる画素と新規に比較対象に加わる
画素とを、ｍ² 個のデータを識別するための相対位置番
号、例えば０〜（ｍ² −１）までの正の整数やｍの剰余
系で表現される（ｕ，ｖ）（０≦ｕ≦ｍ−１，０≦ｖ≦
ｍ−１）で管理し、常に（ｍ² −１）個の既に順位付け
られたデータに対して、新規の１個を挿入することによ
り、ｍ² 個のデータに対して、ｍ² 個の比較器と（ｍ²
−１）個の一致検出回路と（２×ｍ² ）個のデータラッ
チとｍ個のデータロード機能付のデータラッチと制御回
路からメディアンフィルタを構成することができ、従来
例に比較して、半分以下のハードウェア量でメディアン
フィルタを安価に提供することができる。According EFFECTS OF THE INVENTION median filter of the present invention, for among m ² pieces of pixel data (m ² -1) pieces of pixel data, by utilizing the relationship in magnitude is known, comparison Pixels outside the range and pixels newly added to the comparison target are represented by relative position numbers for identifying m ² data, for example, a positive integer from 0 to (m ² −1) or a remainder system of m. (U, v) (0≤u≤m-1, 0≤v≤
m-1) and always inserts a new one into (m ² -1) already ranked data, so that for m ² data, m ² Comparator and (m ²
-1) A median filter can be constructed from (1) number of match detection circuits, (2 × m ² ) number of data latches, m number of data latches with data loading function, and control circuit. A median filter can be provided at low cost with less than half the amount of hardware.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明の一実施例における３×３のメディア
ンフィルタのブロック図である。FIG. 1 is a block diagram of a 3 × 3 median filter according to an embodiment of the present invention.

【図２】画像データの例を示す図である。FIG. 2 is a diagram showing an example of image data.

【図３】図２の画像データに対する処理フローを示した
図である。FIG. 3 is a diagram showing a processing flow for the image data of FIG.

【図４】従来例としての３×３のメディアンフィルタの
ブロック図である。FIG. 4 is a block diagram of a 3 × 3 median filter as a conventional example.

【図５】コンパレータモジュールを示す図である。FIG. 5 is a diagram showing a comparator module.

【符号の説明】[Explanation of symbols]

１００ クロック信号 １０１ タイミング生成および相対番号生成回路 １０２ 内部同期クロック １０３ 画素クロック １０４ ４ビットの相対位置番号 １０５〜１０７ 画像信号入力端子 １０８ａ〜１０８ｃ データロード機能付のｎビット
データラッチ １０９ ４ビット長のデータラッチ １１０ ｎビットデータラッチ １１１ａ〜１１１ｉ ｎビットのデータラッチ １１２ａ〜１１２ｉ ｎビットの比較回路 １１３ａ〜１１３ｉ ４ビットのデータラッチ １１４ｂ〜１１４ｉ ４ビットの一致検出回路 １１５ａ〜１１５ｉ ４入力セレクタ １１６ａ〜１１６ｉ ４入力セレクタ100 clock signal 101 timing generation and relative number generation circuit 102 internal synchronization clock 103 pixel clock 104 4-bit relative position number 105-107 image signal input terminal 108a-108c n-bit data latch with data loading function 109 4-bit length data Latch 110 n-bit data latch 111a-111i n-bit data latch 112a-112in n-bit comparison circuit 113a-113i 4-bit data latch 114b-114i 4-bit match detection circuit 115a-115i 4-input selector 116a-116i 4-input selector

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 １個ずつ更新されるｍ² 個（ｍは１より
大きい正整数）の画素データを相互に比較して前記ｍ²
個の画素データの中から中央値を有する画素データを抽
出するメディアンフィルタであって、 データラッチ上で大きさ順に並べられた旧のｍ² 個の画
素データの列から更新時に比較対象から外れる画素デー
タと残りの（ｍ² −１）の画素データとを識別するとと
もに、前記残りの（ｍ² −１）の画素データと更新時に
新規に比較対象に加わる画素データとを識別する画素デ
ータ識別手段と、 大きさ順に並べられた前記旧のｍ² 個の画素データの配
列から前記比較対象から外れる画素データを前記画素デ
ータ識別手段による識別情報に基づいて選択的に排出す
る画素データ排出手段と、 前記画素データ識別手段による識別情報に基づいて大き
さ順に配列された前記残りの（ｍ² −１）の画素データ
と前記新規に比較対象に加わる画素データとを比較して
前記残りの（ｍ² −１）の画素データの列の中に前記新
規に比較対象に加わる画素データを大きさ順の並びを崩
さない状態に挿入して新のｍ² 個の画素データの列を作
成する画素データ挿入手段と、 前記画素データ挿入手段により作成された前記新のｍ²
個の画素データの列の中央の画素データを中央値として
抽出する画素データ抽出手段とを備えたメディアンフィ
ルタ。1. m ² (m is a positive integer larger than 1) pixel data that is updated one by one is compared with each other to obtain the m ²
A median filter for extracting pixel data having a median value from the pixel data of a number of pixels, the pixel being out of the comparison target at the time of updating from the column of the old m ² pixel data arranged in order of size on the data latch. Pixel data identifying means for identifying the data and the remaining (m ² −1) pixel data, and identifying the remaining (m ² −1) pixel data and the pixel data newly added to the comparison target at the time of updating. And pixel data discharging means for selectively discharging pixel data out of the comparison target from the array of the old m ² pixel data arranged in size order based on the identification information by the pixel data identification means. The remaining (m ² −1) pixel data arranged in order of size based on the identification information by the pixel data identification means and the pixel data newly added to the comparison target. By comparison, the pixel data newly added to the comparison target is inserted into the remaining (m ² −1) pixel data column in a state that the arrangement in the order of size is not broken and new m ² pixels Pixel data insertion means for creating a data column, and the new m ² created by the pixel data insertion means
A median filter comprising: pixel data extraction means for extracting pixel data at the center of a column of individual pixel data as a median value. 【請求項２】 画素データ識別手段は、ｍ² 個の画素デ
ータを識別するのに、前記ｍ² 個の画素データの各々に
対して０〜（ｍ² −１）までの正の整数もしくはｍの剰
余系で表現される（ｕ，ｖ）（ただし、０≦ｕ≦ｍ−
１，０≦ｖ≦ｍ−１）を割り当てている請求項１記載の
メディアンフィルタ。2. The pixel data discriminating means discriminates the m ² pixel data, and a positive integer from 0 to (m ² −1) or m for each of the m ² pixel data. (U, v) represented by the remainder system of (where 0 ≦ u ≦ m−
The median filter according to claim 1, wherein 1, 0 ≤ v ≤ m-1) are assigned.