JPH0523150U - Voltage detection circuit - Google Patents
Voltage detection circuitInfo
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Abstract
(57)【要約】
【目的】 電源電圧の低下を検出する電圧検出回路に関
し、電源ノイズに誤動作することなく精度よく電源電圧
の低下を検出する。
【構成】 第１の検出手段５は電源電圧ＶCCと基準電圧
生成手段３よりの第１の基準電圧ＶREF とを比較し、電
源電圧ＶCCが所定の電圧より低下すると第１の検出電圧
ＶDET1を出力する。保持手段８は第１の検出電圧ＶDET1
を所定時間τ保持した保持電圧ＶDET1（τ）を第２の検
出手段１０に出力する。第２の検出手段１０は保持電圧
ＶDET1（τ）と第２の基準電圧Ｖref とを比較し、電源
電圧ＶCCが所定時間τ以上低下したことを検出して第２
の検出電圧ＶDET2を出力する。
(57) [Abstract] [Purpose] Regarding a voltage detection circuit for detecting a drop in power supply voltage, the drop in power supply voltage is accurately detected without malfunction due to power supply noise. [Structure] The first detection means 5 compares the power supply voltage V CC with the first reference voltage V REF from the reference voltage generation means 3, and when the power supply voltage V CC falls below a predetermined voltage, the first detection voltage Output V DET1 . The holding means 8 has a first detection voltage V DET1.
The holding voltage V DET1 (τ) holding τ for a predetermined time is output to the second detecting means 10. The second detecting means 10 compares the holding voltage V DET1 (τ) with the second reference voltage V ref , detects that the power supply voltage V CC has dropped for a predetermined time τ or more, and then detects the second voltage.
And outputs the detection voltage V DET2 .
Description
【０００１】[0001]
本考案は電圧検出回路に係り、特に電源電圧の低下を検出する電圧検出回路に 関する。 The present invention relates to a voltage detection circuit, and more particularly to a voltage detection circuit that detects a decrease in power supply voltage.
【０００２】[0002]
従来より、ＣＰＵシステム等に於いて電源電圧が所定値より低下したことを検 出し、ＣＰＵをリセットするための検出電圧を出力する電圧検出回路が知られて いる。 2. Description of the Related Art Conventionally, there has been known a voltage detection circuit which detects a power supply voltage lower than a predetermined value in a CPU system or the like and outputs a detection voltage for resetting the CPU.
【０００３】 図３は従来の電圧検出回路の一例を適用したリセット回路の回路図である。同 図において、ＶCCは電源電圧で、例えばＣＰＵ１１の電源として使用されている 。FIG. 3 is a circuit diagram of a reset circuit to which an example of a conventional voltage detection circuit is applied. In the figure, V CC is a power supply voltage, which is used as a power supply of the CPU 11, for example.
【０００４】 電圧検出回路１には、入力端子６に供給される電源電圧ＶCCより積分回路２を 介して積分電圧ＶCC′が入力されている。積分回路２は、抵抗Ｒ1 、コンデンサ Ｃ1 からなる周知の構成である。積分回路２は、電圧検出回路１が電源電圧ＶCC に混入したノイズにより誤動作しないよう設けられている。The integrated voltage V CC ′ is input to the voltage detection circuit 1 from the power supply voltage V CC supplied to the input terminal 6 via the integration circuit 2. The integrating circuit 2 has a well-known configuration including a resistor R 1 and a capacitor C 1 . The integrating circuit 2 is provided so that the voltage detecting circuit 1 does not malfunction due to noise mixed in the power supply voltage V CC .
【０００５】 電圧検出回路１は、大略して基準電圧回路３ａ（基準電圧生成手段）と差動増 幅器４にて構成される検出回路５ａ（第１の検出手段）からなっている。基準電 圧回路３ａは、積分電圧ＶCC′とグランドとの間に直列に接続された抵抗Ｒ2 と ツェナーダイオードＤZ とからなり、ツェナーダイオードＤZ のツェナー電圧を 基準電圧ＶREF （第１の基準電圧）として出力している。The voltage detection circuit 1 is roughly composed of a reference voltage circuit 3 a (reference voltage generation means) and a detection circuit 5 a (first detection means) composed of a differential amplifier 4. The reference voltage circuit 3a includes a resistor R 2 and a Zener diode D Z connected in series between the integrated voltage V CC ′ and the ground. The Zener voltage of the Zener diode D Z is set to the reference voltage V REF (first Output as the reference voltage).
【０００６】 差動増幅器４には、この基準電圧ＶREF と、積分電圧ＶCC′を直列接続された 抵抗Ｒ3 ，Ｒ4 により分圧して得た入力電圧ＶI ′が入力されている。差動増幅 器４は、基準電圧ＶREF と入力電圧ＶI ′とを比較して積分電圧ＶCC′が所定の しきい値以下となるとリセット信号ＶDET1（第１の検出電圧）を出力する。The reference voltage V REF and the input voltage V I ′ obtained by dividing the integrated voltage V CC ′ by resistors R 3 and R 4 connected in series are input to the differential amplifier 4. The differential amplifier 4 compares the reference voltage V REF with the input voltage V I ′ and outputs the reset signal V DET1 (first detection voltage) when the integrated voltage V CC ′ becomes equal to or lower than a predetermined threshold value. ..
【０００７】 差動増幅器４の出力端子にはトランジスタＱ1 のベースが接続されており、リ セット信号ＶDET1はトランジスタＱ1 により反転されＶDET1′とされてそのコレ クタに出力される。リセット信号ＶDET1′は出力端子７を介してＣＰＵ１１に入 力され、この結果、電源電圧ＶCCの積分電圧ＶCC′が所定の電圧より低下すると ＣＰＵ１１はリセットされる。The base of the transistor Q 1 is connected to the output terminal of the differential amplifier 4, and the reset signal V DET1 is inverted by the transistor Q 1 to be V DET1 ′ and output to its collector. The reset signal V DET1 ′ is input to the CPU 11 via the output terminal 7. As a result, when the integrated voltage V CC ′ of the power supply voltage V CC falls below a predetermined voltage, the CPU 11 is reset.
【０００８】[0008]
しかしながら従来の電圧検出回路では、積分回路２の積分時定数は、抵抗Ｒ1 、コンデンサＣ1 乃至電圧検出回路１の回路電流ＩCCにより決まり、ばらつきが 大きかった。このため、電源電圧ＶCCの低下を安定に検出できない問題があった 。However in the conventional voltage detecting circuit, the integration time constant of the integrating circuit 2, resistors R 1, determined by the circuit current I CC of the capacitor C 1 to the voltage detecting circuit 1, the variation was large. For this reason, there is a problem that the decrease in the power supply voltage V CC cannot be detected stably.
【０００９】 上記の点に鑑み本考案では、電源ノイズ等により誤動作することなく電源電圧 の低下を安定に検出できる電圧検出回路を提供することを目的とする。In view of the above points, it is an object of the present invention to provide a voltage detection circuit that can stably detect a decrease in power supply voltage without malfunctioning due to power supply noise or the like.
【００１０】[0010]
上記の問題を解決するために本考案では、図１に示す原理図のとおりの構成と した。 In order to solve the above problems, the present invention has a configuration as shown in the principle diagram shown in FIG.
【００１１】 すなわち、第１の基準電圧ＶREF を生成する基準電圧生成手段３と、電源電圧 ＶCCに応じた入力電圧ＶI と基準電圧生成手段３よりの第１の基準電圧ＶREF と を比較し電源電圧ＶCCが所定の電圧より低下したことを検出して第１の検出電圧 ＶDET1を出力する第１の検出手段５とを具備した電圧検出回路において、 第１の検出手段５よりの第１の検出電圧ＶDET1を所定時間τ保持する保持手段 ８と、第２の基準電圧Ｖref と、保持手段８により所定時間τ保持された保持電 圧ＶDET1（τ）とを比較し電源電圧ＶCCが所定時間τ以上該所定の電圧より低下 したことを検出して第２の検出電圧ＶDET2を出力する第２の検出手段１０とを具 備して構成した。That is, the reference voltage generating means 3 for generating the first reference voltage V REF , the input voltage V I corresponding to the power supply voltage V CC , and the first reference voltage V REF from the reference voltage generating means 3 are supplied . In the voltage detection circuit including the first detection means 5 for comparing and detecting that the power supply voltage V CC has dropped below a predetermined voltage, and outputting the first detection voltage V DET1 The holding means 8 for holding the first detection voltage V DET1 of τ for a predetermined time τ, the second reference voltage V ref, and the holding voltage V DET1 (τ) held for a predetermined time τ by the holding means 8 are compared. Second detection means 10 is provided for detecting that the power supply voltage V CC has dropped below the predetermined voltage for a predetermined time τ or longer and outputting a second detection voltage V DET2 .
【００１２】[0012]
上記構成の本考案によれば、 電源電圧が所定の電圧より低下すると第１の検出手段により第１の基準電圧と 比較されて第１の検出電圧が出力されるが、この第１の検出電圧は保持手段によ り所定時間保持されるよう作用する。保持手段により保持されたこの保持電圧は 第２の検出手段により第２の基準電圧と比較され、所定時間以上電源電圧が所定 の電圧より低下したとき第２の検出電圧が出力されるよう作用する。 According to the present invention having the above configuration, when the power supply voltage becomes lower than the predetermined voltage, the first detection means compares the first detection voltage with the first reference voltage and outputs the first detection voltage. Is operated by the holding means so as to be held for a predetermined time. This holding voltage held by the holding means is compared with the second reference voltage by the second detecting means, and acts so that the second detected voltage is output when the power supply voltage drops below the predetermined voltage for a predetermined time or longer. .
【００１３】[0013]
図２は本考案の一実施例の回路図である。同図中、図１及び図３と同一構成部 分には同一符号を付してある。 FIG. 2 is a circuit diagram of an embodiment of the present invention. In the figure, the same components as those in FIGS. 1 and 3 are designated by the same reference numerals.
【００１４】 電圧検出回路１は、大略して基準電圧回路３ｂ（基準電圧生成手段）、差動増 幅器４にて構成される検出回路５ａ（第１の検出手段）、ホールド回路８ａ（保 持手段）および差動増幅器９にて構成される検出回路１０ａ（第２の検出手段） 等からなっている。The voltage detection circuit 1 is roughly composed of a reference voltage circuit 3b (reference voltage generation means), a detection circuit 5a (first detection means) composed of a differential amplifier 4 and a hold circuit 8a (holding circuit). Holding means) and a detection circuit 10a (second detection means) composed of the differential amplifier 9.
【００１５】 基準電圧回路３ｂは、電源電圧ＶCCとグランドとの間に直列に接続された電流 源Ｉ1 とツェナーダイオードＤZ とからなり、ツェナーダイオードＤZ の上側に 発生するツェナー電圧を基準電圧ＶREF （第１の基準電圧）として検出回路５ａ および検出回路１０ａに出力している。The reference voltage circuit 3b includes a current source I 1 and a Zener diode D Z which are connected in series between the power supply voltage V CC and the ground, and the Zener voltage generated above the Zener diode D Z is used as a reference. The voltage V REF (first reference voltage) is output to the detection circuit 5a and the detection circuit 10a.
【００１６】 差動増幅器４には、この基準電圧ＶREF と、電源電圧ＶCCを直列接続された抵 抗Ｒ3 ，Ｒ4 により分圧して得た入力電圧ＶI が入力される。差動増幅器４は、 基準電圧ＶREF と入力電圧ＶI とを比較して電源電圧ＶCCが所定のしきい値以下 となるとリセット信号ＶDET1（第１の検出電圧）を出力する。The reference voltage V REF and the input voltage V I obtained by dividing the power supply voltage V CC by the resistors R 3 and R 4 connected in series are input to the differential amplifier 4. The differential amplifier 4 compares the reference voltage V REF with the input voltage V I and outputs the reset signal V DET1 (first detection voltage) when the power supply voltage V CC becomes equal to or lower than a predetermined threshold value.
【００１７】 差動増幅器４の出力端子にはトランジスタＱ1 のベースが接続されており、リ セット信号ＶDET1はトランジスタＱ2 により反転されＶDET1′とされてそのコレ クタに出力され、ホールド回路８ａに供給される。The base of the transistor Q 1 is connected to the output terminal of the differential amplifier 4, and the reset signal V DET1 is inverted by the transistor Q 2 to be V DET1 ′, which is output to the collector thereof and held by the hold circuit. 8a.
【００１８】 ホールド回路８ａは、電源電圧ＶCCとグランドとの間に直列に接続された電流 源Ｉ2 とコンデンサＣ2 とからなり、電流源Ｉ2 とコンデンサＣ2 との接続点に リセット信号ＶDET1′が供給されている。The hold circuit 8a includes a current source I 2 and a capacitor C 2 connected in series between the power supply voltage V CC and the ground, and a reset signal is provided at a connection point between the current source I 2 and the capacitor C 2. V DET1 'is supplied.
【００１９】 電流源Ｉ2 とコンデンサＣ2 との接続点にはまた、差動増幅器９が接続されて いる。差動増幅器９は、この電流源Ｉ2 とコンデンサＣ2 との接続点の電圧と基 準電圧ＶREF とを比較し、その比較結果に応じてリセット信号ＶDET2（第２の検 出電圧）を出力する。A differential amplifier 9 is also connected to the connection point between the current source I 2 and the capacitor C 2 . The differential amplifier 9 compares the voltage at the connection point of the current source I 2 and the capacitor C 2 with the reference voltage V REF, and resets the signal V DET2 (second detection voltage) according to the comparison result. Is output.
【００２０】 電源電圧ＶCCが所定の電圧より高い時は第１の検出電圧ＶDET1′はハイレべル とされているので、ホールド回路８ａのコンデンサＣ2 は電流源Ｉ2 により充電 されてその接続点の電圧は一定のハイレべルとされている。When the power supply voltage V CC is higher than a predetermined voltage, the first detection voltage V DET1 ′ is set to high level, so the capacitor C 2 of the hold circuit 8a is charged by the current source I 2 and The voltage at the connection point is set to a constant high level.
【００２１】 一方、電源電圧ＶCCが所定の電圧より低下してトランジスタＱ2 がオンしリセ ット信号ＶDET1′がローレべルとされると、ホールド回路８ａのコンデンサＣ2 に充電されている電荷はトランジスタＱ2 のコレクタを介してＩ3 で放電される 。この結果、コンデンサＣ2 と電流源Ｉ2 との接続点の電圧は所定の時定数τで 低下する。On the other hand, when the power supply voltage V CC drops below a predetermined voltage, the transistor Q 2 is turned on, and the reset signal V DET1 ′ is set to low level, the capacitor C 2 of the hold circuit 8a is charged. The remaining charge is discharged by I 3 through the collector of the transistor Q 2 . As a result, the voltage at the connection point between the capacitor C 2 and the current source I 2 drops with a predetermined time constant τ.
【００２２】 ところでこの時定数τは、電流源Ｉ2 とトランジスタＱ2 の電流、ならびに次 段の差動増幅器９のしきい値により任意に設定することができる。したがって、 ノイズ等により電源電圧ＶCCが瞬間的に所定の電圧より低下したときにはホール ド回路８ａの出力電圧は差動増幅器９の基準電圧（第２の基準電圧）よりも低下 することがなく、たとえば１００〔ｍｍｓｅｃ〕以上にわたり電源電圧ＶCCが所 定の電圧より低下したときには、ホールド回路８ａの出力電圧が差動増幅器９の 基準電圧よりも低下するように時定数τを設定することができる。By the way, the time constant τ can be arbitrarily set by the currents of the current source I 2 and the transistor Q 2 , and the threshold value of the differential amplifier 9 in the next stage. Therefore, when the power supply voltage V CC instantaneously drops below a predetermined voltage due to noise or the like, the output voltage of the hold circuit 8a does not drop below the reference voltage (second reference voltage) of the differential amplifier 9, For example, the time constant τ can be set so that the output voltage of the hold circuit 8a becomes lower than the reference voltage of the differential amplifier 9 when the power supply voltage V CC is lower than a predetermined voltage for 100 [mmsec] or more. ..
【００２３】 差動増幅器９は、所定の時定数τでリセット信号ＶDET1′が保持された、この 電流源Ｉ2 とコンデンサＣ2 との接続点の電圧ＶDET1（τ）（保持電圧）と基準 電圧ＶREF とを比較し、その比較結果に応じてリセット信号ＶDET2（第２の検出 電圧）を出力する。差動増幅器９の基準電圧（第２の基準電圧）は、差動増幅器 ４の基準電圧回路３ｂよりの基準電圧ＶREF （第１の基準電圧）と同一とされて いる。The differential amplifier 9 stores the reset signal V DET1 ′ at a predetermined time constant τ and the voltage V DET1 (τ) (holding voltage) at the connection point between the current source I 2 and the capacitor C 2. The reference voltage V REF is compared, and the reset signal V DET2 (second detection voltage) is output according to the comparison result. The reference voltage (second reference voltage) of the differential amplifier 9 is the same as the reference voltage V REF (first reference voltage) from the reference voltage circuit 3b of the differential amplifier 4.
【００２４】 差動増幅器９の出力端子にはトランジスタＱ1 のベースが接続されており、リ セット信号ＶDET2はトランジスタＱ1 により反転されＶDET2′とされてそのコレ クタに出力される。リセット信号ＶDET2′は出力端子７を介してＣＰＵ１１に入 力される。The base of the transistor Q 1 is connected to the output terminal of the differential amplifier 9, and the reset signal V DET2 is inverted by the transistor Q 1 to be V DET2 ′ and output to its collector. The reset signal V DET2 ′ is input to the CPU 11 via the output terminal 7.
【００２５】 この結果、電源電圧ＶCCが時定数τで設定される所定時間以上所定の電圧以下 に低下するとＣＰＵ１１はリセットされるが、ノイズ等により瞬間的に電源電圧 ＶCCが所定の電圧以下に低下したときはリセット信号ＶDET2′は出力されないの で、ＣＰＵ１１が誤ってリセットされることがない。As a result, the CPU 11 is reset when the power supply voltage V CC falls below a predetermined voltage for a predetermined time or longer set by the time constant τ, but the power supply voltage V CC is momentarily lower than the predetermined voltage due to noise or the like. When it drops to 0, the reset signal V DET2 ′ is not output, so that the CPU 11 is not accidentally reset.
【００２６】 本実施例によれば、電源電圧を積分した電圧の低下を検出する従来の電圧検出 回路と比較すると、電源電圧そのものを所定時間保持した電圧の低下を検出する ので、電源電圧の低下を精度よく検出することが出来てノイズ等により誤動作す ることがない特長がある。According to the present embodiment, as compared with the conventional voltage detection circuit that detects a decrease in the voltage obtained by integrating the power supply voltage, the decrease in the voltage that holds the power supply voltage itself for a predetermined time is detected. Has the feature that it can detect with high accuracy and does not malfunction due to noise.
【００２７】 なお、本実施例においては第１の検出手段と第２の検出手段夫々の基準電圧は 共通としたが、別々に設定しても勿論構わない。In this embodiment, the reference voltages of the first detecting means and the second detecting means are common, but they may be set separately.
【００２８】[0028]
上述の如く本考案によれば、電源電圧が所定時間以上所定の電圧より低下する と保持手段よりの保持電圧が低下して第２の検出手段により第２の基準電圧と比 較され、第２の検出電圧が出力されるので、電源電圧が瞬間的に低下したときに 誤って第２の検出電圧が出力されることがなく、電源電圧の低下を安定に精度よ く検出できる特長がある。 As described above, according to the present invention, when the power supply voltage is lower than the predetermined voltage for a predetermined time or longer, the holding voltage from the holding means is decreased and compared with the second reference voltage by the second detecting means. Since the second detection voltage is output, the second detection voltage is not erroneously output when the power supply voltage momentarily drops, and the power supply voltage drop can be detected stably and accurately.
【図１】本考案の原理図である。FIG. 1 is a principle view of the present invention.
【図２】本考案の一実施例の回路図である。FIG. 2 is a circuit diagram of an embodiment of the present invention.
【図３】従来の電圧検出回路の一例の回路図である。FIG. 3 is a circuit diagram of an example of a conventional voltage detection circuit.
３ 基準電圧生成手段 ３ａ，３ｂ 基準電圧回路（基準電圧生成手段） ５ 第１の検出手段 ５ａ 検出回路（第１の検出手段） ８ 保持手段 ８ａ ホールド回路（保持手段） １０ 第２の検出手段 １０ａ 検出回路（第２の検出手段） ＶI ，ＶI ′ 入力電圧 ＶCC 電源電圧 ＶREF 第１の基準電圧 Ｖref 第２の基準電圧 ＶDET1，ＶDET1′ リセット信号（第１の検出電圧） ＶDET2，ＶDET2′ リセット信号（第２の検出電圧） ＶDET1（τ） 保持電圧3 Reference Voltage Generation Means 3a and 3b Reference Voltage Circuit (Reference Voltage Generation Means) 5 First Detection Means 5a Detection Circuit (First Detection Means) 8 Holding Means 8a Hold Circuit (Holding Means) 10 Second Detection Means 10a Detection circuit (second detection means) V I , V I ′ Input voltage V CC Power supply voltage V REF First reference voltage V ref Second reference voltage V DET1 , V DET1 ′ Reset signal (first detection voltage) V DET2 , V DET2 ′ Reset signal (second detection voltage) V DET1 (τ) Holding voltage
Claims (1)
手段と、 電源電圧に応じた入力電圧と該基準電圧生成手段よりの
第１の基準電圧とを比較し、該電源電圧が所定の電圧よ
り低下したことを検出して第１の検出電圧を出力する第
１の検出手段とを具備した電圧検出回路において、 該第１の検出手段よりの該第１の検出電圧を所定時間保
持する保持手段と、 第２の基準電圧と、該保持手段により該所定時間保持さ
れた保持電圧とを比較し、前記電源電圧が該所定時間以
上前記所定の電圧より低下したことを検出して第２の検
出電圧を出力する第２の検出手段とを具備してなる電圧
検出回路。1. A reference voltage generating means for generating a first reference voltage, an input voltage according to a power supply voltage and a first reference voltage from the reference voltage generating means are compared to determine that the power supply voltage is a predetermined value. In a voltage detection circuit including a first detection unit that detects a voltage lower than the voltage and outputs a first detection voltage, the first detection voltage from the first detection unit is held for a predetermined time. The holding means compares the second reference voltage with the holding voltage held by the holding means for the predetermined time, and detects that the power supply voltage has dropped below the predetermined voltage for the predetermined time or more. And a second detection means for outputting the detection voltage of 1.
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