JPH0522871B2 - - Google Patents
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- JPH0522871B2 JPH0522871B2 JP59032158A JP3215884A JPH0522871B2 JP H0522871 B2 JPH0522871 B2 JP H0522871B2 JP 59032158 A JP59032158 A JP 59032158A JP 3215884 A JP3215884 A JP 3215884A JP H0522871 B2 JPH0522871 B2 JP H0522871B2
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Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、移動通信において受信レベル信号の
中央値を検出するために使用する中央値検出回路
に関する。TECHNICAL FIELD The present invention relates to a median value detection circuit used for detecting the median value of received level signals in mobile communications.
従来技術
陸上移動無線における無線基地局からの送信波
は、ビル等による反射、回折、散乱等の影響を受
け、多重波で構成された複雑な定在波として空間
に分布している。その中を移動局が走行すると受
信波の包絡線は数10dBにわたつて激しく変動す
る。このレベル変動の統計的性質は、レーレ分布
に従うことが知られている。このようなフエージ
イング下における受信レベルを表す量として、回
路の飽和や歪の影響を受けにくい中央値が一般に
用いられる。これは、一定時間内または一定走行
区間内の時間率50％のレベルとして定義される。Prior Art Transmitted waves from a radio base station in land mobile radio are affected by reflection, diffraction, scattering, etc. from buildings, etc., and are distributed in space as complex standing waves composed of multiple waves. When a mobile station moves through it, the envelope of the received wave fluctuates wildly over several tens of dB. It is known that the statistical properties of this level fluctuation follow Lehre distribution. A median value, which is less susceptible to circuit saturation and distortion, is generally used as a quantity representing the reception level under such fading. This is defined as the level of 50% of the time within a certain period of time or within a certain travel section.
従来、中央値の検出には、第１図のブロツク図
で示される構成が使用されている。すなわち、信
号入力端子１から入力する時間的に変動する受信
信号の包絡線レベルを比較器２の一方の入力に入
力させ、比較器２は該入力信号をもう一方の入力
に入力されている後記積分器３の出力と比較した
結果を積分器３に入力させ、積分器３の出力を前
記比較器２の入力にフイードバツクさせることに
より、積分器３の出力で中央値を得ることができ
る。 Conventionally, the configuration shown in the block diagram of FIG. 1 has been used to detect the median value. That is, the envelope level of the temporally varying received signal inputted from the signal input terminal 1 is inputted to one input of the comparator 2, and the comparator 2 receives the input signal inputted to the other input. By inputting the result of comparison with the output of the integrator 3 to the integrator 3 and feeding back the output of the integrator 3 to the input of the comparator 2, the median value can be obtained from the output of the integrator 3.
例えば、第２図Ａに示すように一定期間T1内
の中央値Ｉよりも入力信号のレベルが高いときは
比較器２の出力が同図Ｂに示すようにハイレベル
となり、入力信号のレベルが中央値Ｉよりも低い
ときは比較器２の出力は同図に示すようにローレ
ベルとなる。従つて、比較器２の出力は、ハイレ
ベルになる時間とローレベルになる時間が等しく
なり、その平均値は０となり、積分器３の出力は
比較器２の出力するハイレベルとローレベルの期
間が等しくなるようなレベルすなわち中央値Ｉに
安定する。期間T2においても同様に積分器３の
出力によつて中央値を得ることができる。すな
わち、期間T1から期間T2に入つたときに、期間
T2の中央値の方が大きいため、期間T2の始め
の部分では、入力信号の方が積分器３の出力レベ
ルよりも大きいため、比較器２の出力は正の直流
成分をもち、これが同図Ｃに示すように積分器３
の出力レベルを高めることになる。やがて、定常
状態に達すると積分器３の出力は中央値に安定
する。 For example, when the input signal level is higher than the median value I within a certain period T1 as shown in Figure 2A , the output of comparator 2 becomes high level as shown in Figure 2B, and the input signal level When I is lower than the median value I, the output of the comparator 2 becomes low level as shown in the figure. Therefore, the output of comparator 2 becomes high level and the time it becomes low level is equal, the average value thereof becomes 0, and the output of integrator 3 is equal to the high level and low level output from comparator 2. It stabilizes at a level such that the periods are equal, that is, the median value I. Similarly, the median value can be obtained from the output of the integrator 3 during the period T2 . In other words, when entering period T 2 from period T 1 , period
Since the median value of T 2 is larger, at the beginning of period T 2 the input signal is greater than the output level of integrator 3, so the output of comparator 2 has a positive DC component, which As shown in Figure C, the integrator 3
This will increase the output level of the Eventually, when a steady state is reached, the output of the integrator 3 stabilizes at the median value.
第３図は、従来の中央値検出回路の一例を示す
回路図である。すなわち、比較器２はオペアンプ
Op１と抵抗器R2とで構成され、積分器３は抵抗
器R3とオペアンプOp２とコンデンサC1とで構成
される。そして、信号入力端子１からの入力信号
を分圧器R1で分圧して抵抗器R2を介してオペア
ンプOp１の−入力に入力させ、オペアンプOp１
の＋入力には帰還抵抗R4を通して積分器３の出
力をフイードバツク入力させている。そして、比
較器２の出力を抵抗器R3を介してオペアンプOp
２の−入力に入力させ、オペアンプOp２の＋入
力は接地する。積分器３は、コンデンサC1と抵
抗R3で決まる時定数によつて入力信号を積分す
る。 FIG. 3 is a circuit diagram showing an example of a conventional median value detection circuit. In other words, comparator 2 is an operational amplifier
The integrator 3 is composed of a resistor R3 , an operational amplifier Op2, and a capacitor C1 . Then, the input signal from signal input terminal 1 is divided by voltage divider R 1 and inputted to the negative input of operational amplifier Op 1 via resistor R 2 .
The output of the integrator 3 is fed back to the positive input of the integrator 3 through a feedback resistor R4 . Then, the output of comparator 2 is connected to the operational amplifier Op through resistor R3 .
2, and the + input of operational amplifier Op2 is grounded. Integrator 3 integrates the input signal with a time constant determined by capacitor C 1 and resistor R 3 .
上述の従来回路は、オペアンプ、抵抗器、コン
デンサ等の回路素子がアナログ回路で構成されて
いるため、IC化に不向きであり、また積分器３
の時定数を外部から可変して回路の応答時間を任
意に変えることが困難であるという欠点がある。
また、回路の出力値は一定時間内の中央値であ
り、一定の走行区間内の中央値を得ることは困難
である。 In the conventional circuit described above, circuit elements such as operational amplifiers, resistors, and capacitors are composed of analog circuits, so they are not suitable for IC implementation, and the integrator 3
The drawback is that it is difficult to arbitrarily change the response time of the circuit by varying the time constant of the circuit externally.
Furthermore, the output value of the circuit is the median value within a certain period of time, and it is difficult to obtain the median value within a certain traveling section.
発明の目的
本発明の目的は、上述の従来の欠点を解決し、
容易にIC化することが可能で、応答時間を容易
に可変することが可能な中央値検出回路を提供す
ることにある。本発明によれば、任意の走行区間
の中央値を検出することも容易となる。OBJECT OF THE INVENTION The object of the invention is to solve the above-mentioned conventional drawbacks and
It is an object of the present invention to provide a median value detection circuit that can be easily integrated into an IC and whose response time can be easily varied. According to the present invention, it is also easy to detect the median value of any travel section.
発明の構成
本発明の中央値検出回路は、時間的に変動する
アナログ入力信号を一定周期のクロツクパルスに
よつて標本化しデイジタル値に変換出力するアナ
ログ−デイジタル変換器と、該アナログ−デイジ
タル変換器の出力を後記Ｔ秒遅延器の出力と比較
しその大小に応じて理論値“１”、“−１”または
“０”を出力する比較器と、該比較器の出力に定
数を乗ずる乗算器と、該乗算器の出力値を積分す
る積分器と、該積分器の出力を１クロツク期間遅
延させて前記比較器に入力させるＴ秒遅延器とを
備えたことを特徴とする。Structure of the Invention The median detection circuit of the present invention includes an analog-to-digital converter that samples a temporally varying analog input signal using a clock pulse of a constant period, converts the sample into a digital value, and outputs a digital value. A comparator that compares the output with the output of the T-second delay device described later and outputs a theoretical value of "1", "-1" or "0" depending on the magnitude thereof, and a multiplier that multiplies the output of the comparator by a constant. , an integrator that integrates the output value of the multiplier, and a T-second delay device that delays the output of the integrator by one clock period and inputs the delayed output to the comparator.
発明の実施例
次に、本発明について、図面を参照して詳細に
説明する。Embodiments of the Invention Next, the present invention will be described in detail with reference to the drawings.
第４図は、本発明の一実施例を示すブロツク図
である。すなわち、信号入力端子１から入力する
時間的に変動するアナログ入力信号ｒ（ｔ）をア
ナログ−デイジタル変換器５によつて一定周期Ｔ
ごとに標本化しデイジタル値に変換出力する。そ
して、アナログ−デイジタル変換器５の出力ｒ
（kT）（ｋは整数である）を比較器２に入力させ、
比較器２の出力に乗算器８によつて定数を乗算し
て積分器３に供給する。比較器２は、減算器６と
sgn回路７とから構成され、前記アナログ−デイ
ジタル変換器５の出力は減算器６の一方の入力に
入力させ、減算器６の他方の入力には積分器３の
出力をＴ秒遅延器１０によつて１クロツク時間Ｔ
だけ遅延させた信号を入力させる。sgn回路７
は、減算器６の出力Ｘが正のとき論理値“＋１”
を出力し、減算器６の出力Ｘが負のときは論理値
“−１”を出力し、減算器６の出力Ｘが０のとき
は論理値“０”を出力する。従つて、比較器２の
出力は、アナログ−デイジタル変換器５の出力と
Ｔ秒遅延器１０の出力との大小関係に応じて論理
値“＋１”、“０”または“−１”を出力する。乗
算器８によつて比較器２の出力に定数Ｅを乗算す
るから、乗算器８の出力は、Ｅ、Ｏ、−Ｅの３値
のうちのいずれかを取ることになる。 FIG. 4 is a block diagram showing one embodiment of the present invention. That is, the time-varying analog input signal r(t) inputted from the signal input terminal 1 is converted to a constant period T by the analog-digital converter 5.
Each sample is converted to a digital value and output. Then, the output r of the analog-digital converter 5
(kT) (k is an integer) is input to comparator 2,
A multiplier 8 multiplies the output of the comparator 2 by a constant and supplies the result to an integrator 3. Comparator 2 and subtractor 6
The output of the analog-to-digital converter 5 is input to one input of a subtracter 6, and the output of the integrator 3 is input to the other input of the subtracter 6 to a T-second delay device 10. Therefore, one clock time T
input a signal delayed by sgn circuit 7
is a logical value “+1” when the output X of the subtracter 6 is positive
When the output X of the subtracter 6 is negative, a logical value "-1" is output, and when the output X of the subtracter 6 is 0, a logical value "0" is output. Therefore, the output of the comparator 2 outputs the logical value "+1", "0" or "-1" depending on the magnitude relationship between the output of the analog-digital converter 5 and the output of the T-second delay device 10. . Since the multiplier 8 multiplies the output of the comparator 2 by the constant E, the output of the multiplier 8 will take one of three values: E, O, and -E.
積分器３は加算器９とＴ秒遅延器１２から構成
され、乗算器８の出力は加算器９の一方の入力に
入力され、加算器９の他方の入力には、加算器９
の出力をＴ秒遅延器１２によつて１クロツク期間
Ｔだけ遅延させてフイードバツク入力させる。
今、積分器３の出力をｙ（kT）とすると、Ｔ秒遅
延器１０の出力はｙ｛（ｋ−１）Ｔ｝となる。ま
た、Ｔ秒遅延器１２の出力もｙ｛（ｋ−１）Ｔ｝で
ある。従つて、前記比較器２は、ｒ（kT）とｙ
｛（ｋ−１）Ｔ｝との大小関係を比較し、加算器９
は乗算器８の出力とｙ｛（ｋ−１）Ｔ｝とを加算す
ることにより乗算器８の出力を積分して出力す
る。そして、積分器３の出力ｙ（KT）をデイジ
タル−アナログ変換器１１に入力させ、デイジタ
ル−アナログ変換器１１は入力されたデイジタル
信号をアナログ信号に変換して中央値ｙ（ｔ）を
信号出力端子４に出力する。本実施例の構成は、
基本的には、第１図または第３図に示した従来例
と同様に動作し、比較器２の出力が“０”になる
ようにフイードハツクがかかり、信号出力端子４
の出力信号ｙ（ｔ）は入力信号ｒ（ｔ）の中央値と
なる。 The integrator 3 is composed of an adder 9 and a T seconds delay device 12, the output of the multiplier 8 is input to one input of the adder 9, and the other input of the adder 9 is
The output of the clock signal is delayed by one clock period T by a T-second delayer 12 and then inputted as feedback.
Now, if the output of the integrator 3 is y(kT), the output of the T-second delay device 10 is y{(k-1)T}. Further, the output of the T second delay device 12 is also y{(k-1)T}. Therefore, the comparator 2 calculates r(kT) and y
Compare the magnitude relationship with {(k-1)T} and adder 9
integrates and outputs the output of the multiplier 8 by adding the output of the multiplier 8 and y{(k-1)T}. Then, the output y (KT) of the integrator 3 is input to the digital-analog converter 11, which converts the input digital signal into an analog signal and outputs the median value y (t) as a signal. Output to terminal 4. The configuration of this embodiment is as follows:
Basically, it operates in the same way as the conventional example shown in FIG.
The output signal y(t) of is the median value of the input signal r(t).
しかし、本実施例は、デイジタル回路で構成さ
れているため容易にIC化することが可能であり、
コンパクトに構成できる。また、乗算器８の乗算
する定数Ｅを変化させることによつて容易に回路
の応答時間を変えることができるため、デイジタ
ルデータを外部から与えることによつて容易に検
出時間を可変とすることができるという効果があ
る。また本発明では、比較器２を従来の２値出力
のものから、０を出力できる３値出力のものに変
えたから、中央値がほぼ一定値に落ち着いている
時に、比較器の出力が＋１と−１との間でバタつ
くことを防止でき、検出誤差を低減できるという
効果もある。さらに、公知のデイジタル信号処理
技術を使用して多重処理を行なえば、同時に異な
る検出時間の中央値を検出することも可能であ
る。 However, since this example is composed of a digital circuit, it can be easily integrated into an IC.
Can be configured compactly. Furthermore, since the response time of the circuit can be easily changed by changing the constant E multiplied by the multiplier 8, the detection time can be easily changed by externally supplying digital data. There is an effect that it can be done. In addition, in the present invention, the comparator 2 has been changed from a conventional binary output type to a three-value output type that can output 0, so when the median value has settled down to an almost constant value, the output of the comparator becomes +1. There is also an effect that it is possible to prevent fluctuating between -1 and reduce detection errors. Furthermore, by performing multiple processing using known digital signal processing techniques, it is also possible to simultaneously detect the median values of different detection times.
また、回路の動作クロツクを一定の走行距離ご
とに発生させるようにした車速パルスとすること
により、容易に一定の走行区間の中央値を検出す
ることが可能となる。また、動作クロツクの供給
を停止しても、各部回路は、停止前の値を保持し
ているため、動作クロツクの再開と共に以前の状
態からの中央値検出を継続する。従つて、間欠的
な中央値検出も容易に行なうことが可能である。 Furthermore, by using a vehicle speed pulse that is generated every fixed travel distance as the operating clock of the circuit, it becomes possible to easily detect the median value of a fixed travel section. Further, even if the supply of the operating clock is stopped, each circuit retains the value before the supply of the operating clock is stopped, so that when the operating clock is restarted, the median value detection from the previous state is continued. Therefore, intermittent median value detection can be easily performed.
以上のように本発明は、各種の変形動作により
各種の変形した中央値を容易に得ることが可能で
あるばかりでなく、マイクロプロセツサによるソ
フト処理によつても容易に実現することができ
る。 As described above, the present invention not only makes it possible to easily obtain various deformed median values through various deformation operations, but also can be easily realized through software processing by a microprocessor.
第５図は、本発明の他の実施例を示すブロツク
図で、第６図にそのフローチヤートを示す。第５
図において、マイクロプロセツサ１３、ROM１
４およびRAM１５はバス１７に継続され、アナ
ログ−デイジタル変換器５からの入力データは入
出力ポート１６を通してバス１７に入力され、マ
イクロプロセツサ１３はバス１７上のデータを入
力して所定のアルゴリズムによつて中央値を演算
し、演算結果はバス１７および入出力ポート１６
を介してデイジタル−アナログ変換器１１に供給
する。マイクロプロセツサ１３の処理に必要とさ
れるプログラムはROM１４に格納されている。
RAM１５は一時的なデータ格納に使用され、マ
イクロプロセツサ１３は第６図のフローチヤート
に従つて、比較演算と加算処理を行なう。すなわ
ち、第４図に示した実施例と同等の動作をマイク
ロプロセツサ１３のソフト処理によつて行なうこ
とにより中央値を検出することができる。 FIG. 5 is a block diagram showing another embodiment of the present invention, and FIG. 6 is a flowchart thereof. Fifth
In the figure, microprocessor 13, ROM1
4 and RAM 15 are connected to bus 17, input data from analog-to-digital converter 5 is input to bus 17 through input/output port 16, and microprocessor 13 inputs the data on bus 17 and processes it in a predetermined algorithm. Therefore, the median value is calculated, and the calculation result is sent to the bus 17 and the input/output port 16.
is supplied to the digital-to-analog converter 11 via. Programs required for processing by the microprocessor 13 are stored in the ROM 14.
The RAM 15 is used for temporary data storage, and the microprocessor 13 performs comparison operations and addition processing according to the flowchart shown in FIG. That is, the median value can be detected by performing the same operation as in the embodiment shown in FIG. 4 through software processing of the microprocessor 13.
発明の効果
以上のように、本発明においては、時間的に変
化するアナログ入力信号をデイジタル変換し、デ
イジタル処理によつて中央値を出力するように構
成したから、IC化が容易であり、検出時間の変
更は乗算定数を変えることによつて容易に制御す
ることが可能である。また、比較器を３値出力と
したことにより、特に中央値がほぼ一定値に落ち
着いている時でも誤差の少ない中央値検出が可能
となる。さらに、多重処理その他の変形動作を行
なうことにより、同時に異なる検出時間の中央値
や、間欠的な中央値の検出等各種の変形された中
央値を得ることも可能である。なお、本発明のア
ルゴリズムをマイクロプロセツサによつてソフト
的に処理することによつても容易に中央値を検出
することができることは勿論である。Effects of the Invention As described above, in the present invention, since the analog input signal that changes over time is digitally converted and the median value is output through digital processing, integration into an IC is easy, and detection is possible. Changes in time can be easily controlled by changing the multiplication constant. Further, by using the comparator as a three-value output, it is possible to detect the median value with less error, especially when the median value has settled down to a substantially constant value. Furthermore, by performing multiple processing and other modification operations, it is also possible to obtain various modified median values, such as median values of different detection times and intermittent detection of median values. It goes without saying that the median value can also be easily detected by processing the algorithm of the present invention in software using a microprocessor.
第１図は従来の中央値検出回路の一例を示すブ
ロツク図、第２図は上記従来例の各部信号を示す
タイムチヤート、第３図は上記従来例の具体的な
回路を示す回路図、第４図は本発明の一実施例を
示すブロツク図、第５図はマイクロプロセツサを
用いた本発明の他の実施例を示すブロツク図、第
６図は上記実施例の動作を示すフローチヤートで
ある。
図において、１……信号入力端子、２……比較
器、３……積分器、４……信号出力端子、５……
アナログ−デイジタル変換器、６……減算器、７
……sgn回路、８……乗算器、９……加算器、１
０……Ｔ秒遅延器、１１……デイジタル−アナロ
グ変換器、１２……Ｔ秒遅延器、１３……マイク
ロプロセツサ、１４……ROM、１５……RAM、
１６……入出力ポート、１７……バス。
Fig. 1 is a block diagram showing an example of a conventional median value detection circuit, Fig. 2 is a time chart showing various signals of the above conventional example, and Fig. 3 is a circuit diagram showing a specific circuit of the above conventional example. FIG. 4 is a block diagram showing one embodiment of the invention, FIG. 5 is a block diagram showing another embodiment of the invention using a microprocessor, and FIG. 6 is a flowchart showing the operation of the above embodiment. be. In the figure, 1... signal input terminal, 2... comparator, 3... integrator, 4... signal output terminal, 5...
Analog-digital converter, 6...Subtractor, 7
...sgn circuit, 8...multiplier, 9...adder, 1
0...T seconds delay device, 11...Digital-to-analog converter, 12...T seconds delay device, 13...Microprocessor, 14...ROM, 15...RAM,
16...I/O port, 17...Bus.
Claims (1)
クパルスによつて標本化しデイジタル値に変換出
力するアナログ−デイジタル変換器と、該アナロ
グ−デイジタル変換器の出力振幅Ａと後記遅延器
の出力振幅Ｂとを比較し、Ａ＞Ｂのときは論理値
“１”を、Ａ＜Ｂのときは論理値“−１”を、Ａ
＝Ｂのときは論理値“０”を出力する比較器と、
該比較器の出力に予め定めた定数を乗ずる乗算器
と、該乗算器の出力値を積分する積分器と、該積
分器の出力を前記クロツクパルスの１周期分に相
当する時間だけ遅延させて前記比較器に入力させ
る遅延器と、前記クロツクパルスによつて前記積
分器出力信号をアナログ値に変換出力するデイジ
タル−アナログ変換器とを備えたことを特徴とす
る時間的に変動する信号の中央値検出回路。1 Compare an analog-to-digital converter that samples a temporally varying analog input signal using a clock pulse, converts it into a digital value, and outputs it, and the output amplitude A of the analog-digital converter and the output amplitude B of the delay device described later. When A>B, the logical value is "1", when A<B, the logical value is "-1",
a comparator that outputs a logical value “0” when =B;
a multiplier for multiplying the output of the comparator by a predetermined constant; an integrator for integrating the output value of the multiplier; Detecting the median value of a temporally varying signal, comprising: a delay device for inputting to a comparator; and a digital-to-analog converter for converting and outputting the integrator output signal into an analog value using the clock pulse. circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215884A JPS60177271A (en) | 1984-02-22 | 1984-02-22 | Detecting circuit for center value of signal varying with time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215884A JPS60177271A (en) | 1984-02-22 | 1984-02-22 | Detecting circuit for center value of signal varying with time |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60177271A JPS60177271A (en) | 1985-09-11 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3215884A Granted JPS60177271A (en) | 1984-02-22 | 1984-02-22 | Detecting circuit for center value of signal varying with time |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60177271A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4882336B2 (en) * | 2005-10-14 | 2012-02-22 | 日産自動車株式会社 | Earth leakage detector |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58103097A (en) * | 1981-12-14 | 1983-06-18 | 株式会社明電舎 | Signal processor |
-
1984
- 1984-02-22 JP JP3215884A patent/JPS60177271A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58103097A (en) * | 1981-12-14 | 1983-06-18 | 株式会社明電舎 | Signal processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60177271A (en) | 1985-09-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |